KR20060016864A - 다중 적층막 구조의 금속 질화 막 증착 방법 - Google Patents

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Abstract

본 발명은 소자 회로 선폭의 초미세화, 패턴 종횡비의 증가 그리고 증착 온도의 저하에도 불구하고 막 특성, 단차 도포성, 대기/습기 노출에 대한 막질 변화에 대한 안정성 모두를 만족시키기 위해 다중 적층 막 구조의 금속 질화 막 증착 방법에 관한 것이다.
본 발명에 의한 다중 적층막 구조의 금속 질화막 증착 방법은 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서, (a)기판 상에 제1 증착 속도로 제1 하부 금속 질화막을 형성하는 단계; (b)상기 제1 하부 금속 질화막 상에 제2 증착 속도로 제2 하부 금속 질화막을 형성하는 단계; 및 (c)상기 (a), (b)단계에 의해 형성된 하부 TiN막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 금속 질화막을 제3 증착 속도로 형성하는 단계;를 포함하고, 상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 한다.
본 발명에 의하면, 기판 상에 TiN 적층막을 형성함으로써 대기/습기 노출에 대한 안정성을 향상시킬 수 있으며 또한, 클러스트 시스템의 동일 반응챔버 또는 서로 다른 반응챔버를 이용하여 손쉽게 기판 상에 TiN 적층막을 형성할 수 있다.

Description

다중 적층막 구조의 금속 질화 막 증착 방법{A deposition method of TiN thin film having a multi-layer structure}
도 1은 본 발명에 의한 다중 적층막 구조의 금속 질화 막 증착 방법을 설명하기 위한 순서도를 도시한 것이다.
도 2는 본 발명에 의한 다중 적층막 구조의 금속 질화 막 증착 방법의 실시예를 순서도로 도시한 것이다.
도 3은 본 발명에 의한 다중 적층막 구조의 금속 질화 막 증착 방법의 다른 실시예를 순서도로 도시한 것이다.
도 4는 본 발명에 의한 다중 적층막 구조의 금속 질화 막 증착 방법의 또 다른 실시예를 순서도로 도시한 것이다.
도 5는 본 발명에 의한 TiN 적층막을 증착하는 방법을 설명하기 위하여 제공되는 반응챔버를 도시한 것이다.
도 6은 본 발명에 의한 TiN 적층막을 증착하는 방법을 설명하기 위하여 제공되는 클러스트 시스템을 도시한 것이다.
도 7은 본 발명에 의한 다중 적층막 구조의 금속 질화 막 증착의 실시예를 도시한 것으로, 커패시터 전극에의 응용예이다.
도 8은 본 발명에 의한 다중 적층막 구조의 금속 질화 막 증착의 다른 실시 예를 도시한 것으로, 콘택 배리어 메탈에의 응용예이다.
본 발명은 박막 증착 방법에 관한 것으로, 특히 다중 적층 금속질화(TiN)막 증착 방법에 관한 것이다.
반도체 제조 공정에 있어서, 커패시터 상부 전극 증착 공정이나 콘택 배리어 메탈 증착 공정은 반도체 업계에서 진행되고 있는 회로 선폭의 초 미세화 추세에 의거하여 향후 더 낮은 온도에서의 증착, 그럼에도 불구하고 더 좋은 단차 도포성을 가져야만 한다. 이러한 금속 질화막을 더 낮은 온도에서 증착하게 되면 여러가지 문제점들을 수반하게 되는데, 높은 비저항 및 불순물 함유도, 대기/습기에 노출 시 급격한 저항 변화, 결과적으로 높은 비저항의 금속 질화 막 이 덮힘에 따른 소자 특성의 저화까지 이어진다. 이러한 금속 질화막의 대표적인 예로써 TiN이 있다. 앞으로 종횡비가 더 큰 패턴에 보다 더 낮은 온도에서 비저항이 높지 않고 불순물도 비교적 적게 함유되며, 단차 도포성도 저하되지 않는 증착 방법의 개발이 반도체 업계에서 더 크게 요구될 전망이다.
본 발명이 이루고자 하는 기술적 과제는 소자 회로 선폭의 초미세화, 패턴 종횡비의 증가 그리고 증착 온도의 저하에도 불구하고 막 특성, 단차 도포성, 대기/습기 노출에 대한 막질 변화에 대한 안정성 모두를 만족시키기 위해 다중 적층 막 구조의 금속 질화 막 증착 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 다중 적층막 구조의 금속 질화막 증착 방법은 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서, (a)기판 상에 제1 증착 속도로 제1 하부 금속 질화막을 형성하는 단계; (b)상기 제1 하부 금속 질화막 상에 제2 증착 속도로 제2 하부 금속 질화막을 형성하는 단계; 및 (c)상기 (a), (b)단계에 의해 형성된 하부 TiN막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 금속 질화막을 제3 증착 속도로 형성하는 단계;를 포함하고, 상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 한다.
또한, 상기 n번째 막 증착을 위한 제1 반응가스(금속원소포함)/제2 반응가스(N원소포함)의 비 Kn(n=1,2,3)는 K2 ≥ K1 ≥ K3 임을 특징으로 한다.
또한, 상기 금속 질화막은 제1 반응가스인 Ar과 제2 반응가스 Ar이 서로 연통되지 않는 샤워헤드를 통하여 기판상에 연속적으로 분사되면서, 상기 Ti원소를 포함한 제1 반응가스와 상기 N원소를 포함한 제2 반응가스와의 동시분사나 교호적 분사를 이용하여 증착하는 것을 특징으로 한다.
또한, 제1 하부 금속 질화막은 계면 안정화와 아교 층으로의 역할을 수행하고, 제2 하부 금속 질화막 보다 적은 불순물을 포함하고 낮은 두께로 증착됨을 특징으로 한다.
또한, 제2 하부 금속 질화막은 다중 적층막을 형성함에 있어 가장 높은 두께 를 형성하고, 배리어 역할을 담당하는 막이며, 보다 낮은 온도에서 단차 도포성이 좋으면서 다른 적층 막보다 빨리 증착되는 것을 특징으로 한다.
또한, 상기 다중 적층막은 동일한 챔버에서 적층 구조를 형성하는 것을 특징으로 한다.
또한, 상기 다중 적층막은 이송챔버에 부착된 다른 챔버에서 적층 구조를 형성하는 것을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 다중 적층막 구조의 금속 질화막 증착 방법은 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서, (a)기판 상에 제1 증착 속도로 ALD TiN막을 증착하는 단계; (b)상기 ALD TiN막 상에 제2 증착 속도로 CVD TiN막을 증착하여 하부 TiN막을 형성하는 단계; 및 (c)상기 하부 TiN 적층막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 TiN막을 제3 증착 속도로 적층시키는 단계;를 포함하고, 상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 한다.
또한, 상기 ALD TiN막은 샤워헤드 바닥에서 히터표면까지의 거리가 공정간격으로 정의될 때, 상기 ALD TiN막은 제1 공정간격을 유지하면서 증착되며, 상기 CVD TiN막은 제1 공정간격보다 같거나 큰 제2 공정간격을 유지하면서 증착되는 것을 특징으로 한다.
또한, 상기 ALD TiN막 및 상기 CVD TiN막은 동일한 반응챔버에서 증착됨을 특징으로 한다.
또한, 상기 ALD TiN막은 이송챔버에 부착된 제1 반응챔버에서 제1 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성되며, 상기 CVD TiN막은 이송챔버에 부착된 제2 반응챔버에서 제1 온도보다 높은 제2 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성됨을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 다중 적층막 구조의 금속 질화막 증착 방법은 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서, (a)기판 상에 제1 증착 속도로 제1 ALD TiN막을 증착하는 단계; (b)상기 제1 ALD TiN막 상에 제2 증착 속도로 제2 ALD TiN막을 증착하여 하부 TiN막을 형성하는 단계; 및 (c)상기 하부 TiN 적층막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 TiN막을 제3 증착 속도로 적층시키는 단계;를 포함하고, 상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 한다.
또한, 상기 ALD TiN막은 샤워헤드 바닥에서 히터표면까지의 거리가 공정간격으로 정의될 때, 상기 제1 ALD TiN막은 제1 공정간격을 유지하면서 증착되며, 상기 제2 ALD TiN막은 제1 공정간격보다 같거나 큰 제2 공정간격을 유지하면서 증착되는 것을 특징으로 한다.
또한, 상기 제2 ALD TiN막의 싸이클 당 증착되는 원자층 높이는 제1 ALD TiN막의 싸이클 당 증착되는 원자층 높이보다 큰 것임을 특징으로 한다.
또한, 상기 제1 ALD TiN막 및 상기 제2 ALD TiN막은 동일한 반응챔버에서 증착됨을 특징으로 한다.
또한, 상기 제1 ALD TiN막은 이송챔버에 부착된 제1 반응챔버에서 제1 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성되며, 상기 제2 ALD TiN막은 이송챔버에 부착된 제2 반응챔버에서 제1 온도보다 높은 제2 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성됨을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 다중 적층막 구조의 금속 질화막 증착 방법은 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서, (a)기판 상에 제1 증착 속도로 제1 CVD TiN막을 증착하는 단계; (b)상기 제1 CVD TiN막 상에 제2 증착 속도로 제2 CVD TiN막을 증착하여 하부 TiN막을 형성하는 단계; 및 (c)상기 하부 TiN 적층막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 TiN막을 제3 증착 속도로 적층시키는 단계;를 포함하고, 상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 한다.
또한, 상기 CVD TiN막은 샤워헤드 바닥에서 히터표면까지의 거리가 공정간격으로 정의될 때, 상기 제1 CVD TiN막은 제1 공정간격을 유지하면서 증착되며, 상기 제2 CVD TiN막은 제1 공정간격보다 같거나 큰 제2 공정간격을 유지하면서 증착되는 것을 특징으로 한다.
또한, 상기 제1 CVD TiN막 및 상기 제2 CVD TiN막은 동일한 반응챔버에서 증착됨을 특징으로 한다.
또한, 상기 제1 CVD TiN막은 이송챔버에 부착된 제1 반응챔버에서 제1 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성되며, 상기 제2 CVD TiN막은 이송챔버에 부착된 제2 반응챔버에서 제1 온도보다 높은 제2 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성됨을 특징으로 한다.
또한, 상기 상부 TiN막은 Ti원소를 포함한 제1 반응가스의 흐름량보다 N원소를 포함한 제2 반응가스의 흐름량을 적어도 10배 이상 유지하면서 증착하는 것을 특징으로 한다.
또한, 상기 Ti원소를 포함한 제1 반응가스는 TiCl4이며, 상기 N원소를 포함한 제2 반응가스는 NH3인 것을 특징으로 한다.
또한, 상기 제1 증착속도는 50-55 Å/min이며, 상기 제2 증착속도는 50-500 Å/min이며, 상기 제3 증착속도는 5 Å/min이하인 것을 특징으로 한다.
또한, 상기 다중 적층막 구조의 금속 질화막은 전극간 유전막과 전극 물질 사이에 배리어 막으로 사용되거나 메탈 콘택 공정에 있어서 Ti막 상에 배리어 막으로 증착되는 것을 특징으로 한다.
또한, 상기 다중 적층막 구조의 금속 질화막은 제1 금속 질화막의 두께(T1), 제2 금속 질화막의 두께(T2), 제3 금속 질화막의 두께(T3)에 있어서, (T2)>(T1)>(T3)인 것을 특징으로 한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
본 발명에서 설명하는 박막 증착 방법의 실시예들이 도 1 내지 도 4에 걸쳐서 설명되고 있으며, 가장 핵심이 되는 박막 증착 방법이 설명되어 있으며, 본 발명의 구현을 위한 박막 증착 장치 개념이 도 5와 도 6에 도시되고 있다. 또한, 본 발명이 구체적으로 적용되는 반도체 소자에 있어서의 구체적인 응용 사례를 도 7과 도 8에 도시하였다.
도 1은 본 발명에 의한 다중 적층 막 구조의 금속 질화 막 증착 방법을 포괄적으로 설명하기 위한 순서도이다.
반도체 소자의 금속 질화 막 증착 공정에 있어서, 저온에서 보다 협소한 종횡 비를 갖는 패턴에 증착시 특성저하나 단차 도포성 그리고 대기/습기 노출에 대한 안정성을 최대한 높이기 위한 방법의 하나로써 제시된다.
그 기본 원리는 금속 질화 막을 세 단계로 나누어 증착하는 것으로, 첫 번째 단계에서는 기판 상에 제1 증착 속도로 제1 하부 금속 질화(TiN)막을 형성하고(S101), 두 번째 단계에서는 기판 상에 형성된 제1 하부 금속 질화막 상에 제2 증착 속도로 제2 하부 금속 질화막을 형성하고(S102), 세 번째 단계에서는 상기 제1 하부 금속 질화막과 제2 하부 금속 질화막으로 이루어진 하부 금속 질화막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 금속 질화막을 제3 증착 속도로 형성한다(S103).
상기 첫 번째 내지 세 번째 단계에서 형성된 질화막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도로 이루어진다.
처음 두 단계(S101,S102)의 박막을 하부 금속 질화 막으로 정의하고 세 번째 단계(S103)의 박막을 상부 금속 질화 막으로 정의한다. 상기 상부 금속 질화막의 역할은 세 단계 박막 중에서 가장 낮은 두께로 더딘 증착 속도를 가지지만 가장 높은 N-rich막으로써 배리어 성과 대기/습기 노출에 대한 전체 막의 보호 역할이 부여된다.
도 7과 도 8은 본 발명에 의한 다중 적층막 구조의 금속 질화 막 증착의 실시예를 도시한 것으로, 도 7은 커패시터 전극에의 응용예이고, 도 8은 콘택 배리어 메탈에의 응용예이다.
첫 번째 제1 하부 금속 질화막(1)은 두 번째로 증착 속도도 늦고 두께가 두 번째로 얇게 하지만 곧 이어 증착될 제2 하부 금속 질화막(2) 보다는 순도가 높도록 하여, 상기 금속 질화막이 전체적으로 하부 막과의 안정적인 접촉을 유도하고 제2 하부 금속 질화막(2)에 대한 아교 층 역할을 하도록 한다. 제1 하부 금속 질화 막(1)의 역할과 상부 금속 질화막(3)의 역할을 먼저 설명하였으며 마지막으로 제2 하부 금속 질화막(2)의 역할을 설명한다. 통상 금속 질화 막의 역할은 무엇보다도 배리어 특성이다.
도 7에선 유전 막과 상부 전극Ⅱ 사이에 증착 됨으로써 커패시터의 누설전류를 더 적게 만들고 정전용량의 향상을 가져오도록 하며, 도 8에선 상부의 금속과 하부의 실리콘이 반응하는 것을 막는 역할은 상기 금속 질화 막이 담당하게 된다.
일예로 전극 간 유전물질로써 알루미나를 사용할 때 디자인 룰이 더 협소해 짐에도 불구하고 소자의 동작 신뢰성을 확보하기 위한 손쉬운 방법 중 하나가 상기 알루미나 상에 TiN과 같은 금속 질화 막을 증착해 주는 것이다. 다시, 제2 하부 금속 질화막(2)의 역할을 언급하면 배리어 특성을 위해선 최소한의 두께 증착이 필요로 된다. 이것은 디자인 룰 및 여러 구체적인 소자의 필요 조건에 따라서 틀려지겠지만 어느 일정 두께 이상 증착 되는 것이 배리어 막의 필수 조건이라고 보면 된다.
따라서, 제2 하부 금속 질화막(2)이 3중 적층 막을 형성함에 있어 가장 높은 두께를 형성하므로 실질적인 배리어 역할을 담당하는 막이라고 보면 된다. 상기 제2 하부 금속 질화막(2)의 역할은 정의가 되었고, 보다 낮은 온도에서 단차 도포성이 좋으면서 보다 빨리 상기 제2 하부 금속 질화막(2)을 증착하는 것이 CoO감소를 위한 방법이 되겠다. 물론 상기 방법은 공정 한 스텝의 추가, TiN 증착 설비의 구비등과 같은 비용 상승 측면을 수반하게 됨은 필수 불가결한 CoO(Cost of Ownership)상승 요인이 된다.
도 2 내지 도 4는 도 1의 기본원리를 중심으로 하여 대표적인 TiN막의 예로써 구체적인 발명의 실시예를 설명한다.
도 2는 본 발명에 의한 다중 적층 막 구조의 금속 질화 막 증착 방법의 일실시예를 순서도로 도시한 것이다.
도 2에서는 제1 하부 금속 질화막(1)으로써 ALD TiN막을 증착하고(S201), 제2 하부 금속 질화막(2)으로써 CVD TiN막을 증착한다(S202).
먼저 설명한 막의 역할을 충실히 하도록 하기 위하여 도 5에 도시되어 있는 바와 같은 박막 증착 장치를 이용한다.
도 5는 본 발명에 의한 TiN 적층막 증착방법을 설명하기 위한 반응 챔버의 일실시예를 도시한 것이다.
반응챔버(500) 내 샤워헤드(510)를 통해 분사되는 제1 반응가스 TiCl4 와 제2 반응가스 NH4 의 혼합에 의하여 기판(520) 상에 하부 TiN막을 먼저 형성한다.
그리고 나서, 소정의 시간이 흐른 뒤에 상기 하부 TiN막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 많이 포함된 상부 TiN막을 형성한다(S203).
상기 상부 TiN막은 Ti원소를 포함한 제1 반응가스의 흐름량보다 질소(N)원소를 포함한 제2 반응가스의 흐름량을 적어도 10배 이상 유지하면서 상기 질소(N)원소를 포함한 제2 반응가스를 지속적으로 기판(520) 상에 분사하면서 Ti원소를 포함한 제1 반응가스의 기판(520) 상으로의 흐름을 온/오프하면서 증착한다.
따라서, 상기 제1 하부 금속 질화막(1)인 ALD TiN막과 제2 하부 금속 질화막(1)인 CVD TiN막을 한 챔버에서 증착 할 경우 웨이퍼 블록의 온도는 고정한 상태에서 ALD TiN막 증착시엔 제1 공정간격, 간단히 말하여 충분히 공정간격을 좁혀 증착함으로써 퍼지 효율을 최대한 높여 보다 충실한 ALD박막을 증착하고, CVD TiN막을 증착시엔 제2 공정간격, 즉, ALD TiN막 증착시 보다 훨씬 크게 공정 간격을 넓힘으로써 CVD 공정 특유의 Laminar 가스 플로우가 기판상에 적용되도록 유도한다. ALD TiN막 증착시와는 달리 CVD TiN막 증착시 단차 도포성이나 막의 균일도 측면에서 넓은 공정 간격이 유리하다.
또한, 상기 제1 하부 금속 질화막(1)인 ALD TiN막과 제2 하부 금속 질화막(1)인 CVD TiN막의 증착을 상이한 챔버에서 수행할 수도 있는데 그것은 소자에 따라 ALD TiN막(1) 증착단계와 CVD TiN막(2) 증착단계의 웨이퍼 블록 온도를 다르게 해야 더 유리할 경우가 그것이다.
이 때는 도 6에서 보여지는 바와 같은 클러스터 툴 시스템에서 이송챔버 (600)에 부착된 반응챔버 A(601)에서 ALD TiN막(1)을 증착하고, 이송챔버(600)에 의해 이송된 반응챔버 B(602)에서 CVD TiN막(2)의 증착을 수행하는 것이 가능하다. 물론 이 때 ALD TiN막을 증착하는 반응챔버 A(601)의 웨이퍼 블록 온도와 CVD TiN막을 증착하는 반응챔버 B(602)의 웨이퍼 블록 온도는 차이가 있다.
도 3은 본 발명에 의한 다중 적층 막 구조의 금속 질화 막 증착 방법의 다른 일실시예를 순서도로 도시한 것이다.
도 3에서는 제1 하부 금속 질화막(1)으로 ALD TiN막을 증착하고(S301), 제2 하부 금속 질화막(2)으로도 ALD TiN막을 증착한다(S302). 즉, 제1 하부 금속 질화막(1)과 제2 하부 금속 질화막(2) 모두를 ALD방법으로 증착 하는 경우이다.
그리고 나서, 소정의 시간이 흐른 뒤에 상기 하부 TiN막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 많이 포함된 상부 TiN막을 형성한다(S303).
실상 본 발명에서 설명하고자 하는 제2 하부 금속 질화막(2)의 ALD TiN막은 엄밀한 의미에 있어서 한 번에 한 단원자 층을 형성하는 정확한 ALD 증착 메커니즘만을 의미하지 않고 적어도 TiN 단 원자층의 1배 이상 되는, 즉, 어느 정도 CVD반응성을 포함하는 ALD 증착 반응까지도 포함한다. 그러나 반응 가스 이송 시스템 내에서의 밸브 제어 방법은 제1 ALD TiN막(1) 증착 시의 형태와 틀리지 않다. 이러한 제2 ALD TiN막(2)의 의미는 제2 ALD TiN막(2)을 ALD 형태로 증착하되 ALD방법으로 증착하는 것 보다는 훨씬 빠른 증착 속도를 갖도록 함으로써, 순수한 CVD 증착 법을 택할 때 보다는 증착속도에서 손해를 보지만 막의 단차 도포성이나 막의 순도 면에서 이득을 보기 위함이다.
도 4는 본 발명에 의한 다중 적층 막 구조의 금속 질화 막 증착 방법의 또 다른 일실시예를 순서도로 도시한 것이다.
도 4에서는 제1 하부 금속 질화막(1)으로 CVD TiN막을 증착하고(S401), 제2 하부 금속 질화막(2)으로도 CVD TiN막을 증착한다(S402). 즉, 제1 하부 금속 질화막(1)과 제2 하부 금속 질화막(2) 모두를 CVD방법으로 증착 하는 경우이다.
그리고 나서, 소정의 시간이 흐른 뒤에 상기 하부 TiN막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 많이 포함된 상부 TiN막을 형성한다(S403).
도 4에서 설명되고 있는 것은 지금까지 설명한 발명의 실시 예 들 중 소자의 종횡 비 또는 회로 선폭의 디자인 룰에 있어서 가장 여유가 있는 경우에 적용 하는 것이 바람직하다. 즉, 고도로 높은 특성보다는 높은 생산성을 갖는 박막 증착이 요구되는 경우가 되겠다.
한 편, 도 1 내지 도 4에서 설명한 바와 같이 본 발명에 있어서 모든 발명의 실시예는 도 5에서 보여지는 바와 같은 공정 간격 조정이 가능한 설비에 의하여 더욱 효과적으로 수행 될 수 있으며, 상기 모든 발명의 실시예에서 금속 질화 막은 제1 공정 가스인 Ar과 제2 공정 가스인 Ar이 서로 연통되지 않는 샤워헤드를 통하여 기판상에 연속적으로 분사되면서, 상기 Ti원소를 포함한 제1 반응가스와 상기 N원소를 포함한 제2 반응가스와의 동시 분사나 교호적 분사를 이용하여 증착한다.
상기 설명한 바와 같이 본 발명은 Ti원소를 포함한 제1 반응가스는 TiCl4이 며, 상기 N원소를 포함한 제2 반응가스는 NH3이며, 본원발명에서 적용되는 제1 증착 속도는 50~55Å/min이며, 제2 증착 속도는 50~500Å/min이며, 제 3 증착 속도는 5Å/min이하이다.
또한, 본 발명에 의한 3중 적층 구조의 금속 질화막은 전극간 유전막 과 전극 물질의 사이에 배리어 막으로 쓰이거나 메탈 콘택 공정에 있어서 Ti 막 상에 형성되는 배리어 막으로 증착되며, 제1 금속 질화막의 두께(T1), 제2 금속 질화막의 두께(T2), 제3 금속 질화막의 두께(T3)에 있어서, (T2)>(T1)>(T3)를 유지하는 것이 바람직하다,
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 소자 회로 선폭의 초미세화, 패턴 종횡비의 증가 그리고 증착 온도의 저하에도 불구하고 막특성, 단차도포성, 대기/습기 노출에 대한 막질 변화에 대한 안정성 모두를 만족시킨다.

Claims (25)

  1. 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서,
    (a)기판 상에 제1 증착 속도로 제1 하부 금속 질화막을 형성하는 단계;
    (b)상기 제1 하부 금속 질화막 상에 제2 증착 속도로 제2 하부 금속 질화막을 형성하는 단계; 및
    (c)상기 (a), (b)단계에 의해 형성된 하부 TiN막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 금속 질화막을 제3 증착 속도로 형성하는 단계;를 포함하고,
    상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  2. 제1항에 있어서,
    상기 n번째 막 증착을 위한 제1 반응가스(금속원소포함)/제2 반응가스(N원소포함)의 비 Kn(n=1,2,3)는 K2 ≥ K1 ≥ K3 임을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  3. 제1항에 있어서, 상기 금속 질화막은
    제1 반응가스인 Ar과 제2 반응가스 Ar이 서로 연통되지 않는 샤워헤드를 통 하여 기판상에 연속적으로 분사되면서, 상기 Ti원소를 포함한 제1 반응가스와 상기 N원소를 포함한 제2 반응가스와의 동시분사나 교호적 분사를 이용하여 증착하는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  4. 제1항에 있어서, 제1 하부 금속 질화막은
    계면 안정화와 아교 층으로의 역할을 수행하고, 제2 하부 금속 질화막 보다 적은 불순물을 포함하고 낮은 두께로 증착됨을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  5. 제1항에 있어서, 제2 하부 금속 질화막은
    다중 적층막을 형성함에 있어 가장 높은 두께를 형성하고, 배리어 역할을 담당하는 막이며, 보다 낮은 온도에서 단차 도포성이 좋으면서 다른 적층 막보다 빨리 증착되는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  6. 제1항에 있어서,
    상기 다중 적층막은 동일한 챔버에서 적층 구조를 형성하는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  7. 제1항에 있어서,
    상기 다중 적층막은 이송챔버에 부착된 다른 챔버에서 적층 구조를 형성하는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  8. 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서,
    (a)기판 상에 제1 증착 속도로 ALD TiN막을 증착하는 단계;
    (b)상기 ALD TiN막 상에 제2 증착 속도로 CVD TiN막을 증착하여 하부 TiN막을 형성하는 단계; 및
    (c)상기 하부 TiN 적층막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 TiN막을 제3 증착 속도로 적층시키는 단계;를 포함하고,
    상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  9. 제8항에 있어서, 상기 ALD TiN막은
    샤워헤드 바닥에서 히터표면까지의 거리가 공정간격으로 정의될 때, 상기 ALD TiN막은 제1 공정간격을 유지하면서 증착되며, 상기 CVD TiN막은 제1 공정간격보다 같거나 큰 제2 공정간격을 유지하면서 증착되는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  10. 제9항에 있어서,
    상기 ALD TiN막 및 상기 CVD TiN막은 동일한 반응챔버에서 증착됨을 특징으로 하는 박막 증착 방법.
  11. 제9항에 있어서,
    상기 ALD TiN막은 이송챔버에 부착된 제1 반응챔버에서 제1 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성되며, 상기 CVD TiN막은 이송챔버에 부착된 제2 반응챔버에서 제1 온도보다 높은 제2 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성됨을 특징으로 하는 박막 증착 방법.
  12. 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서,
    (a)기판 상에 제1 증착 속도로 제1 ALD TiN막을 증착하는 단계;
    (b)상기 제1 ALD TiN막 상에 제2 증착 속도로 제2 ALD TiN막을 증착하여 하부 TiN막을 형성하는 단계; 및
    (c)상기 하부 TiN 적층막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 TiN막을 제3 증착 속도로 적층시키는 단계;를 포함하고,
    상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  13. 제12항에 있어서, 상기 ALD TiN막은
    샤워헤드 바닥에서 히터표면까지의 거리가 공정간격으로 정의될 때, 상기 제1 ALD TiN막은 제1 공정간격을 유지하면서 증착되며, 상기 제2 ALD TiN막은 제1 공정간격보다 같거나 큰 제2 공정간격을 유지하면서 증착되는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  14. 제13항에 있어서,
    상기 제2 ALD TiN막의 싸이클 당 증착되는 원자층 높이는 제1 ALD TiN막의 싸이클 당 증착되는 원자층 높이보다 큰 것임을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  15. 제13항에 있어서,
    상기 제1 ALD TiN막 및 상기 제2 ALD TiN막은 동일한 반응챔버에서 증착됨을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  16. 제13항에 있어서,
    상기 제1 ALD TiN막은 이송챔버에 부착된 제1 반응챔버에서 제1 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성되며, 상기 제2 ALD TiN막은 이송챔버에 부착된 제2 반응챔버에서 제1 온도보다 높은 제2 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성됨을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  17. 기판 상에 서로 다른 증착 속도를 갖는 다중 금속 질화막을 형성하는 방법에 있어서,
    (a)기판 상에 제1 증착 속도로 제1 CVD TiN막을 증착하는 단계;
    (b)상기 제1 CVD TiN막 상에 제2 증착 속도로 제2 CVD TiN막을 증착하여 하부 TiN막을 형성하는 단계; 및
    (c)상기 하부 TiN 적층막 상에 대기/습기 노출에 대한 안정성을 향상시키기 위하여 질소(N)함유량이 풍부한 상부 TiN막을 제3 증착 속도로 적층시키는 단계;를 포함하고,
    상기 n번째 막의 증착속도는 제2 증착속도 ≥ 제1 증착속도 ≥ 제3 증착속도인 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  18. 제17항에 있어서, 상기 CVD TiN막은
    샤워헤드 바닥에서 히터표면까지의 거리가 공정간격으로 정의될 때, 상기 제1 CVD TiN막은 제1 공정간격을 유지하면서 증착되며, 상기 제2 CVD TiN막은 제1 공정간격보다 같거나 큰 제2 공정간격을 유지하면서 증착되는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  19. 제18항에 있어서,
    상기 제1 CVD TiN막 및 상기 제2 CVD TiN막은 동일한 반응챔버에서 증착됨을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  20. 제18항에 있어서,
    상기 제1 CVD TiN막은 이송챔버에 부착된 제1 반응챔버에서 제1 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성되며, 상기 제2 CVD TiN막은 이송챔버에 부착된 제2 반응챔버에서 제1 온도보다 높은 제2 온도로 유지되는 웨이퍼 블록상에 기판이 안착된 후 형성됨을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  21. 제1항 또는 제8항 또는 제12항 또는 제17항에 있어서,
    상기 상부 TiN막은 Ti원소를 포함한 제1 반응가스의 흐름량보다 N원소를 포함한 제2 반응가스의 흐름량을 적어도 10배 이상 유지하면서 증착하는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  22. 제21항에 있어서, 상기 Ti원소를 포함한 제1 반응가스는 TiCl4이며, 상기 N원소를 포함한 제2 반응가스는 NH3인 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  23. 제1항 또는 제8항 또는 제12항 또는 제17항에 있어서,
    상기 제1 증착속도는 50-55 Å/min이며, 상기 제2 증착속도는 50-500 Å/min이며, 상기 제3 증착속도는 5 Å/min이하인 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  24. 제1항 또는 제8항 또는 제12항 또는 제17항에 있어서,
    상기 다중 적층막 구조의 금속 질화막은 전극간 유전막과 전극 물질 사이에 배리어 막으로 사용되거나 메탈 콘택 공정에 있어서 Ti막 상에 배리어 막으로 증착되는 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
  25. 제1항 또는 제8항 또는 제12항 또는 제17항에 있어서,
    상기 다중 적층막 구조의 금속 질화막은 제1 금속 질화막의 두께(T1), 제2 금속 질화막의 두께(T2), 제3 금속 질화막의 두께(T3)에 있어서, (T2)>(T1)>(T3)인 것을 특징으로 하는 다중 적층막 구조의 금속 질화막 증착 방법.
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