KR20200008755A - 박막 증착 방법 - Google Patents

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Abstract

박막 증착 방법에 관한 기술이다. 본 개시에 따른 박막 증착 방법은, 실리콘 포함 소스들을 이용하여 ALD(atomic layer deposition) 방식으로 박막을 증착하는 방법으로서, 반도체 기판 상부에 제 1 실리콘 포함 소스 및 반응 가스를 적어도 1회 이상 교번적으로 공급하여, 제 1 두께의 제 1 박막을 증착하는 단계; 및 상기 제 1 박막 상부에, 상기 제 1 실리콘 포함 소스와 상이한 제 2 실리콘 포함 소스 및 상기 반응 가스를 적어도 1회 이상 교번적으로 공급하여, 상기 제 1 두께와 상이한 제 2 두께의 제 2 박막을 증착하는 단계를 포함한다. 상기 제 1 실리콘 포함 소스와 상기 반응 가스의 반응 속도는 상기 제 2 실리콘 포함 소스와 상기 반응 가스의 반응 속도보다 빠르다.

Description

박막 증착 방법{Method of Depositing thin film}
본 발명은 박막 증착 방법에 관한 기술로, 보다 구체적으로는, 증착 속도 및 두께 제어가 용이한 박막 증착 방법에 관한 것이다.
최근의 반도체 집적 회로 장치의 미세화에 대응하여, 스텝 커버리지(step coverage) 및 두께 조절 특성이 양호한 ALD(atomic layer deposition) 방식이 이용되고 있다. 잘 알려진 바와 같이, ALD 증착 방식은 실리콘 포함 소스 및 반응 가스를 교대로 공급하여 원자층 단위로 박막을 증착하는 방식이다.
그런데, ALD 증착 방식은 원자층 단위로 증착이 이루어지기 때문에, CVD(chemical vapor deposition) 방식에 비해 증착 속도(deposition rate)가 현저히 낮은 문제점이 있다.
본 개시는 증착 두께를 정확히 제어하면서도 증착 속도를 개선할 수 있는 반도체 집적 회로 장치의 박막 증착 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 박막 증착 방법은 실리콘 포함 소스들을 이용하여 ALD(atomic layer deposition) 방식으로 박막을 증착하는 방법으로서, 반도체 기판 상부에 제 1 실리콘 포함 소스 및 반응 가스를 적어도 1회 이상 교번적으로 공급하여, 제 1 두께의 제 1 박막을 증착한다. 상기 제 1 박막 상부에, 상기 제 1 실리콘 포함 소스와 상이한 제 2 실리콘 포함 소스 및 상기 반응 가스를 적어도 1회 이상 교번적으로 공급하여, 상기 제 1 두께와 상이한 제 2 두께의 제 2 박막을 증착한다. 상기 제 1 실리콘 포함 소스와 상기 반응 가스의 반응 속도는 상기 제 2 실리콘 포함 소스와 상기 반응 가스의 반응 속도보다 빠른 것을 특징으로 한다.
다중 원자 결합을 갖는 제 1 실리콘 포함 소스로 형성되는 제 1 박막의 하부 및/또는 상부에 단일 원자 결합을 갖는 제 2 실리콘 포함 소스로서 박막을 형성함으로써, 증착 속도를 개선함과 더불어, 하부층과의 접촉 특성 및 두께 제어를 동시에 달성할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막 형성방법을 설명하기 위한 각 단계 별 단면도이다.
도 2a 및 도 2n는 본 발명의 일 실시예에 따른 박막 형성방법을 설명하기 위한 가스 공급 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 실리콘 포함 소스 별 RF 플라즈마 시간 대비 증착 속도(growth rate)를 보여주는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 다중 원자 결합을 갖는 제 1 실리콘 포함 소스들을 이용하여 제 1 박막을 형성하는 경우, 스텝 커버리지 및 증착 두께를 나타내는 표이다.
도 5는 본 발명의 다른 실시예에 따른 박막 형성방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예들에 따른 하드 마스크층 형성방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막 형성방법을 설명하기 위한 각 단계 별 단면도이고, 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 박막 증착 방법을 설명하기 위한 가스 공급 다이어그램이다.
도 1a를 참조하면, 반도체 기판(100) 상에 제 1 박막(110)을 예를 들어, ALD(atomic layer deposition) 또는 PEALD(plasma enhanced atomic layer deposition) 방식을 이용하여 형성할 수 있다. 도면에 도시되지는 않았으나, 반도체 기판(100)은 표면에 다양한 박막들을 포함할 수 있다. 제 1 박막(110)은 제 1 실리콘 포함 소스를 이용하여 형성될 수 있다. 상기 제 1 실리콘 포함 소스는 다중 원자 결합을 갖는 전구체일 수 있다. 본 실시예에서, 다중 원자 결합은 제 1 박막(110)을 구성하는 원자, 예를 들어, 실리콘 성분과 다른 성분들이 복수의 리간드를 통하여 다중 결합되어 있는 상태로 정의될 수 있다. 예를 들어, 제 1 실리콘 포함 소스는, 예를 들어, 1N5, DTDN-2H4(C15H41N3Si3), NSi-01, BDEAS (Si[(N(C2H5)2]2) 및 DIPAS(C6H17NSi)를 포함할 수 있다. 본 실시예에서, 제 1 박막(110)은 예를 들어, 전체 박막 타겟 두께의 60 내지 95% 두께로 증착될 수 있다.
상기 제 1 박막(110)을 증착하는 단계는 적어도 1회의 원자층을 증착하는 단계를 포함할 수 있다. 상기 원자층을 증착하는 단계는, 도 2A에 도시된 바와 같이, 제 1 실리콘 포함 소스를 공급하는 단계, 제 1 퍼지 단계, 반응 가스를 공급하여 이전 공급된 상기 제 1 실리콘 포함 소스와 반응시키는 단계, 및 제 2 퍼지 단계로 구성되는 사이클을 적어도 1회 진행할 수 있다.
공정 순서적으로 볼 때, 제 1 실리콘 포함 소스 공급 단계 이후, 제 1 퍼지 단계, 반응 단계, 및 제 2 퍼지 단계가 순차적으로 진행되지만, 상기 반응 가스 및 퍼지 가스는 원자층을 형성하는 사이클 내 지속적으로 공급될 수 있다. 상기와 같이, 반응 가스와 퍼지 가스가 지속적으로 공급된다고 하더라도, 실질적으로 제 1 실리콘 포함 소스가 공급된 후, 플라즈마가 발생될 때, 반응 가스와 기 공급된 제 1 실리콘 포함 소스 성분간에 반응 공정이 진행되며, 플라즈마 발생 전, 후에, 미 반응 물질을 제거하는 퍼지 공정이 수행된다.
이때, 실리콘 산화막 계열의 박막을 형성하는 경우, 반응 가스로는 산소를 포함하는 가스로서, O2 가스 또는 O3 가스 등이 이용될 수 있고, 실리콘 질화막 계열의 박막을 형성하는 경우, 반응 가스로는 질소를 포함하는 가스로서, NH3 가스 또는 N2 가스가 이용될 수 있다.
다음, 도 1b를 참조하면, 제 1 박막(110) 상부에 제 2 박막(120)을 예를 들어, ALD 또는 PEALD 방식을 이용하여 증착할 수 있다. 제 2 박막(120)은 제 2 실리콘 포함 소스를 이용하여 증착될 수 있다. 제 2 실리콘 포함 소스는 상기 제 1 실리콘 포함 소스와 달리, 단일 원자 결합을 갖는 전구체일 수 있다. 본 실시예에서, 단일 원자 결합은 전구체 내에서 실리콘 성분이 다른 성분들과 단일 결합에 의해 연결된 것으로 정의될 수 있다. 본 실시예의 제 2 실리콘 포함 소스는 예를 들어, 모노 실란(SiH4) 물질이 이용될 수 있다. 이와 같은 제 2 박막(120)은 단일 원자 결합을 갖는 제 2 실리콘 포함 소스에 의해 형성됨에 따라, 다중 결합을 갖는 제 1 실리콘 포함 소스보다 리간드 수가 작기 때문에, 서서히 증착되는 특성을 가지며, 제 1 박막(110) 상부에 타겟 두께에 이를 때까지, 예를 들어, 전체 타겟 두께의 2 내지 40% 두께, 바람직하게는 5 내지 40% 두께로 증착할 수 있다.
제 2 박막(120)을 형성하는 단계는 적어도 1회의 원자층을 증착하는 단계를 포함할 수 있다. 상기 제 2 박막(120)을 구성하는 원자층을 증착하는 단계는 도 2B에 도시된 바와 같이, 제 2 실리콘 포함 소스를 공급하는 단계, 제 1 퍼지 단계, 반응 가스를 공급하여 이전 공급된 상기 제 2 실리콘 포함 소스와 반응시키는 단계, 및 제 2 퍼지 단계를 포함할 수 있다. 상기 제 1 박막(110)을 형성하는 단계와 동일한 이유로, 제 2 박막(120)을 증착하는 사이클 동안, 반응 가스 및 퍼지 가스는 지속적으로 공급될 수 있다.
도 3은 본 발명의 일 실시예에 따른 실리콘 포함 소스 별 RF 플라즈마 시간 대비 증착 속도(growth rate)를 보여주는 그래프로서, 예를 들어, 실리콘 산화막을 형성하는 공정시, 증착 조건(플라즈마 인가 조건)에 대한 실리콘 산화 원자층의 증착 사이클 당 두께를 나타낸다. 상기 증착 조건은 400W의 RF 플라즈마를 0.5초 인가하는 조건을 예를 들어 설명할 것이다.
도 3에 따르면, 모노 실란(SiH4)을 이용하여, PEALD 증착을 진행하는 경우, 한 사이클당 1.2 내지 1.4Å 범위로 실리콘 산화 원자층이 형성됨이 확인되었다.
반면, 다중 결합 실리콘 포함 소스인 1N5, DTDN-2H4(C15H41N3Si3), NSi-01, DIPAS(C6H17NSi) 및 BDEAS (Si[(N(C2H5)2]2)를 이용하여, 실리콘 산화 원자층을 형성하는 경우, 각 실리콘 포함 소스별로, 2.64Å, 2.48Å, 1.68Å 및 1.55Å 수준의 실리콘 산화 원자층이 형성됨이 확인되었다.
이와 같은 실험을 통해, 다중 원자 결합을 갖는 실리콘 포함 소스를 이용하여 증착하는 경우, 단일 원자 결합을 갖는 실리콘 포함 소스를 이용하여 증착하는 경우보다 더 많은 수의 리간드에 의해 반응 가스와의 반응 속도가 증대되기 때문에, 증착 속도가 1.5배 내지 2.5배정도 빨라짐을 확인할 수 있다.
이에 따라, 본 실시예에서는 증착 속도가 빠른 제 1 실리콘 포함 소스를 이용하여, 타겟 박막 두께의 60 내지 95%에 해당하는 제 1 박막(110)을 코스(Coarse)하게 형성한 후, 증착 속도가 상대적으로 늦은 제 2 실리콘 포함 소스를 이용하여, 제 2 박막(120)을 세밀(fine)하게 형성할 수 있다. 이에 따라, ALD 방식을 이용하여 박막 증착 시, 증착 속도를 개선하는 한편, 정확히 두께를 제어할 수 있다.
도 4는 본 발명의 일 실시예에 따른 다중 원자 결합을 갖는 제 1 실리콘 포함 소스들을 이용하여 제 1 박막(110)을 형성하는 경우, 스텝 커버리지 및 증착 두께를 나타내는 표이다.
다중 결합 실리콘 포함 소스들, 예컨대, 1N5, DTDN-2H4(C15H41N3Si3), NSi-01, DIPAS(C6H17NSi) 및 BDEAS (Si[(N(C2H5)2]2) 소스들을 도 4의 표에 도시된 공정 조건(예를 들어, 플라즈마 조건)을 이용하여 제 1 박막을 증착하는 경우, 상부 두께는 물론 측면의 상부, 중앙 및 하부 두께가 큰 차이 없이 유사한 두께 범위로 증착됨을 확인할 수 있다. 그 결과 6:1의 어스펙트 비를 갖는 결과물 표면 상에 90% 이상의 스텝 커버리지 효율을 얻을 수 있다.
이때, 다중 원자 결합을 포함하는 제 1 실리콘 포함 소스의 종류에 따라, 제 1 박막(110)의 증착 두께가 타겟 두께와 약간씩 차이를 가질 수 있다. 하지만, 사이클당 약 1.2~1.5 Å 단위로 형성되는 두께 조절용 박막(120)을 상부에 증착하므로써, 증착 두께를 정확히 제어할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 박막 형성방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 앞서 설명한 실시예에서와 같이, 반도체 기판(100) 상부에, 반도체 기판(100)과 접촉 특성을 개선할 수 있도록, 단일 원자 결합을 갖는 제 2 실리콘 포함 소스를 이용하여, 접착 박막(120a)을 형성한다. 상기 접착 박막(120a)은 ALD 또는 PEALD 방식을 이용하여, 박막의 타겟 두께의 2 내지 20% 의 두께 범위로 형성할 수 있다. 상술한 바와 같이, 단일 원자 결합을 갖는 실리콘 포함 소스로 원자층을 형성하는 경우, 적은 수의 리간드에 의해 하부에 위치한 기판과 견고한 원자 결합을 이루며 형성될 수 있다.
다음, 접착 박막(120a) 상부에 다중 원자 결합을 갖는 제 1 실리콘 포함 소스를 이용하여, 제 1 박막(110a)을 형성한다. 상기 제 1 박막(110a)은 상술한 바와 같이, ALD 또는 PEALD 방식으로 박막의 타겟 두께의 60 내지 96%의 두께로 형성할 수 있다.
제 1 박막(110a) 상부에 단일 원자 결합을 갖는 제 2 실리콘 포함 소스를 이용하여, 두께 조절용 제 2 박막(120b)을 더 형성할 수 있다. 두께 조절용 박막(120b)은 상기 접착 박막(120a)과 마찬가지로, ALD 또는 PEALD 방식으로 형성될 수 있고, 박막의 타겟 두께에 이를 수 있도록, 증착 사이클을 조절하면서 증착될 수 있다. 이와 같은 두께 조절용 박막(120b)은 예를 들어, 타겟 두께의 2 내지 20%의 두께로 형성될 수 있다.
이와 같이, 다중 원자 결합을 갖는 제 1 실리콘 포함 소스로 형성되는 제 1 박막(110a)의 하부 및/또는 상부에 단일 원자 결합을 갖는 제 2 실리콘 포함 소스로서 박막(120a,120b)을 형성함으로써, 증착 속도를 개선함과 더불어, 하부층과의 접촉 특성 및 두께 제어를 동시에 달성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 하드 마스크층 형성방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 기판(200) 상부에 게이트 절연막(205)을 형성한다. 게이트 절연막(205) 상부에 도전층(210)을 형성할 수 있다. 게이트 도전층(210)은 예를 들어, 도핑된 폴리실리콘막, 금속층, 혹은 도핑된 폴리실리콘막과 금속층의 적층막을 포함할 수 있다.
게이트 도전층(210) 상부에 하드 마스크층(220)을 형성할 수 있다. 하드 마스크층(220)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 예를 들어, 실리콘 산화막을 하드 마스크층(220)으로 이용하는 경우, 반응 가스로서 산소 포함 가스를 이용할 수 있다. 또한, 실리콘 질화막을 하드 마스크층(220)으로 이용하는 경우, 반응 가스로서 질소 포함 가스를 이용할 수 있다.
알려진 바와 같이, 트랜지스터의 성능을 좌우하는 게이트 전극의 크기를 한정하는 하드 마스크층은 두께 특성이 매우 중요하다. 본 실시예에서는 빠른 증착 속도를 가지고 형성하면서도 정확한 두께 제어 및 게이트 도전층과의 접착 특성을 제공할 수 있도록, 서로 다른 원자 결합을 갖는 이종 실리콘 포함 소스를 이용하여, 다층 구조로서 하드 마스크층(220)을 형성할 수 있다.
즉, 본 실시예의 하드 마스크층(220)은 상기 도 1a 및 도 1b에 도시된 실시예와 같이, 다중 원자 결합을 갖는 제 1 실리콘 포함 소스를 이용한 제 1 박막(110) 및 단일 원자 결합을 갖는 제 2 실리콘 포함 소스를 이용한 두께 조절용 박막(120)의 적층 구조로 형성될 수 있다.
또한, 상기 하드 마스크층(220)은 도 5에 도시된 단일 원자 결합을 갖는 제 2 실리콘 포함 소스를 이용한 접착 박막(120a), 다중 원자 결합을 갖는 제 1 실리콘 포함 소스를 이용한 제 1 박막(110a), 및 단일 원자 결합을 갖는 제 2 실리콘 포함 소스를 이용한 두께 조절용 박막(120b)의 적층 구조로 형성될 수도 있다.
이와 같이, 다중 원자 결합을 갖는 실리콘 포함 소스 및 단일 원자 결합을 갖는 실리콘 포함 소스를 이용하여, 증착 속도 특성 및 증착 두께 특성을 모두 만족할 수 있는 박막을 형성할 수 있다.
상술한 바와 같이, 본 실시예의 박막 증착 방법을 하드 마스크층 형성 방법에 적용하여 설명하고 있지만, 여기에 한정하지 않고, 반도체 제조 공정에서 높은 두께 정밀도를 요구하는 공정, 예컨대, 3D 낸드 플래시 장치의 적층 절연막 구조, TSV(Through Silicon Via)의 스페이서 공정 등 다양한 분야에 적용할 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110, 110a : 제 1 박막 120 : 제 2 박막
120a: 접착 박막 120b : 두께 조절용 박막

Claims (8)

  1. 실리콘 포함 소스들을 이용하여 ALD(atomic layer deposition) 방식으로 박막을 증착하는 방법으로서,
    반도체 기판 상부에 제 1 실리콘 포함 소스 및 반응 가스를 적어도 1회 이상 교번적으로 공급하여, 제 1 두께의 제 1 박막을 증착하는 단계; 및
    상기 제 1 박막 상부에, 상기 제 1 실리콘 포함 소스와 상이한 제 2 실리콘 포함 소스 및 상기 반응 가스를 적어도 1회 이상 교번적으로 공급하여, 상기 제 1 두께와 상이한 제 2 두께의 제 2 박막을 증착하는 단계를 포함하고,
    상기 제 1 실리콘 포함 소스와 상기 반응 가스의 반응 속도는 상기 제 2 실리콘 포함 소스와 상기 반응 가스의 반응 속도보다 빠른 것을 특징으로 하는 박막 증착 방법.
  2. 제 1 항에 있어서,
    상기 제 1 박막은 타겟 박막 두께의 60 내지 95% 두께로 형성하는 박막 증착 방법.
  3. 제 2 항에 있어서,
    상기 제 2 박막은 상기 타겟 박막 두께의 2 내지 40% 두께로 형성하는 박막 증착 방법.
  4. 제 1 항에 있어서,
    상기 제 1 박막을 증착하는 단계 이전에,
    상기 반도체 기판 상부에 상기 제 2 실리콘 포함 소스 및 상기 반응 가스를 적어도 1회 이상 교번적으로 공급하여, 제 3 두께의 접착 박막을 증착하는 단계를 더 포함하는 박막 증착 방법.
  5. 제 4 항에 있어서,
    상기 접착 박막은 타겟 박막 두께의 2 내지 20% 두께로 형성하는 박막 증착 방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 제 1 실리콘 포함 소스는 DTDN-2H4(C15H41N3Si3), BDEAS (Si[(N(C2H5)2]2) 및 DIPAS(C6H17NSi) 중 선택되는 하나인 박막 형성방법.
  7. 제 6 항에 있어서,
    상기 제 2 실리콘 포함 소스는 모노 실란(SiH4)을 포함하는 박막 증착 방법.
  8. 제 1 항에 있어서,
    상기 제 1 실리콘 포함 소스는 상기 제 2 실리콘 포함 소스보다 1.5 내지 2.5배 빠른 증착 속도를 갖는 박막 증착 방법.
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