CN1275313C - 制造接触插塞的方法 - Google Patents

Abstract

本发明公开了一种制造接触插塞的方法。介电层形成于具有导电区半导体基底上。接触开口形成于该介电层上并露出该导电区于该接触开口内。第一共形金属层形成于该介电层与该接触开口的侧壁与底部上。第二共形金属层形成于该第一共形金属层上。进行一第一等离子体处理以将该第二共形金属层转换成第一金属氮化物阻挡层。进行一热处理以形成金属硅化物于该导电区上。第三共形金属层形成于该第一金属氮化物阻挡层上。进行第二等离子体处理以将该第三共形金属层转换成一第二金属氮化物阻挡层。导电金属层形成于所得结构上，且接着该顶表面被平坦化以移除该导电金属层，第二金属氮化物阻挡层，第一金属氮化物阻挡层与该第一共形金属层的部分，直到露出该介电层。

Description

制造接触插塞的方法

技术领域

本发明是有关于一种半导体，且特别是有关于一种制造接触插塞的方法。

背景技术

集成电路的制造为如晶体管的各种装置的组合，且许多芯片包含于单一晶圆上。在制造集成电路的制作工艺中，在如晶体管的各别装置已制造于硅基底中之后，其必需连接在一起以执行所需的电路功能。此连接制作工艺一般称为“金属化”，且利用各种不同微影与沉积技术而进行。

接触插塞形成以在下层装置与上层内连接导线间形成固态电子连接。接触插塞的制造一般牵涉到形成开口于介电层，且此开口由如铝或钨等金属层所填满或插入。然而，接触插塞的铝或钨离子可经过掺杂区而迁移入硅基底中，而造成对基底的短路。为将短路最小化，某些制作工艺在沉积铝或钨之前会沉积阻挡层。阻挡材质之一是TiN。虽然TiN具良好阻挡能力，其必需足够厚以有效当成阻挡层。甚至，当集成电路装置定义得更微小，接触插塞的直径变小且更关键。因此，厚TiN阻挡金属层在高集成电路中不想要的。可发现在TiN中的氮改善阻挡功能，也就是，当于TiN中的氮含量增加，阻挡效应也增加。方法之一是布植氮至TiN中以增加阻挡效应且减少TiN阻挡金属层的厚度以符合高整合结构需求。布植氮至TiN的一个方法是在氢气的气体中进行氮等离子体处理。现在，有可能形成较薄的TiN阻挡金属层以符合高集成电路需求。

另一种普遍使用的阻挡金属层是金属有机CVD氧化钛(MOCVD-TiN)。MOCVD-TiN材质包含如碳与氧的杂质，因而MOCVD-TiN材质的阻抗值甚高。为减少阻抗值，方法之一是利用包括氮气或氨的等离子体气体来处理阻挡层以移除这些杂质。然而，接续等离子体气体处理而来的，MOCVD-TiN厚度本质上减少，因而，所形成的处理后MOCVD-TiN层具有相当低阻抗值，然而，其厚度不足以有效地当成阻挡层。因而，方法之一是沉积第二MOCVD-Ti层，而接着等离子体气体处理以移除杂质而形成所需厚度的阻挡金属层以有效地当成阻挡层。

接触的效应被介于阻挡金属层与基底中的掺杂区间的接触阻抗值所限制。此接触阻抗值在正掺杂区中大于负掺杂区。接触阻抗值在CMOS(互补性金氧硅)技术中特别重要，其包括具有正掺杂区与负掺杂区的阻挡金属层。减少接触阻抗值的方法之一是沉积共形(conformal)抗热(refractory)金属层于开口中，接着利用热处理以退火该抗热金属层以激活金属与硅间的反应而形成硅金属化合物。因为硅金属化合物具有低阻抗值，因而接触阻抗值可减少。然而，上述接触插塞方法的一个问题是，在热处理后所得的阻挡层提供介电层与钨层间的不良附着力。

申请人发现在热处理中，从周围环境来的氧会与阻挡金属反应而形成氧化物膜于接触阻挡层的表面上。所形成的氧化物的问题是，其具有约等于用以填满接触开口的钨层的zeta值。因为阻挡层对钨层的相似zeta值，其会互相排斥。因而，形成于阻挡层上的氧化物膜使得钨层无法附着于阻挡层的表面上。因而，空隙形成于导体层中，导致电子迁移失误。因为氧化物膜由于zeta值而具不良附着能力，介电层与接触中的钨层间的附着不良。因为如钨的导体层与介电层间存在着高热扩张系数差异，在日后后续处理中，因为热扩张所导致的热应力将变大。因而，传统阻挡层因无法抵抗热扩张而断裂。因而，由于阻挡金属层结构被破坏，其促进从导体层来的如铝或钨原子等离子或原子扩散至基底中，造成装置短路。因为导体层的晶格结构被破坏，其导致由于电子迁移而形成空隙，而导致装置的失误。

发明内容

由于上述的问题，本发明提供解决上述问题的方法。

有鉴于此，本发明的主要目的就是在提供一种制造接触插塞方法以限制在接触插塞中的导电材质的电子迁移。

本发明提供形成接触插塞以减少接触阻抗值的改善方法。因而，RC延迟时间可上减少。因而，装置的操作速度可本质上增加。

本发明提供形成接触阻挡金属层的方法以改善介电层与该导电层间的附着度，使得避免阻挡金属层的断裂或破裂。因而，装置的可靠性增加。

本发明提供形成接触阻挡金属层的方法以改善导电材质的空隙填满能力，并增加介电层与该导电层间的附着度能力，可避免空隙的产生。因而可限制由电子迁移所造成的装置失误，而增加半导体装置的可靠性。

根据较佳实施例之一，本发明提供制造接触插塞的改善方法。提供具有一导电区的半导体基底，介电层形成于整体基底上；蚀刻该介电层以形成接触开口，其中该导电区露出于该接触开口内。利用预清洗制作工艺以移除残余物，否则将增加接触阻抗值。接触开口覆盖着第一共形金属层。接着，沉积第二共形金属层于该第一共形金属层上；接着，进行一第一等离子体处理以将该第二共形金属层转换成一第一金属氮化物阻挡层。该第一等离子体处理较好包括：包含氮气与氢气的等离子体气体。进行一热处理以触发该第一共形金属层与该导电区中的该硅间的反应以形成一金属硅化物于该导电区上，而减少接触阻抗值。接着，第三共形金属层沉积于该第一金属氮化物阻挡层上，且利用相似于包含氮气与氢气的等离子体气体而处理，以从该第三共形金属层移除杂质，并将该第三共形金属层转换成第二金属氮化物阻挡层；以及接着，沉积导体层以填满该接触开口。

要了解，利用本发明的方法以进行热处理来触发该导电区中的该硅与该第一共形金属层间的反应以形成一金属硅化物。因为该金属硅化物具有低阻抗值，因而本质上可减少接触阻抗值。因而，本质上可增加装置的操作速度。

要了解，利用本发明的方法以进行热处理并接着形成第二金属氮化物阻挡层为限制氧化物膜形成于第二金属氮化物阻挡层的表面上，使得第二金属氮化物阻挡层与导电层间的排斥可有效地限制以有利于导电层的良好空隙填满并促进介电层与导电层间的附着度。因为第二金属氮化物阻挡层与导电层的zeta值差异极大，其间将不会有排斥，因而不会产生空隙，而有效地避免电子迁移失误。因为介电层与导电层间的附着度增加，第一共形金属层，第一与第二金属氮化物阻挡层的断裂也可有效避免。因为第一共形金属层，第一与第二金属氮化物阻挡层不会断裂或破裂，第一与第二金属氮化物阻挡层可有效地避免金属离子或原子扩张至介电层内部，而避免装置的短路。因为在接触中的导电层的晶格结构未被破坏，且相邻的第一共形金属层，第一与第二金属氮化物阻挡层也未被破坏，可避免因电子迁移所造成的空隙产生，因而可限制由电子迁移所造成的装置失误。因而，装置的可靠性可本质上增加。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明。

附图说明

图1至图9绘示根据本发明的第一较佳实施例的制造接触插塞步骤的剖面图。

图10至图14绘示根据本发明的第二较佳实施例的制造接触插塞步骤的剖面图。

标号说明：

100：基底        102：导电区

104：介电层      106：光阻

108：接触开口    110：第一共形金属层

112：第二共形金属层        114：第一金属氮化物阻挡层

116：金属硅化物薄膜        118：第三共形金属层

120：第二金属氮化物阻挡层

125：第一等离子体处理      122：导电金属层

126：热处                  127：第二等离子体处理

150：接触插塞              200：基底

202：导电区                204：介电层

208：接触开口              210：第一共形金属层

214：多层金属氮化物阻挡层

216：金属硅化物薄膜        218：第三共形金属层

220：金属氮化物阻挡层      222：导电金属层

226：热处理                227：等离子体处理

250：接触插塞

具体实施方式

详细参考本发明的较佳实施例，其范例显示于附图中。可能的话，相同参考符号使用于图标与描叙中以指向相同或相似部分。

图1至图9绘示根据本发明的第一较佳实施例的制造接触插塞步骤的剖面图。

参考图1，提供具有导电区102形成于其上的基底100。由如SOP(spin-on-polymer)材质所组成的低介电常数材质的介电层104形成于基底100上。CMP制作工艺用以移除多余的介电层104以将介电层104平坦化来获得如图1所示的平坦表面。

参考图2，光阻层沉积于介电层104上。光阻层整形或图样化以形成如图2所示的接触开口蚀刻罩幕106。接着，接触开口108被形成，其利用接触开口蚀刻罩幕106露出的介电层104直到导电区102露出于接触开口108内。所用的蚀刻制作工艺较好为高不等向性，且可能为利用适当等离子体气体的反应离子蚀刻(RIE)而进行。

参考图3，接着移除或剥落光阻106，此移除制作工艺较好为利用氧等离子体的干蚀刻制作工艺或使用适当溶液的湿蚀刻制作工艺。预清洗步骤接着执行以从介电层104表面清洗残余物，而更重要的是，从接触开口的侧壁与底部清洗残余物，否则将增加接触阻抗值。预清洗步骤包括湿蚀刻或干蚀刻制作工艺，其中该预清洗步骤使用缓冲氧化剂。在干蚀刻制作工艺中，最好使用由氩气所形成的等离子体气体。薄层的第一共形金属层110接着被形成并保角于介电层104，接触开口108的侧壁与底部上。第一共形金属层110，比如，由钛(Ti)或钽(Ta)所形成。接着，第二共形金属层112形成于第一共形金属层110上。第二共形金属层112最好用MOCVD方法沉积，其在约400～450℃的温度下使用如TDMAT(tetrakis-dimethylamido-titanium)或TDEAT(tetrakis-diethylamido-titanium)的前导物，且较佳厚度约120～160埃。第二共形金属层112的材质较好由钛或钽组成。

参考图4，执行第一等离子体处理125以移除附着于第二共形金属层112的杂质，如碳或氧化物，接着，第二共形金属层112变成较薄的第一金属氮化物阻挡层114，厚度减少至40-60埃。第一等离子体处理125的较佳条件包括：包括氮与氢的等离子体气体。第一金属氮化物阻挡层114具有相当低的阻抗值。

参考图5，执行热处理126以触发在导电区102上的第一共形金属层110部分与在导电区102中的硅间的反应以形成金属硅化物薄膜116。较好是，此热制作工艺包括快速热处理(RTP)。RTP较好执行于：氮气中，在约550～700℃下，持续约3-60秒。因为金属硅化物薄膜116具有低阻抗的抗热金属，接触阻抗值减少。

参考图6，第三共形金属层118形成于第一金属氮化物阻挡层114上。第三共形金属层118的材质本质上相同于第二共形金属层112的材质。第三共形金属层118较好利用传统沉积技术如MOCVD所沉积，较佳厚度约120-160埃。

参考图7，相似地，执行第二等离子体处理127以移除杂质，并将第二共形金属层112转变成较薄的第二金属氮化物阻挡层120，厚度减少至40-60埃。第二等离子体处理127的较佳条件包括：包括氮与氢的等离子体气体。第二金属氮化物阻挡层120具有相当低的阻抗值。

参考图8，导电金属层122，比如为钨，利用传统如CVD或电化沉积(electro-chemical deposition，ECD)方法而沉积于介电层104上以填满接触开口108。因为第二金属氮化物阻挡层120与导电金属层122的zeta值相当不同，所以不会彼此排斥，导致良好空隙填满。因而，介电层104与导电金属层122间的附着度增加，而有效地避免阻挡层的断裂。

参考图9，执行化学机械研磨制作工艺，用以移除导电金属层122，第二金属氮化物阻挡层120，第一金属氮化物阻挡层114与第一共形金属层110的部分，直到露出介电层104，而形成接触插塞150。

利用本发明的方式，进行RTP与接着形成第二金属氮化物阻挡层120以限制氧化物膜形成于第二金属氮化物阻挡层120表面上，而促进介电层104与导电金属层122间的良好附着。因为避免形成氧化物膜于第二金属氮化物阻挡层120上，第二金属氮化物阻挡层120与导电金属层122间的zeta值可维持大差异，因而第二金属氮化物阻挡层120与导电金属层122间的排斥可被限制，因而此条件促进良好空隙填满。因此，可避免形成空隙，因而，可有效地限制因为电子迁移造成的装置失误。因为第二金属氮化物阻挡层120与导电金属层122间的大zeta值差异，介电层104与导电金属层122间的附着度增加，而有效地避免第一共形金属层110，第一金属氮化物阻挡层114与第二金属氮化物阻挡层120的断裂。因为第一共形金属层110，第一金属氮化物阻挡层114与第二金属氮化物阻挡层120不会断裂或破裂，第一金属氮化物阻挡层114与第二金属氮化物阻挡层120可有效地避免金属离子或原子扩张至介电层104内部，而避免装置的短路。因为在接触中的导电金属层122的晶格结构未被破坏，且第一共形金属层110、第一与第二金属氮化物阻挡层114与120也未被破坏，可避免因电子迁移所造成的空隙产生，因而可限制由电子迁移所造成的装置失误。因而，装置的可靠性可本质上增加。

利用本发明的方式，执行RTP制作工艺引发导电区102的硅与第一共形金属层110间的反应以形成金属硅化物薄膜116。因为金属硅化物薄膜116具低阻抗的抗热金属，接触阻抗值可本质上减少，因而RC延迟时间可本质上减少。因而，装置的操作速度可本质上增加。

图10至图14显示根据本发明的第二较佳实施例的制造接触插塞的制作工艺的剖面图。

参考图10，提供具有导电区202形成于其上的基底200。由如SOP(spin-on-polymer)材质所组成的低介电常数材质的介电层204形成于基底200上。微影与蚀刻制作工艺用以形成接触开口208于介电层204中，直到导电区202露出于介电层204内。预清洗步骤用以从介电层204表面清洗残余物，而更重要的是，从接触开口的侧壁与底部清洗残余物，否则将增加接触阻抗值。预清洗步骤包括湿蚀刻或干蚀刻制作工艺，其中该预清洗步骤使用缓冲氧化剂。在干蚀刻制作工艺中，较好使用由氩气所形成的等离子体气体。薄层的第一共形金属层210的形成并保角于介电层204，接触开口208的侧壁与底部上。第一共形金属层210，比如，由钛(Ti)或钽(Ta)所形成。接着，多层金属氮化物阻挡层214形成于第一共形金属层210上。多层金属氮化物阻挡层214的形成系，比如，利用MOCVD制作工艺而沉积由约120-160埃厚度的钛或钽所组成的第二共形金属层，接着，用等离子体气体处理该第二共形金属层以将第二共形金属层转变成金属氮化物阻挡层。上述等离子体处理较好包括：包含氮气与氢气的等离子体气体。第二共形金属层的沉积与等离子体处理周期循环，比如1-3周期，直到形成所需厚度多层金属氮化物阻挡层214。接着，执行热处理226以触发在导电区202上的第一共形金属层210部分与在导电区202中的硅间的反应以形成金属硅化物薄膜216。较好是，此热制作工艺为快速热处理(RTP)。RTP较好执行于：氮气中，在约550～700℃下，持续约3-60秒。因为金属硅化物薄膜216具有低阻抗的抗热金属，接触阻抗值减少。

参考图11，第三共形金属层218，比如钛或钽，形成于多层金属氮化物阻挡层214上。第三共形金属层218较好利用传统沉积技术如MOCVD所沉积，较佳厚度约120-160埃。

参考图12，相似地，在第三共形金属层218上执行等离子体处理227以将第三共形金属层218转变成较薄的金属氮化物阻挡层220，厚度减少至40-60埃。

参考图13，导电金属层222，比如为钨，利用传统如CVD或电化沉积(electro-chemical deposition，ECD)方法而沉积于介电层204上以填满接触开口208。因为金属氮化物阻挡层220与导电金属层222的zeta值相当不同，所以不会彼此排斥，导致良好空隙填满。因而，介电层204与导电金属层222间的附着度增加，而有效地避免阻挡层的断裂。

参考图14，利用化学机械研磨制作工艺以移除导电金属层222，金属氮化物阻挡层220，多层金属氮化物阻挡层214与第一共形金属层210的部分，直到露出介电层204。如此可形成接触插塞250。

利用本发明的方式，进行RTP226与接着形成金属氮化物阻挡层220以限制氧化物膜形成于金属氮化物阻挡层220表面上，以促进介电层204与导电金属层222间的良好附着。因为避免形成氧化物膜于金属氮化物阻挡层220上，金属氮化物阻挡层220与导电金属层222间的zeta值可维持大差异，因而金属氮化物阻挡层220与导电金属层222间的排斥可被限制，因而此条件促进良好空隙填满。因此，可避免形成空隙，因而，可有效地限制因为电子迁移造成的装置失误。因为金属氮化物阻挡层220与导电金属层222间的大zeta值差异，介电层204与导电金属层222间的附着度增加，而有效地避免第一共形金属层210，多层金属氮化物阻挡层214与金属氮化物阻挡层220的断裂。因为第一共形金属层210，多层金属氮化物阻挡层214与金属氮化物阻挡层220不会断裂或破裂，多层金属氮化物阻挡层214与金属氮化物阻挡层220可有效地避免金属离子或原子扩张至介电层204内部，而避免装置的短路。因为在接触中的导电金属层222的晶格结构未被破坏，且相邻的第一共形金属层210、多层金属氮化物阻挡层214与金属氮化物阻挡层220也未被破坏，可避免因电子迁移所造成的空隙产生，因而可限制由电子迁移所造成的装置失误。因而，装置的可靠性可本质上增加。

利用本发明的方式，执行RTP制作工艺226引发导电区202的硅与第一共形金属层210间的反应以形成金属硅化物薄膜216。因为金属硅化物薄膜216具低阻抗的抗热金属，接触阻抗值可本质上减少，因而RC延迟时间可本质上减少。因而，装置的操作速度可本质上增加。

甚至，虽然本发明的实施例指向制造接触阻挡金属的方法，公知此技者可了解，如单一/双刻纹(damascene)技术的形成内连接的其它技术，或牵涉到利用如铜、钨或铝的导电材质填满开口的形成路由(via)或插塞的另外技术，也可用以实施本发明。

Claims (18)

1、一种制造接触插塞的方法，其特征在于：该方法包括下列步骤：

提供具有一导电区形成于其上的一半导体基底；

形成一介电层于该基底上；

形成一接触开口于该介电层上，其中该导电区露出于该接触开口内；

形成一第一共形金属层于该介电层与该接触开口上，其中该第一共形金属层当成一金属阻挡层；

形成一第二共形金属层于该第一共形金属层上，其中该第二共形金属层利用金属有机化学沉积法而形成；

进行一第一等离子体处理以将该第二共形金属层转换成一第一金属氮化物阻挡层；

进行一热处理以触发该第一共形金属层与该导电区中的该硅间的反应以形成一金属硅化物于该导电区上；

形成一第三共形金属层于该第一金属氮化物阻挡层上，其中该第三共形金属层利用金属有机化学沉积法而形成；

进行一第二等离子体处理以将该第三共形金属层转换成一第二金属氮化物阻挡层；

形成一导体层于该第二金属氮化物阻挡层上而填满该接触开口。

2.如权利要求1所述的方法，其特征在于：其中该热处理包括一快速热处理。

3.如权利要求2所述的方法，其特征在于：其中该RTP进行于550-750℃温度下，且持续3-60秒。

4.如权利要求2所述的方法，其特征在于：其中该第一与第二等离子体处理包括：包含氮气与氢气的等离子体气体。

5.如权利要求1所述的方法，其特征在于：其中该第二与第三共形金属层的厚度120-160埃。

6.如权利要求1所述的方法，其特征在于：其中该第一与第二金属氮化物阻挡层的厚度40-60埃。

7.如权利要求1所述的方法，其特征在于：其中在形成该第一共形金属层的步骤前还包括一预清洗步骤。

8.如权利要求7所述的方法，其特征在于：其中该预清洗步骤使用包含氩气的一等离子体气体。

9.如权利要求1所述的方法，其特征在于：其中该导体层的该材质由包括铜、铝与钨与其合金的群组中所选择出。

10.如权利要求1所述的方法，其特征在于：其中该第二与第三共形金属层的材质包括钛或钽。

11.如权利要求1所述的方法，其特征在于：其中该导电区为一源极/漏极区或一栅极结构。

12.一种制造接触插塞的方法，其特征在于：该方法包括下列步骤：

提供具有一导电区形成于其上的一半导体基底；

形成一介电层于该基底上；

形成一接触开口于该介电层上，其中该导电区露出于该接触开口内；

形成一第一共形金属层于该介电层与该接触开口上，其中该第一共形金属层当成一金属阻挡层；

形成一多层金属氮化物阻挡层，其中该多层金属氮化物阻挡层利用沉积一第二共形金属层与接续的一第一等离子体气体处理的多重循环而形成，其中该第二共形金属层利用金属有机化学沉积法而形成；

进行一热处理以触发该第一共形金属层与该导电区中的该硅间的反应以形成一金属硅化物于该导电区上；

形成一第三共形金属层于该多层金属氮化物阻挡层上，其中该第三共形金属层利用金属有机化学沉积法而形成；

进行一第二等离子体处理以将该第三共形金属层转换成一金属氮化物阻挡层；

形成一导体层于该金属氮化物阻挡层上而填满该接触开口。

13.如权利要求12所述的方法，其特征在于：其中该热处理包括一快速热处理。

14.如权利要求13所述的方法，其特征在于：其中该RTP进行于550-750℃温度下，且持续3-60秒。

15.如权利要求12所述的方法，其特征在于：其中该第一与第二等离子体处理包括：包含氮气与氢气的等离子体气体。

16.如权利要求12所述的方法，其特征在于：其中该导体层的该材质由包括铜、铝与钨与其合金的群组中所选择出。

17.如权利要求12所述的方法，其特征在于：其中该第二与第三共形金属层的材质包括钛或钽。

18.如权利要求12所述的方法，其特征在于：其中该导电区为一源极/漏极区或一栅极结构。

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