KR100615602B1 - 매끄러운 표면을 갖는 타이타늄 나이트라이드 막의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들 - Google Patents
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Abstract
매끄러운 표면(Smooth Surface)을 갖는 타이타늄 나이트라이드 막의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들을 제공한다. 상기 형성방법들은 타이타늄 나이트라이드 막의 표면을 매끄럽게 형성해서 이를 반도체 개별 소자들에 적용할 수 있는 방안을 제공해준다. 이를 위해서, 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 갖는 반도체 기판을 증착 장비의 공정 챔버 내 안착시킨다. 상기 증착 장비의 공정 챔버에 금속 소스 및 질소 소스를 유입시킨다. 상기 질소 소스 및 금속 소스를 반응시켜서 층간절연막을 덮는 타이타늄 나이트라이드 막을 형성한다. 이때에, 상기 금속 소스 대 질소 소스의 비는 공정 챔버 내에서 1 이상이 되도록 형성한다.
금속 소스, 질소 소스, 타이타늄 나이트라이드 막, 공정 챔버, 증착 장비.
Description
도 1 은 본 발명에 따라서 공정 챔버를 구비한 증착 장비의 단면도이다.
도 2 는 본 발명에 따라서 증착 공정을 설명해주는 타이밍 순서도들이다.
도 3 은 본 발명에 따라서 타이타늄 나이트라이드 막을 갖는 반도체 기판의 평면도이다.
도 4 는 본 발명에 따라서 타이타늄 나이트라이드 막의 증착 속도를 보여주는 그래프이다.
도 5 내지 도 9 는 각각이 도 3 의 A 영역의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 일 실시예에 따른 타이타늄 나이트라이드 막들을 갖는 반도체 기판들의 단면도들이다.
도 10 은 도 5 내지 도 9 의 타이타늄 나이트라이드 막들의 표면 거칠기들을 보여주는 그래프이다.
도 11 내지 도 14 는 각각이 도 3 의 A 영역의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 다른 실시예에 따른 타이타늄 나이트라이드 막들을 갖는 반도체 기판들의 단면도들이다.
도 15 는 도 11 내지 도 14 의 타이타늄 나이트라이드 막들의 표면 거칠기들을 보여주는 그래프이다.
도 16 내지 도 19 는 각각이 도 3 의 A 영역의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 또 다른 실시예에 따른 타이타늄 나이트라이드 막들을 갖는 반도체 기판들의 단면도들이다.
도 20 은 도 16 내지 도 19 의 타이타늄 나이트라이드 막들의 표면 거칠기들을 보여주는 그래프이다.
도 21 은 도 6 내지 도 9 의 타이타늄 나이트라이드 막들의 시트저항(Sheet Resistance)들을 보여주는 그래프이다.
도 22 는 본 발명에 따라서 층간절연막 및 타이타늄 나이트라이드 막을 갖는 반도체 기판의 평면도이다.
도 23 및 도 24 는 각각이 도 22 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 반도체 장치들의 단면도들이다.
본 발명은 타이타늄 나이트라이드 막의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들에 관한 것으로서, 상세하게는, 매끄러운 표면을 갖는 타이타늄 나이트라이드 막의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들에 관한 것이다.
최근에, 타이타늄 나이트라이드 막은 반도체 장치를 제조하는데 광범위하게 사용되고 있다. 상기 타이타늄 나이트라이드 막은 휘발성 반도체 장치의 커패시터의 하부 및 상부 전극들 뿐만아니라 휘발성 및 비휘발성 반도체 장치들의 게이트 패턴들의 일부분의 소재로 널리 이용되고 있다. 더불어서, 상기 타이타늄 나이트라이드 막은 메탈 공정에서 콘택 홀을 컨포멀하게 채워서 하부 및 상부 배선들 사이의 접촉저항을 낮추려는 소재로도 사용되고 있다.
그러나, 상기 타이타늄 나이트라이드 막은 반도체 기판 상에 형성하는 동안 완전히 제거되지 않은 염소(Cl)때문에 그 막의 표면에 돌기(Projection)들을 갖는다. 상기 타이타늄 나이트라이드 막이 커패시터의 하부 및 상부 전극들의 소재로 사용되는 경우, 상기 타이타늄 나이트라이드 막의 표면에 돌기들은 반도체 장치의 구동 동안 커패시터의 누설전류의 소오스가 될 수 있다. 또한, 상기 타이타늄 나이트라이드 막이 게이트 패턴의 일부분의 소재로 사용되는 경우, 상기 타이타늄 나이트라이드 막의 표면의 돌기들은 게이트 패턴의 주변 회로배선과 전기적 쇼트를 유발시킬 수 있다. 더불어서, 상기 타이타늄 나이트라이드 막이 콘택 홀 내 사용되는 경우, 상기 타이타늄 나이트라이드 막의 표면의 돌기들은 상부 배선이 콘택 홀을 충분히 채우지 못하게 해서 상부 및 하부 배선들 사이의 접촉저항을 증가시킬 수 있다. 따라서, 상기 타이타늄 나이트라이드 막의 표면에 돌기들은 반도체 제조공정의 자유도를 증가시키기 위해서 제거되는 것이 바람직하다.
한편, " 두꺼운 타이타늄 나이트라이드 막을 증착하는 방법(Method Of Depositing A Thick Titanium Nitride Film)" 이 미국특허공보 제 6,548,402 호(U.S PATENT No. 6,548,402)에 슈린 왕(Shulin Wang) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,548,402 호에 따르면, 이 방법은 온도 550℃ 이하, 압력 10 ~ 50 Tott 에서 암모니아(NH3) 및 타이타늄 테트라클로라이드(TiCl4)를 반응시켜서 제 1 타이타늄 나이트라이드 막(TiN Layer)을 형성하는 것을 포함한다. 이때에, 상기 제 1 타이타늄 나이트라이드 막은 주로 <220> 및 <200> 의 결정 방향을 갖는다. 그리고, 상기 암모니아 대 타이타늄 테트라클로라이드의 제 1 비(Ratio)는 약 5 내지 17 이다.
상기 방법은 제 2 비를 가지고 암모니아 및 타이타늄 테트라클로라이드를 반응시켜서 제 2 타이타늄 나이트라이드 막을 형성하는 것을 더 포함한다. 상기 암모니아 대 타이타늄 테트라클로라이드의 제 2 비는 제 1 비와 다르게 형성한다. 또한, 상기 방법은 제 1 및 제 2 비들을 각각 갖는 타이타늄 나이트라이드 막들을 반복적으로 증착해서 복합 타이타늄 나이트라이드 막(Composite TiN Layer)을 형성하는 것을 더 포함한다.
그러나, 상기 방법은 복합 타이타늄 나이트라이드 막의 표면에 염소에 의한 돌기들을 제거할 수 없다. 다만, 상기 방법은 콘택 홀에 증착되는 복합 타이타늄 나이트라이드 막의 스텝 커버리지(Step Coverage)를 개선시키고 동시에 복합 타이타늄 나이트라이드 막의 스트레스를 감소시킬 뿐이다. 따라서, 상기 방법은 반도체 장치의 디자인 룰의 축소와 함께 복합 타이타늄 나이트라이드 막의 표면의 돌기들 때문에 콘택 홀을 통해서 상부 및 하부 배선들의 접촉저항을 증가시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 증착 장비의 공정 챔버 내 유입되는 공정 소스들을 조절해서 매끄러운 표면을 갖는 타이타늄 나이트라이드 막의 형성방법들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 개별 소자들에 적용할 수 있도록 매끄러운 표면을 갖는 타이타늄 나이트라이드 막의 형성방법들을 이용한 반도체 장치의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 매끄러운 표면을 갖는 타이타늄 나이트라이드 막의 형성방법 및 이를 이용한 반도체 장치의 형성방법을 제공한다.
이 타이타늄 나이트라이드 막의 형성방법은 증착 장비의 공정 챔버에 금속 소스 및 질소 소스를 유입시키는 것을 포함한다. 상기 금속 소스 및 질소 소스를 반응시켜서 반도체 기판 상에 타이타늄 나이트라이드 막을 형성한다. 이때에, 상기 공정 챔버의 분위기는 온도 200 ~ 450 ℃ 에서 압력 0.1 ~ 5 mTorr 를 유지하도록 형성한다. 상기 질소 소스는 공정 챔버 내에서 분압 0.05 Torr 를 갖도록 형성한다. 상기 금속 소스 대 질소 소스의 비는 공정 챔버내에서 1 이상이 되도록 형성한다.
상기 반도체 장치의 형성방법은 반도체 기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 갖는 반도체 기판을 증착 장비의 공정 챔버 내 안착시킨다. 상기 증착 장비의 공정 챔버에 금속 소스 및 질소 소스를 유입시킨다. 상기 질소 소스 및 금속 소스를 반응시켜서 층간절연막을 덮는 타이타늄 나이트라이드 막을 형성한다. 이때에, 상기 공정 챔버의 분위기는 온도 200 ~ 450 ℃ 에서 압력 0.1 ~ 5 mTorr 를 유지하도록 형성한다. 상기 질소 소스는 공정 챔버 내에서 분압 0.05 Torr 를 갖도록 형성한다. 상기 금속 소스 대 질소 소스의 비는 공정 챔버 내에서 1 이상이 되도록 형성한다.
본 발명에 따른 매끄러운 표면을 갖는 타이타늄 나이트라이드 막의 형성방법 및 이를 이용한 반도체 장치의 형성방법은 첨부된 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따라서 공정 챔버를 구비한 증착 장비의 단면도이고, 도 2 는 본 발명에 따라서 증착 공정을 설명해주는 타이밍 순서도들이다. 그리고, 도 3 은 본 발명에 따라서 타이타늄 나이트라이드 막을 갖는 반도체 기판의 평면도이다.
도 1 내지 도 3 을 참조하면, 증착 장비(95)의 공정 챔버(90) 내 반도체 기판(70)이 안착된다. 상기 반도체 기판(70)은 공정 챔버(Process Chamber; 90) 내 척(Chuck; 75) 상에 위치시킨다. 상기 척(75)은 450℃ 이하의 온도를 갖는다. 상기 증착 장비(95)는 반도체 기판(70)을 처리하는데 있어서 매엽 방식 또는 배치(Batch) 방식을 사용할 수 있다. 상기 증착 장비(95)는 공정 챔버(90) 내 샤워헤드(Shower Head; 55)를 더 갖는다. 상기 샤워헤드(55)는 공정 챔버(90)의 외부에서 유입되는 공정 소스들(60)을 공정 챔버 (90) 내 반도체 기판(70) 상에 뿌려준다. 상기 공정 소스들(60)은 각각이 금속 소스 및 질소 소스를 일컫는다.
상기 샤워헤드(55) 및 공정 챔버(90)는 각각이 복수 개의 배관들을 갖는다. 상기 배관들은 공정 소스관들(10, 15), 퍼지 가스관들(40, 45), 분위기 가스관(50) 및 배기관들(80, 85)로 나뉘어질 수 있다. 상기 공정 소스관들(10, 15) 및 퍼지 가스관들(40, 45)은 각각이 공정소스들 및 퍼지 가스의 흐름을 제어하는 밸브들(Valves; 20, 25, 30, 35)을 갖는다. 상기 분위기 가스관(50) 내 분위 가스의 흐름을 제어하는 밸브들을 도시하지 않았지만, 상기 증착 장비(95)는 분위기 가스관(50) 내 분위 가스의 흐름을 제어하는 밸브들을 갖는다.
상기 공정 소스들, 퍼지 가스 및 분위기 가스는 증착 장비(95) 내 준비된 알고리듬(Algorithm)을 통하여 도 2 의 제 1 내지 제 5 타이밍 순서도들(61, 62, 64, 66, 68)에 따라서 공정 챔버(90) 내 유입된다. 이를 열거하면, 상기 알고리듬은 1 회(Cycle)의 증착 공정 동안 제 1 내지 제 5 타이밍 순서도들(61, 62, 64, 66, 68)을 갖도록 형성된다. 상기 알고리듬은 우선적으로 제 1 내지 제 3 타이밍 순서도들(61, 62, 64)의 "ON" 상태 동안 증착 장비의 공정 소스관들(10, 15)의 밸브들(20, 25) 및 분위기 가스관(50)의 밸브를 동시에 열어서 공정 챔버(90) 내 금속 소스, 질소 소스 및 분위기 가스를 유입시킨다. 상기 분위기 가스는 아르곤(Ar)을 사용해서 형성하는 것이 바람직하다. 상기 금속 소스 및 질소 소스는 각각이 타이타늄 테트라클로라이드(TiCl4) 및 암모니아(NH3)를 사용해서 형성한다. 이때에, 상기 금속 소스 및 질소 소스는 분위기 가스의 흐름에 편승해서 공정 챔버(90) 내를 자유로이 이동한다. 상기 금속 소스 및 질소 소스는 반도체 기판(70) 상에 도달되면 그 기판(70)의 예열된 온도(450℃ 이하)를 이용해서 서로 반응한다. 이를 통해서, 상기 금속 소스 및 질소 소스는 반도체 기판(70) 상에 도 3 의 타이타늄 나이트라이드 막(108, TiN Layer)을 형성한다.
더불어서, 상기 알고리듬은 제 1 내지 제 3 타이밍 순서도들(61, 62, 64)이 "OFF" 상태에 이르면 공정 소스관들(10, 15)의 밸브들(20, 25) 및 분위기 가스관(50)의 밸브를 동시에 잠근다. 이때에, 상기 알고리듬은 제 1 내지 제 3 타이밍 순서도들(61, 62, 64)이 "OFF" 상태에 이르는 시점에서 제 4 타이밍 순서도(66)를 "ON" 상태로 만든다. 상기 제 4 타이밍 순서도(44)가 "ON" 상태인 동안, 상기 알고리듬은 퍼지 가스관(40, 45)들의 밸브들(30, 35)을 열어서 공정 챔버 (90) 내 퍼지 가스를 유입시킨다. 상기 퍼지 가스는 질소(N2)를 사용해서 형성하는 것이 바람직하다. 상기 퍼지 가스는 공정 챔버(90) 내 반응하지 않고 남아 있는 금속 소스 및 질소 소스를 배기관들(80, 85)로 배기시킨다.
계속해서, 상기 알고리듬은 제 4 타이밍 순서도(66)가 "OFF" 상태에 이르는 시점에서 제 5 타이밍 순서도(68)를 "ON" 상태로 만든다. 상기 제 5 타이밍 순서도(68)가 "ON" 상태인 동안, 상기 증착 장비(95)는 플라즈마(Plasma)를 사용해서 반도체 기판(70)에 포스트 처리(Post Treatment)를 수행한다. 상기 포스트 처리는 동일한 공정 챔버(90)에서 인-시튜(In-Situ)로 수행하는 것이 바람직하다. 상기 포스트 처리는 증착 장비(95)내 다른 공정 챔버(90)에서 수행할 수 있다. 상기 포스트 처리는 타이타늄 나이트라이드 막(108)에 생성된 염소(Cl)를 제거한다. 이를 위해서, 상기 플라즈마는 암모니아를 사용해서 형성하는 것이 바람직하다. 상기 플라즈 마는 질소(N2) 및 수소(H2)를 사용해서 형성할 수 있다. 상기 플라즈마는 PH3
또는 B2H3 를 사용해서 형성할 수도 있다. 그리고, 상기 알고리듬은 제 5 타이밍 순서도(68)가 "OFF" 상태에 이르는 시점에서 1 회의 증착 공정을 완료한다. 상기 알고리듬은 타이타늄 나이트라이드 막(108)의 비저항(Resistivity) 및 그 막의 표면 상태를 고려해서 제 5 타이밍 순서도(68)를 갖지 않을 수 있다.
상기 반도체 기판(70) 상에 타이타늄 나이트라이드 막(108)을 증착하는 동안, 상기 공정 챔버(90)의 분위기는 온도 200 ~ 450 ℃ 에서 압력 0.1 ~ 5 mTorr 를 유지하도록 형성한다.
도 4 는 본 발명에 따라서 타이타늄 나이트라이드 막의 증착 속도를 보여주는 그래프이고, 도 5 내지 도 9 는 각각이 도 3 의 A 영역의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 일 실시예에 따른 타이타늄 나이트라이드 막들을 갖는 반도체 기판들의 단면도들이다. 또한, 도 10 은 도 5 내지 도 9 의 타이타늄 나이트라이드 막들의 표면 거칠기(Surface Roughness)들을 보여주는 그래프이다.
도 3 내지 도 10 을 참조하면, 상기 온도 200 ~ 450 ℃ 및 압력 0.1 ~ 5 mTorr 를 갖는 공정 챔버(90)의 분위기에서 반도체 기판(70) 상에 타이타늄 나이트라이드 막(108)을 형성한다. 이때에, 상기 금속 소스(TiCl4) 및 질소 소스(NH3)는 화학 기상 증착(Chemical Vapor Deposition)에 대한 서로 다른 특성들을 가지고 도 4 에 두 개의 선들(B, C)을 각각 그린다. 도 4 는 가로 축에 유량(sccm)들의 크기를 가지고 동시에 세로 축에 시간당 증착 두께(Å/min)들의 크기를 갖는다.
여기서, 상기 선들 중 하나(A)는 질소 소스의 유량을 5 sccm 으로 고정시키고 동시에 금속 소스의 유량을 5, 10, 20 및 30 sccm 으로 달리해서 확보한 결과이다. 상기 하나(A)는 화학 기상 증착의 표면 반응 영역(Surface Reaction Region)을 갖는 특성을 나타낸다. 즉, 상기 금속 소스는 유량의 크기를 증가시켜도 시간당 증착되는 타이타늄 나이트라이드 막(108)의 두께를 일정하게 한다. 이는 금속 소스가 반도체 기판(70)과 충분한 반응을 해서 치밀한 결정(Dense Crystallization)을 갖는 타이타늄 나이트라이드 막(108)을 형성한다는 것을 의미한다.
또한, 상기 선들 중 나머지(B)는 금속 소스의 유량을 5 sccm 으로 고정시키고 동시에 질소 소스의 유량을 5, 10, 20 및 30 sccm 으로 달리해서 확보한 결과이다. 상기 나머지(B)는 화학 기상 증착의 매스 트랜스퍼 영역(Mass Transfer Region)을 갖는 특성을 나타낸다. 즉, 상기 질소 소스는 유량의 크기를 증가시킬수록 시간당 증착되는 타이타늄 나이트라이드 막(108)의 두께를 증가시킨다. 이는 질소 소스가 금속 소스의 표면 반응을 방해해서 포러스한 결정(Porous Crystallization)을 갖는 타이타늄 나이트라이드 막(108)을 형성한다는 것을 의미한다.
상기 결과들을 바탕으로, 상기 금속 소스 및 질소 소스의 유량 들을 30/ 30, 20/ 20, 10/ 10 및 5 sccm/ 5 sccm 으로 각각 달리해서 타이타늄 나이트라이드 막(108)들을 반도체 기판(70)들 상에 형성하였다. 즉, 상기 금속 소스 대 질소 소스의 비가 "1" 인 조건을 갖도록 그 소스들의 유량들을 다르게 해서 타이타늄 나이트라이드 막(108)을 형성한다. 이때에, 도 5 내지 도 8 은 각각이 금속 소스 및 질소 소스의 상기 유량들에 따라서 서로 다른 표면 거칠기들을 갖는 타이타늄 나이트라이드 막(108)들을 순서적으로 나타낸다. 도 5 내지 도 8 은 도 2 의 5 단계 타이밍 순서도(68)를 통해서 포스트 처리를 수행하지 않은 타이타늄 나이트라이드 막(108)들을 각각 도시한 것이다. 상기 표면 거칠기의 정도(Degree)는 타이타늄 나이트라이드 막(108)의 결정 및 그 막(108)의 표면에 존재하는 염소(Cl)에 의해서 발생한다. 상기 염소는 타이타늄 나이트라이드(TiN)와 반응해서 타이타늄 나이트라이드 막(108)의 표면에 도 7 과 같은 돌기(Projection; 110)를 형성한다.
상기 공정 챔버(90)가 갖는 온도 200 ~ 450 ℃ 에서, 상기 금속 소스는 질소 소스에 비해서 분해능이 떨어지는 것으로 알려져 있다. 따라서, 상기 금속 소스의 유량이 공정 챔버(90) 내 많아지면, 상기 타이타늄 나이트라이드 막(108)은 그 막(108)의 표면에 많은 양의 염소(Cl)들을 갖는다. 도 5 내지 도 8 을 참조해 볼 때, 상기 금속 소스 및 질소 소스는 순서적으로 30/ 30, 20/ 20, 10/ 10 및 5 sccm/ 5 sccm의 유량들에 따라서 타이타늄 나이트라이드 막(108)들의 표면에 돌기(110)들의 개수를 순서적으로 감소시킨다. 이는 금속 소스 및 질소 소스의 유량들을 감소시킬수록 화학 기상 증착의 표면 반응 영역에 접근하고 동시에 염소 량이 줄어들기 때문이다. 따라서, 상기 금속 소스 및 질소 소스는 5 sccm 및 5 sccm 의 유량을 각각 가질 때 매끄러운 표면을 갖는 타이타늄 나이트라이드 막(108)을 반도체 기판(70) 상에 형성한다. 이때에, 상기 질소 소스는 공정 챔버(90) 내에서 분압 0.05 Torr 를 갖는다.
상기 타이타늄 나이트라이드 막(108)들의 표면 거칠기들을 보여주는 도 5 내 지 도 8을 육안으로 체크해서 그 결과를 도 10 에 정리해 보았다. 이미 언급된 바와 같이, 상기 타이타늄 나이트라이드 막(108)들은 각각이 금속 소스의 유량을 줄일수록 양호한 표면 거칠기를 갖는다. 이는 금속 소스 및 질소 소스의 유량들을 줄일수록 타이타늄 나이트라이드 막(108)들의 표면에 돌기들이 감소되기 때문이다.
한편, 도 9 는 도 8 의 타이타늄 나이트라이드 막(108)에 포스트 처리를 수행한 후 도시한 것이다. 상기 포스트 처리는 플라즈마(Plasma)를 사용해서 타이타늄 나이트라이드 막(108)에 생성된 염소(Cl)를 제거한다. 이를 위해서, 상기 플라즈마는 암모니아(NH3)를 사용해서 형성하는 것이 바람직하다. 상기 플라즈마는 질소(N2) 및 수소(H2)를 사용해서 형성할 수 있다. 상기 플라즈마는 PH3 또는 B2H3 를 사용해서 형성할 수도 있다. 상기 포스트 처리를 수행한 후, 도 9 는 도 8 에 비해서 타이타늄 나이트라이드 막(108)의 표면에 감소된 돌기(110)들을 갖는다.
도 11 내지 도 14 는 각각이 도 3 의 A 영역의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 다른 실시예에 따른 타이타늄 나이트라이드 막들을 갖는 반도체 기판들의 단면도들이고, 도 15 는 도 11 내지 도 14 의 타이타늄 나이트라이드 막들의 표면 거칠기들을 보여주는 그래프이다.
도 3 및 도 11 내지 도 15 를 참조하면, 온도 200 ~ 450 ℃ 및 압력 0.1 ~ 5 mTorr 를 갖는 공정 챔버(90)의 분위기에서, 상기 금속 소스(TiCl4)를 유량 5 sccm 으로 고정시키고 동시에 질소 소스(NH3)들의 유량들을 달리해서 타이타늄 나이트라이드 막(108)들을 반도체 기판(70)들 상에 각각 형성하였다.
이를 위해서, 상기 금속 소스 및 질소 소스의 유량들은 각각이 5/ 5, 5/ 10, 5/ 20 및 5 sccm/ 30 sccm 을 사용하였다. 즉, 상기 타이타늄 나이트라이드 막(108)들은 금속 소스 대 질소 소스의 비가 "1" 이하인 조건을 갖도록 질소 소스들의 유량들을 다르게 해서 형성하였다. 이때에, 도 11 내지 도 14 는 각각이 금속 소스 및 질소 소스의 상기 유량들에 따라서 서로 다른 표면 거칠기들을 갖는 타이타늄 나이트라이드 막(108)들을 순서적으로 나타낸다. 도 11 내지 도 14 는 도 2 의 제 5 타이밍 순서도(68)를 통해서 포스트 처리를 수행하지 않은 타이타늄 나이트라이드 막(108)들을 각각 도시한 것이다. 상기 표면 거칠기의 정도는 타이타늄 나이트라이드 막(108)의 결정 및 그 막(108)의 표면에 존재하는 염소(Cl) 량에 의해서 도 12 의 돌기(110)의 개수에 의존한다.
상기 공정 챔버(90)가 갖는 온도 200 ~ 450 ℃ 에서, 상기 질소 소스는 금속 소스보다 큰 분해능을 갖는다. 따라서, 상기 질소 소스는 금속 소스 및 반도체 기판(70)의 표면 반응을 방해하여 포러스한 결정을 갖도록 타이타늄 나이트라이드 막(108)을 형성할 수 있다. 더우기, 금속 소스 대 질소 소스의 비가 "1" 이하인 조건에서, 상기 타이타늄 나이트라이드 막(108)은 화학 기상 증착 동안 매스 트랜스퍼 영역의 특성을 가지고 증착되기 때문에 포러스한 결정을 갖는다. 상기 타이타늄 나이트라이드 막(108)의 포러스한 결정은 염소와 쉽게 반응한다. 상기 타이타늄 나이트라이드 막(108)은 질소 소스의 유량을 증가시킬수록 그 막(108)의 표면에 많은 돌기(110)들을 갖는다. 이를 통해서, 상기 타이타늄 나이트라이드 막(108)은 질소 소스의 유량을 증가시킬수록 표면 거칠기가 양호하지 못하게 된다.
한편, 상기 금속 소스 및 질소 소스는 5 sccm 및 5 sccm 의 유량들을 각각 가질 때 도 11 과 같이 매끄러운 표면을 갖는 타이타늄 나이트라이드 막(108)을 반도체 기판(70) 상에 형성한다. 이때에, 상기 질소 소스는 공정 챔버(90) 내에서 분압 0.05 Torr 를 갖는다.
상기 타이타늄 나이트라이드 막(108)들의 표면 거칠기들을 보여주는 도 11 내지 도 14 를 육안으로 체크해서 그 결과를 도 15 에 정리해 보았다. 이미 언급된 바와 같이, 상기 타이타늄 나이트라이드 막(108)들은 각각이 질소 소스의 유량을 증가시킬수록 양호하지 못한 표면 거칠기들을 갖는다. 이는 금속 소스의 유량을 고정시키고 동시에 질소 소스의 유량들을 증가시킬수록 타이타늄 나이트라이드 막(108)들의 표면에 돌기(110)들이 증가되기 때문이다.
도 16 내지 도 19 는 각각이 도 3 의 A 영역의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 또 다른 실시예에 따른 타이타늄 나이트라이드 막들을 갖는 반도체 기판들의 단면도들이고, 도 20 은 도 16 내지 도 19 의 타이타늄 나이트라이드 막들의 표면 거칠기들을 보여주는 그래프이다.
도 3 및 도 16 내지 20 을 참조하면, 온도 200 ~ 450 ℃ 및 압력 0.1 ~ 5 mTorr 를 갖는 공정 챔버(90)의 분위기에서, 상기 질소 소스(NH3)를 유량 5 sccm 으로 고정시키고 동시에 금속 소스(TiCl4)들의 유량들을 달리해서 타이타늄 나이트라이드 막(108)들을 반도체 기판(70)들 상에 각각 형성하였다.
이를 위해서, 상기 금속 소스 및 질소 소스의 유량들은 각각이 5/ 5, 10/ 5, 20/ 5 및 30 sccm/ 5 sccm 을 사용하였다. 즉, 상기 타이타늄 나이트라이드 막(108)들은 금속 소스 대 질소 소스의 비가 "1" 이상인 조건을 갖도록 금속 소스들의 유량들을 다르게 해서 형성하였다. 이때에, 상기 질소 소스는 공정 챔버(90) 내에서 분압 0.05 Torr 를 갖도록 형성한다. 도 16 내지 도 19 는 각각이 금속 소스 및 질소 소스의 상기 유량들에 따라서 서로 다른 표면 거칠기들을 갖는 타이타늄 나이트라이드 막(108)들을 순서적으로 나타낸다. 도 16 내지 도 19 는 도 2 의 제 5 타이밍 순서도(68)를 통해서 포스트 처리를 수행하지 않은 타이타늄 나이트라이드 막(108)들을 각각 도시한 것이다. 상기 표면 거칠기의 정도는 타이타늄 나이트라이드 막(108)의 결정 및 그 막(108)의 표면에 존재하는 염소(Cl) 량에 의해서 도 17 의 돌기(110)의 개수에 의존한다.
상기 공정 챔버(90)가 갖는 온도 200 ~ 450 ℃ 에서, 상기 금속 소스는 질소 소스보다 작은 분해능을 갖는다. 상기 금속 소스 대 질소 소스의 비가 "1" 이상인 조건에서, 상기 타이타늄 나이트라이드 막(108)은 화학 기상 증착 동안 표면 반응 영역의 특성을 가지고 증착되기 때문에 치밀한 결정을 갖는다. 상기 타이타늄 나이트라이드 막(108)의 치밀한 결정은 염소와 쉽게 반응하지 않는다. 따라서, 상기 타이타늄 나이트라이드 막(108)은 금속 소스의 유량을 증가시킬수록 그 막(108)의 표면에 돌기(110)의 개수가 가시적으로 증가하지 않는다. 이를 통해서, 상기 타이타늄 나이트라이드 막(108)은 금속 소스의 유량에 관계없이 공정 챔버(90) 내 질소 소스의 분압을 0.05 Torr 로 고정시키면 양호한 표면 거칠기를 가질 수 있다.
상기 타이타늄 나이트라이드 막(108)들의 표면 거칠기들을 보여주는 도 16 내지 도 19 를 육안으로 체크해서 그 결과를 도 20 에 정리해 보았다. 이미 언급된 바와 같이, 상기 타이타늄 나이트라이드 막(108)들은 금속 소스의 유량에 관계없이 양호한 표면 거칠기들을 갖는다. 이는 질소 소스의 분압을 0.05 Torr 로 고정시키면 금속 소스의 유량을 증가시켜도 타이타늄 나이트라이드 막(108)들의 표면에 돌기(110)들이 가시적으로 증가되기 않기 때문이다.
도 21 은 도 6 내지 도 9 의 타이타늄 나이트라이드 막들의 시트 저항(Sheet Resistance)들을 보여주는 그래프이다.
도 6 내지 9 및 도 21 을 참조하면, 상기 금속 소스(TiCl4) 및 질소 소스(NH3)의 유량들을 20/ 20, 10/ 10 및 5 sccm/ 5 sccm 으로 각각 달리해서 타이타늄 나이트라이드 막(108)을 반도체 기판(70) 상에 형성하였다. 즉, 상기 금속 소스 대 질소 소스의 비가 "1" 인 조건을 갖도록 그 소스들의 유량들을 다르게 해서 타이타늄 나이트라이드 막(108)들을 형성한다. 이때에, 도 6 내지 도 9 는 각각이 금속 소스 및 질소 소스의 상기 유량들에 따라서 서로 다른 표면 거칠기들을 갖는 타이타늄 나이트라이드 막(108)들을 순서적으로 나타낸다. 도 6 내지 도 8 은 도 2 의 제 5 타이밍 순서도(68)를 통해서 포스트 처리를 수행하지 않은 타이타늄 나이트라이드 막(108)들을 각각 도시한 것이다. 그리고, 도 9 는 도 8 의 타이타늄 나이트라이드 막(108)에 포스트 처리를 수행한 후 도시한 것이다.
상기 금속 소스 및 질소 소스의 유량들을 20/ 20, 10/ 10 및 5 sccm/ 5 sccm 로 감소시킬 때, 도 6 내지 도 8 은 각각이 금속 소스 및 질소 소스의 상기 유량들 의 감소 순으로 표면 거칠기들이 개선되는 타이타늄 나이트라이드 막(108)들을 나타낸다. 따라서, 도 8 은 도 6 및 도 7 보다 매끄러운 표면을 갖는 타이타늄 나이트라이드 막(108)을 보여준다. 또한, 도 9 는 금속 소스 및 질소 소스의 유량들을 5 sccm 및 5 sccm 으로 각각 갖는 타이타늄 나이트라이드 막(108)에 포스트 처리를 수행해서 도 8 보다 양호한 표면 거칠기를 보여준다. 따라서, 도 9 는 도 8 보다 더 매끄러운 표면을 갖는 타이타늄 나이트라이드 막(108)을 보여준다.
상기 타이타늄 나이트라이드 막(108)들을 대기 중에 노출시켜서 시간에 따른 시트저항의 누적 증가율(%)을 도 21 에 도시하였다. 도 21 은 가로축에 타이타늄 나이트라이드 막(108)들이 대기 중에 노출된 시간들을 가지고 동시에 세로축에 그 시간들에 따른 시트저항의 누적 증가율을 갖는다. 상기 타이타늄 나이트라이드 막(108)들은 각각이 도 21 에 네 개의 선들(120, 122, 124, 126)을 그린다. 이때에, 상기 네 개 중 두 개(124, 126)는 각각이 도 8 및 도 9 의 타이타늄 나이트라이드 막(108)들의 시간에 따른 시트 저항의 누적 증가율을 나타낸다. 상기 네 개 중 나머지(120, 122)는 각각이 도 6 및 도 7 의 타이타늄 나이트라이드 막(108)들의 시간에 따른 시트 저항의 누적 증가율을 나타낸다.
상기 시트저항의 누적 증가율을 볼 때, 상기 타이타늄 나이트라이드 막(108)들은 각각이 표면 거칠기의 정도에 따라서 대기 중 노출될 때 표면에 돌기(110)들이 산화되는 속도들을 다르게 나타난다. 즉, 상기 타이타늄 나이트라이드 막(108)들은 표면 거칠기가 불량할 수록 표면에 돌기(110)들 및 대기 중 산소가 쉽게 반응하도록 해준다. 따라서, 상기 타이타늄 나이트라이드 막(108)들은 표면 거칠기가 불량한 순서(도 6 내지 도 9)로 대기 중 노출 시간에 따라서 시트 저항의 누적 증가율을 작게 나타낸다. 도 8 의 타이타늄 나이트라이드 막(108)은 공정 챔버(90) 내 질소 소스의 분압을 0.05 Torr 를 갖는다.
결론적으로, 도 8 및 도 9 의 타이타늄 나이트라이드 막(108)들은 노출 시간에 따른 시트 저항의 누적 증가율을 작게 나타내고 동시에 매끄러운 표면을 갖는다. 도 8 및 도 9 의 타이타늄 나이트라이드 막(108)들은 반도체 개별 소자들에 적용될 경우에 반도체 제조 공정의 자유도를 증가시켜 줄 수 있다.
이제, 본 발명의 매끄러운 표면을 갖는 타이타늄 나이트라이드 막의 형성방법을 이용한 반도체 장치의 형성방법을 설명하기로 한다. 이를 위해서, 도 1 및 도 2 를 다시 참조해서 상기 반도체 장치의 형성방법을 설명하기로 한다.
도 22 는 본 발명에 따라서 층간절연막 및 타이타늄 나이트라이드 막을 갖는 반도체 기판의 평면도이고, 도 23 및 도 24 는 각각이 도 22 의 D 영역의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 반도체 장치들의 단면도들이다.
도 1, 도 2 및 도 22 내지 도 24 를 참조하면, 반도체 기판(70) 상에 층간절연막(104)을 형성한다. 상기 층간절연막(104)은 인(P) 및 붕소(B)를 포함한 절연막을 사용해서 형성하는 것이 바람직하다. 상기 층간절연막(104)에 두 개의 콘택 홀(106)들이 배치될 수 있다. 상기 콘택 홀(106)들은 반도체 기판(70)을 노출시키도록 형성한다. 상기 콘택 홀(106)들 중 하나는 캐패시터(Capacitor)를 층간절연막(104) 상에 배치하기 위해서 형성될 수 있다. 이때에, 상기 콘택 홀(106)들 중 하나는 도전성을 갖는 하부 전극 노드(107)로 채워진다. 상기 콘택 홀(106)들 중 나 머지는 메탈 공정(Metal Process)에서 그 홀의 접촉 저항을 개선하기 위해서 형성될 수도 있다. 상기 층간절연막(104)을 갖는 반도체 기판을 증착 장비(95)의 공정 챔버(90) 내 안착시킨다. 상기 공정 챔버(90)의 분위기는 온도 200 ~ 450 ℃ 에서 압력 0.1 ~ 5 mTorr 를 유지하도록 형성한다.
상기 공정 챔버(90)에 공정 소스들(60)을 유입시킨다. 상기 공정 소스들(60)은 금속 소스(TiCl4) 및 질소 소스(NH3)를 일컫는다. 상기 질소 소스는 암모니아(NH3)를 사용해서 형성하는 것이 바람직하다. 상기 금속 소스는 타이타늄 클로라이드(TiCl4)를 사용해서 형성하는 것이 바람직하다. 상기 질소 소스는 공정 챔버(90) 내에서 분압 0.05 Torr 를 갖도록 형성한다. 상기 금속 소스 대 질소 소스의 비는 공정 챔버(90) 내에서 1 이상이 되도록 형성한다. 상기 공정 챔버(90)에 금속 소스 및 질소 소스와 함께 분위기 가스를 동시에 유입시킬 수 있다. 상기 분위기 가스는 금속 소스 및 질소 소스가 공정 챔버(90) 내 원활하게 흐르도록 해준다. 상기 분위기 가스는 아르곤(Ar)을 사용해서 형성하는 것이 바람직하다. 이를 통해서, 상기 질소 소스 및 금속 소스를 반응시켜서 층간절연막(104)을 덮는 타이타늄 나이트라이드 막(TiN Layer; 108)을 형성한다.
계속해서, 상기 공정 챔버(90)에 퍼지 가스를 유입시킨다. 상기 퍼지 가스는 반도체 기판(70) 상에 반응하고 남은 금속 소스 및 상기 질소 소스를 공정 챔버(90)로부터 외부로 배기시킨다. 상기 퍼지 가스는 질소(N2)를 사용해서 형성하는 것이 바람직하다. 상기 퍼지 가스를 유입시킨 후, 상기 반도체 기판(70)에 포스트 처 리를 수행한다. 상기 포스트 처리는 타이타늄 나이트라이드 막(108)에 생성된 염소(Cl)를 제거한다. 상기 포스트 처리는 질소(N2) 및 수소(H2)를 사용해서 형성된 플라즈마(Plasma)를 가지고 수행하는 것이 바람직하다. 상기 포스트 처리는 암모니아를 사용해서 형성된 플라즈마를 가지고 수행할 수 있다. 상기 포스트 처리는 PH3 및 B2H3 중 하나를 선택해서 형성된 플라즈마를 사용해서 형성할 수도 있다. 이때에, 상기 타이타늄 나이트라이드 막(108)은 매끄러운 표면을 갖는다. 상기 공정 챔버(90) 내 공정 소스들, 분위기 가스, 퍼지 가스 및 포스트 처리를 위한 플라즈마의 유입 순서는 도 2 의 제 1 내지 제 5 타이밍 순서도들(61, 62, 64, 66, 68)에 따른다.
상기 하부 전극 노드(107)가 층간절연막(104)에 배치된 경우, 도 23 의 타이타늄 나이트라이드 막(108)은 커패시터의 하부 전극으로 사용한다. 상기 타이타늄 나이트라이드 막(108)은 커패시터의 상부 전극으로 사용할 수 있다. 상기 타이타늄 나이트라이드 막(108)은 커패시터의 상부 및 하부 전극들로 사용할 때 매끄러운 표면을 사용해서 휘발성 반도체 장치들의 누설 전류를 최소화시킬 수 있다.
한편, 상기 콘택 홀(106)을 메탈 공정을 위해서 층간절연막(104)에 형성한 경우, 도 24 의 타이타늄 나이트라이드 막(108)은 콘택 홀(106)을 컨포멀하게 덮고 동시에 층간절연막(104) 상에 위치한다. 상기 타이타늄 나이트라이드 막(108)은 메탈 공정의 확산 방지막(Diffusion Barrier Layer)으로 사용한다. 상기 타이타늄 나이트라이드 막(108)은 매끄러운 표면을 갖기 때문에 이후로 콘택 홀(106)을 채우는 메탈 공정의 자유도를 증가시켜서 반도체 기판(70)으로부터 휘발성 또는 비휘발성 반도체 장치들을 확보하는 수율을 높일 수 있다.
상술한 바와 같이, 본 발명은 증착 장비의 공정 챔버 내 유입되는 공정 소스들을 조절해서 매끄러운 표면을 갖는 타이타늄 나이트라이드 막의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들을 제공한다. 이를 통해서, 상기 형성방법들은 반도체 개별 소자들의 소재들로 매끄러운 표면을 갖는 타이타늄 나이트라이드 막을 사용해서 반도체 장치의 누설 전류를 최소화시킬 수 있다.
Claims (32)
- 증착 장비의 공정 챔버 내 반도체 기판의 상부에 위치하는 타이타늄 나이트라이드 막의 형성방법에 있어서,상기 공정 챔버에 금속 소스 및 질소 소스를 유입시키되, 상기 질소 소스 및 상기 금속 소스는 각각이 암모니아(NH3) 및 타이타늄 클로라이드(TiCl4) 를 사용해서 형성되고,상기 금속 소스 및 상기 질소 소스를 반응시켜서 상기 반도체 기판 상에 타이타늄 나이트라이드 막을 형성하는 것을 포함하되,상기 공정 챔버의 분위기는 온도 200 ~ 450 ℃ 에서 압력 0.1 ~ 5 mTorr 를 유지하도록 형성하고, 상기 질소 소스는 상기 공정 챔버 내에서 분압 0.05 Torr 를 갖도록 형성하고, 상기 금속 소스 대 상기 질소 소스의 비는 상기 공정 챔버 내에서 1 이상이 되도록 형성하는 것이 특징인 타이타늄 나이트라이드 막의 형성방법.
- 제 1 항에 있어서,상기 공정 챔버에 상기 금속 소스 및 상기 질소 소스와 함께 분위기 가스를 동시에 유입시키는 것을 더 포함하되,상기 분위기 가스는 상기 금속 소스 및 상기 질소 소스가 상기 공정 챔버 내 원활하게 흐르도록 해주는 것이 특징인 타이타늄 나이트라이드 막의 형성방법.
- 제 2 항에 있어서,상기 분위기 가스는 아르곤(Ar)을 사용해서 형성하는 것이 특징인 타이타늄 나이트라이드 막의 형성방법.
- 제 3 항에 있어서,상기 금속 소스 및 상기 질소 소스를 반응시킨 후,상기 공정 챔버에 퍼지 가스를 유입시키는 것을 더 포함하되,상기 퍼지 가스는 상기 반도체 기판 상에 반응하고 남은 상기 금속 소스 및 상기 질소 소스를 상기 공정 챔버로부터 외부로 배기시키는 것이 특징인 타이타늄 나이트라이드 막의 형성방법.
- 제 4 항에 있어서,상기 퍼지 가스는 질소(N2)를 사용해서 형성하는 것이 특징인 타이타늄 나이트라이드 막의 형성방법.
- 제 5 항에 있어서,상기 퍼지 가스를 유입시킨 후,상기 반도체 기판에 포스트 처리(Post Treatment)를 수행하는 것을 더 포함하되,상기 포스트 처리는 상기 타이타늄 나이트라이드 막에 생성된 염소(Cl)를 제거하는 것이 특징인 타이타늄 나이트라이드 막의 형성방법.
- 제 6 항에 있어서,상기 포스트 처리는 질소(N2), 수소(H2), 포스핀(PH3) 또는 디보레인(B2H3)를 사용해서 형성된 플라즈마(Plasma)를 가지고 수행하는 것이 특징인 타이타늄 나이트라이드 막의 형성방법.
- 반도체 기판 상에 층간절연막을 형성하고,상기 층간절연막을 갖는 반도체 기판을 증착 장비의 공정 챔버 내 안착시키고,상기 증착 장비의 상기 공정 챔버에 금속 소스 및 질소 소스를 유입시키되, 상기 질소 소스 및 상기 금속 소스는 각각이 암모니아(NH3) 및 타이타늄 클로라이드(TiCl4) 를 사용해서 형성되고,상기 질소 소스 및 상기 금속 소스를 반응시켜서 상기 반도체 기판의 상부에 타이타늄 나이트라이드 막을 형성하는 것을 포함하되,상기 공정 챔버의 분위기는 온도 200 ~ 450 ℃ 에서 압력 0.1 ~ 5 mTorr 를 유지하도록 형성하고, 상기 질소 소스는 상기 공정 챔버 내에서 분압 0.05 Torr 를 갖도록 형성하고, 상기 금속 소스 대 상기 질소 소스의 비는 상기 공정 챔버 내에서 1 이상이 되도록 형성하는 것이 특징인 반도체 장치의 형성방법.
- 제 8 항에 있어서,상기 공정 챔버에 상기 금속 소스 및 상기 질소 소스와 함께 분위기 가스를 동시에 유입시키는 것을 더 포함하되,상기 분위기 가스는 상기 금속 소스 및 상기 질소 소스가 상기 공정 챔버 내 원활하게 흐르도록 해주는 것이 특징인 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 분위기 가스는 아르곤(Ar)을 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
- 제 10 항에 있어서,상기 타이타늄 나이트라이드 막을 형성한 후,상기 공정 챔버에 퍼지 가스를 유입시키는 것을 더 포함하되,상기 퍼지 가스는 상기 반도체 기판 상에 반응하고 남은 상기 금속 소스 및 상기 질소 소스를 상기 공정 챔버로부터 외부로 배기시키는 것이 특징인 반도체 장치의 형성방법.
- 제 11 항에 있어서,상기 퍼지 가스는 질소(N2)를 사용해서 형성하는 것이 특징인 반도체 장치의 형성방법.
- 제 12 항에 있어서,상기 퍼지 가스를 유입시킨 후,상기 반도체 기판에 포스트 처리를 수행하는 것을 더 포함하되,상기 포스트 처리는 상기 타이타늄 나이트라이드 막에 생성된 염소(Cl)를 제거하는 것이 특징인 반도체 장치의 형성방법.
- 제 13 항에 있어서,상기 포스트 처리는 질소(N2), 수소(H2), 포스핀(PH3) 또는 디보레인(B2H3)를 사용해서 형성된 플라즈마(Plasma)를 가지고 수행하는 것이 특징인 반도체 장치의 형성방법.
- 제 14 항에 있어서,상기 층간절연막을 형성한 후,상기 층간절연막에 배치되어서 상기 반도체 기판을 노출시키는 콘택 홀을 형성하고,상기 콘택 홀을 채우는 하부 전극 노드를 형성하는 것을 더 포함하되,상기 타이타늄 나이트라이드 막은 상기 층간절연막 및 상기 하부 전극 노드를 덮어서 커패시터의 하부 전극으로 사용하는 것이 특징인 반도체 장치의 형성방법.
- 제 14 항에 있어서,상기 층간절연막을 형성한 후,상기 층간절연막에 배치되어서 상기 반도체 기판을 노출시키는 콘택 홀을 형성하는 것을 더 포함하되,상기 타이타늄 나이트라이드 막은 상기 콘택 홀을 컨포멀하게 덮고 동시에 상기 층간절연막 상에 위치하도록 메탈 공정의 확산 방지막으로 사용하는 것이 특징인 반도체 장치의 형성방법.
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