KR20060013122A - 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법 - Google Patents

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Abstract

동일한 지지층 위에 형성되는 벌크 실리콘 및 SOI 기판을 이용하여 제작할 수 있는 반도체 소자 및 그 제조방법에 대해 개시되어 있다. 그 소자 및 제조방법은 게이트 절연막 상부면 및 활성층 패턴 및 희생층 패턴의 양측면을 덮는 게이트 전극 패턴 및 활성층 그루브를 지지층으로 희생층 패턴을 제거하여 형성된 빈 공간에 충전절연막을 채움으로서 SOI 소자를 만들 수 있고 벌크 실리콘 소자는 희생층을 패턴하여 제거해 주면 별도로 추가되는 공정이 없이 만들 수 있다.
SOI, 희생층, SiGe, 활성층, 절연막, ONO막

Description

절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그 제조방법{Semiconductor device having the channel area restricted by insulating film and method of fabrication using the same}
도 1 내지 도 4는 종래의 SOI 기판을 제조하는 방법을 나타낸 단면도들이다.
도 5 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 소자를 제조하는 방법을 나타내는 사시도 및 단면도들이다.
도 13 내지 도 16은 본 발명의 제2 실시예에 의한 반도체 소자를 제조하는 방법을 나타내는 사시도 및 단면도들이다.
도 17 내지 도 23은 본 발명의 제3 실시예에 의한 반도체 소자를 제조하는 방법을 나타내는 공정단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100, 300; 반도체 기판 110', 310'; 희생층 패턴
112', 312'; 활성층 패턴 122, 322; 리세스된 소자분리막
130, 330; 게이트 절연막 138, 338; 게이트 전극 패턴
146, 346; 충전절연막 200'; 제1 하드마스크 패턴
324; 지지용 소자분리막
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 절연층에 의해 제한된 채널영역을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고도로 고집적화되면서 소자간의 거리는 점차로 좁아지고 있다. 이에 따라, 소자를 전기적으로 분리하기 위한 거리도 극도로 작아져 기존의 소자분리방법인 LOCOS(Local Oxidation of silicon) 방법이나 트렌치 소자분리법(Trench Isolation) 등으로는 소자간의 상호 간섭현상을 방지하기 어려워졌다. 즉, 인접한 소자 사이에 상호 작동되는 래치업(latch-up) 현상이 심각해져 이를 방지하기 위해 소자분리용 절연막 하부에 펀치쓰루(punch-through)를 방지하기 위한 이온주입을 적용하고 있는데, 소자간 거리가 좁아지면서 이러한 이온주입법도 근본적인 대책이 될 수는 없다. 따라서, 소자간을 더욱 완벽하게 분리할 수 있는 SOI(Silicon- On-Insulator) 기판이 도입되었다.
SOI 기판은 실리콘 기판(silicon wafer), 실리콘 기판 상에 형성된 절연막 및 실리콘층으로 이루어진다. 이러한 SOI 구조에서 실제로 소자가 형성되는 활성층(active layer)은 최상층의 실리콘층이다.
도 1 내지 도 4는 종래 기술에 따른 SOI 기판을 제조하는 방법을 나타낸 단면도들이다.
도 1 및 도 2를 참조하면, 기본 웨이퍼(base wafer)(A)와 접합 웨이퍼(bonding wafer)(B)를 준비한다. 기본 웨이퍼(A)는 실리콘 기판(10) 및 실리콘 기 판(10) 상에 형성된 산화막(11)으로 이루어진다. 접합 웨이퍼(B)는 실리콘 기판(20), 실리콘 기판(20) 상에 적층된 분리층(21) 및 실리콘층(22)으로 이루어진다. 분리층(21)은 다양한 물질로 이루어질 수 있다. 예를 들어, 분리층(21)은 다공성질의 실리콘층 또는 이온주입된 실리콘층으로 이루어질 수 있다.
도 3을 참조하면, 기본 웨이퍼(A)의 산화막(11)과 접합 웨이퍼(B)의 실리콘층(22)을 접촉시킨 상태에서 열처리를 실시하여 기본 웨이퍼(A)와 접합 웨이퍼(B)를 접합시킨다.
도 4를 참조하면, 분리층(21)을 제거함으로써 접합 웨이퍼(B)의 실리콘 기판(20)을 기본 웨이퍼(A)로부터 분리시킨다. 이후, 실리콘층(22)의 표면을 평탄화한다.
전술한 과정에 따라, 실리콘 기판(10), 산화막(11) 및 실리콘층(22)으로 이루어지는 SOI 기판이 마련된다. 실리콘층(22)은 모스 트랜지스터들과 같은 능동소자들이 형성되는 활성층의 역할을 한다. 따라서, 실리콘층(22)의 두께는 모스트랜지스터들의 성능에 영향을 미친다. 예를 들면, 모스트랜지스터들의 단채널 효과를 개선하기 위해서는 실리콘층(22)의 두께를 감소시켜야 한다.
한편, 반도체 소자는 용도에 따라 벌크 실리콘을 이용한 소자 및 SOI 기판을 이용한 소자를 동일한 기판에 제작할 필요가 있다. 즉, 열방출과 큰 전류를 요구되는 주변(peri)영역은 벌크 실리콘 상에 소자를 형성하고, 누설전류가 작고 소자간의 간섭이 적으며 열방출이 크게 문제가 되지 않는 셀 영역은 SOI 공정을 이용한다. 예를 들어, 고전계가 가해지는 정전기방지소자는 벌크 실리콘을 이용하여 주변 영역에 형성하고 데이터를 저장하는 메모리 소자는 SOI 공정을 이용하여 제작한다.
그런데, 종래의 SOI 공정을 이용하면 웨이퍼의 접합, 분리 및 연마 등의 공정을 별도로 수행하여야 한다. 즉, 도 1 내지 도 4를 참조하여 설명한 일련의 공정을 거쳐서 SOI 기판을 형성한 다음, 벌크 실리콘 영역은 SOI 기판을 제거하여 사용한다. 종래의 방법은 여러 번의 공정이 추가되게 되어 제조비용이 상승하고 양산에 적용하기에 적합하지 않다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 벌크 실리콘 및 SOI 기판을 동일한 기판 상에 동시에 형성할 수 있는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 벌크 실리콘 및 SOI 기판을 동일한 기판 상에 동시에 형성할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해서 본 발명에서는 희생층을 사용하여 SOI 소자와 그 제조방법을 제시한다. 벌크 실리콘 소자는 희생층 패턴을 제거하면 동일한 기판 상에 SOI 소자와 벌크 실리콘 소자가 형성된다. 희생층을 이용한 SOI 반도체 소자의 한 예는 반도체 기판 상에 돌출되고, 충전절연막 상에 적층된 활성층 패턴을 포함하는 핀 형태의 활성영역 및 상기 활성층 패턴/충전절연막의 적어도 양측면을 덮는 게이트 전극을 포함한다.
상기 활성층 패턴은 직사각형 형태의 단면을 갖거나 상부면의 에지가 라운딩 되거나 원통형태일 수 있다.
상기 충전절연막은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막일 수 있다. 상기 충전절연막의 양측면 바깥쪽의 하부에 리세스되어 형성된 소자분리막 상에 게이트 전극을 더 형성될 수 있다.
상기 활성층 패턴과 상기 충전절연막의 측벽 및 상기 리세스된 소자분리막 상에 형성된 질화막 스페이서를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자의 다른 예는 반도체 기판 상의 충전 절연막 상에 적층된 활성층 패턴 및 상기 활성층 패턴/충전절연막의 양측면을 덮는 지지용 소자분리막을 포함한다.
상기 충전절연막은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막일 수 있다. 상기 충전절연막의 양측면 바깥쪽의 하부에 리세스되어 형성된 소자분리막 상에 형성될 수 있다.
상기 활성층 패턴과 상기 충전절연막의 측벽 및 상기 리세스된 소자분리막 상에 형성된 질화막 스페이서를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법의 한 예는 먼저 반도체 기판 상에 돌출되고, 희생층 패턴 및 활성층 패턴을 포함하는 활성영역을 형성한다. 그후, 상기 희생층 패턴을 노출시키는 리세스된 소자분리막을 형성한다. 상기 활성층 패턴의 상부면과 양측면을 덮는 게이트 절연막을 형성한다. 상기 게이트 절연막 상부면 및 상기 활성층 패턴 및 상기 희생층 패턴의 양측면의 게이트 절연막을 덮는 게이트 전극 패턴을 형성한다. 상기 희생층 패턴을 제거하여 빈 공간을 형성한다. 상기 빈 공간에 충전절연막을 채운다.
상기 희생층은 상기 활성층과 유사한 격자상수를 가지면서 상기 활성층에 대해 식각선택비를 갖는 물질막인 것이 바람직하다.
이때, 상기 희생층은 에피택시얼 SiGe일 수 있다.
상기 활성층을 성장시키기 위한 실리콘 소스 가스는 SiH4, SiH2Cl2, SiCl 4 또는 Si2H6일 수 있다.
상기 희생층 패턴 및 상기 활성층 패턴을 형성하는 단계는 상기 반도체 기판 상에 희생층, 활성층, 패드 산화막 및 마스크용 질화막을 순차적으로 형성한다. 이어서, 상기 마스크용 질화막 상에 활성영역을 정의하는 제1 포토레지스트 패턴을 형성한다. 다음에, 상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 마스크용 질화막, 패드 산화막, 활성층, 희생층을 제거한다.
상기 리세스된 소자분리막을 형성하는 단계는 상기 마스크용 질화막 패턴 및 패드 산화막 패턴을 평탄화 공정으로 제거하여 상기 활성층 패턴을 노출시킨다. 이어서, 상기 노출된 활성층 패턴 상에 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 희생층의 측면이 노출되도록 상기 소자분리막을 리세스한다.
상기 게이트 절연막은 산화막, ONO막 또는 비휘발성 메모리의 최상층 게이트와 채널사이의 구조 중에 선택된 어느 하나일 수 있다.
상기 게이트 전극 패턴은 상기 게이트 절연막 및 상기 활성층 패턴이 무너지 는 것을 방지하는 지지층의 역할을 할 수 있다.
상기 희생층 패턴은 습식식각 또는 건식식각에 의해 제거할 수 있다.
상기 희생층 패턴은 H2O2, HF 및 CH3COOH의 혼합액, 과초산을 포함하는 식각액 및 등방성 건식식각을 이용하여 제거할 수 있다.
상기 충전절연막은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막일 수 있다.
상기 충전절연막을 채우는 단계 이후에 상기 게이트 전극 패턴을 마스크로 하여 제1 소오스/드레인 불순물 이온을 상기 활성층에 주입 또는 확산하여 저농도 또는 확장 불순물층을 형성하는 단계, 상기 게이트 전극 패턴의 양측벽에 제1 스페이서를 형성하는 단계 및 상기 게이트 전극 패턴 및 상기 제1 스페이서를 마스크로 하여 제2 소오스/드레인 불순물 이온을 상기 활성층에 주입 또는 확산하여 고농도 불순물층을 형성하는 단계를 더 포함할 수 있다.
상기 희생층 패턴을 형성하기 전에 상기 반도체 기판의 벌크 실리콘 소자 영역이 형성될 영역에 상기 희생층 패턴을 제거하여 상기 반도체 기판을 노출시킬 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법의 다른 예는 먼저 반도체 기판 상에 돌출되고 희생층 패턴 및 활성층 패턴을 포함하는 활성영역을 형성한다. 그후, 상기 희생층 패턴을 노출시키는 리세스된 소자분리막을 형성한다. 상기 활성층 패턴 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 하드마스크 패턴을 형성한다. 상기 게이트 절연막 상의 상기 제1 하드마스크 패턴의 상부면 및 상기 활성층 패턴 및 상기 희생층 패턴의 양측면을 덮는 게이트 전극 패턴을 형성한다. 상기 희생층 패턴을 제거하여 빈 공간을 형성한다. 상기 빈 공간에 충전절연막을 채운다.
상기 희생층은 상기 활성층과 유사한 격자상수를 가지면서 상기 활성층에 대해 식각선택비를 갖는 물질막일 수 있다. 상기 희생층은 에피택시얼 SiGe일 수 있다.
상기 게이트 절연막은 산화막, ONO막 또는 비휘발성 메모리의 최상층 게이트와 채널 사이의 구조 중에 선택된 어느 하나일 수 있다.
상기 제1 하드마스크 패턴은 실리콘 질화막일 수 있다.
상기 제1 하드마스크 패턴, 상기 활성층 패턴 및 상기 희생층 패턴의 측벽 프로파일을 일치하는 것이 바람직하다.
상기 게이트 전극 패턴은 상기 게이트 절연막 및 상기 활성층 패턴이 무너지는 것을 방지하는 지지층의 역할을 할 수 있다.
상기 희생층 패턴은 상기 반도체 기판 및 상기 활성층 패턴에 대한 식각선택비가 300 이상인 것이 바람직하며, H2O2, HF 및 CH3COOH의 혼합액, 과초산을 포함하는 식각액 및 등방성 건식식각을 이용하여 제거할 수 있다.
상기 충전절연막은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막일 수 있다.
상기 희생층 패턴을 형성하기 전에 상기 반도체 기판의 벌크 실리콘 소자 영역이 형성될 영역에 상기 희생층 패턴을 제거하여 상기 반도체 기판을 노출시킬 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법의 또 다른 예는 반도체 기판 상에 희생층 패턴 및 활성층 패턴을 포함하는 활성영역을 형성한다. 그후, 상기 활성층 패턴과 실질적으로 평행한 상면을 가지는 소자분리막을 형성한다. 상기 활성층 패턴 및 상기 소자분리막 상에 게이트 절연막 패턴을 개재하여 게이트 전극 패턴을 형성한다. 상기 게이트 전극 패턴 및 상기 활성층 패턴을 식각마스크로 하여 상기 소자분리막을 식각하여 상기 희생층 패턴을 측면을 노출시켜 리세스된 소자분리막을 형성하고, 상기 게이트 전극 패턴의 하부에는 상기 희생층 패턴과 상기 활성층 패턴의 측면을 덮는 지지용 소자분리막을 형성한다. 상기 희생층 패턴을 제거하여 빈 공간을 형성한다. 상기 빈 공간에 충전절연막을 채운다.
상기 희생층은 상기 활성층과 유사한 격자상수를 가지면서 상기 활성층에 대해 식각선택비를 갖는 물질막일 수 있다. 상기 희생층은 에피택시얼 SiGe일 수 있다.
상기 지지용 소자분리막은 상기 게이트 절연막 패턴 및 상기 활성층 패턴이 무너지는 것을 방지하는 지지층의 역할을 할 수 있다.
상기 게이트 절연막은 산화막, ONO막 및 비휘발성 메모리의 최상층 게이트와 채널 사이의 구조 중에 선택된 어느 하나일 수 있다.
상기 충전절연막은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막일 수 있다.
상기 희생층 패턴을 형성하기 전에 상기 반도체 기판의 벌크 실리콘 소자 영역이 형성될 영역에 상기 희생층 패턴을 제거하여 상기 반도체 기판을 노출시킬 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 5 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 소자를 제조하는 방법을 나타내는 사시도 및 단면도들이다. 본 발명의 제1 실시예에서는 핀(fin) 형태의 활성영역을 갖는 삼중 게이트(triple gate) 반도체 소자를 중심으로 설명하기로 한다.
도 5a는 반도체 기판 상에 희생층 및 활성층이 형성된 사시도이고, 도 5b 및 도 5c는 도 5a를 5b선 및 5c선을 따라 각각 절단한 단면도들이다.
도 5a 내지 도 5c를 참조하면, Si 기판과 같은 반도체 기판(100) 상에 희생층(110) 및 활성층(112)을 차례로 형성한다. 희생층(110) 및 활성층(112)은 두께를 용이하게 조절할 수 있는 에피택시얼(epitaxial) 성장법을 사용하여 형성하는 것이 바람직하다. 이때, 활성층(112)은 채널영역의 길이를 충분하게 확보할 수 있을 정 도의 두께가 바람직하다. 이 경우에, 희생층(110)은 활성층(112)과 유사한 격자상수를 가지면서 활성층(112)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 활성층(112)이 에피택시얼 Si층인 경우에, 희생층(110)은 에피택시얼 SiGe층일 수 있다. 필요한 경우, 수소 어닐링을 이용하여 희생층(110)을 평탄화할 수 있다.
희생층(110)은 분자 빔 에피택시(Molecular Beam Epitaxy)법을 사용하여 형성할 수 있다. 희생층(110)을 성장시키기 위한 실리콘 소스 가스는 SiH4, SiH2Cl 2, SiCl4 또는 Si2H6 가스를 사용하며, 게르마늄 소스 가스는 GeH4 가스를 사용할 수 있다. 활성층(112)도 분자빔 에피택시 방법을 사용하여 형성할 수 있다. 활성층(112)을 성장시키기 위하여 사용하는 실리콘 소스 가스로는 SiH4, SiH2Cl2, SiCl 4 또는 Si2H6 가스를 사용할 수 있다.
이어서, 활성층(112) 상에 패드 산화막(114) 및 마스크용 질화막(116)을 순차적으로 적층한다. 패드 산화막(114)은 기판(100)과 질화막(116) 사이의 응력(stress)을 감소시키기 위해 형성하는 것으로, 20 내지 200Å 두께로 바람직하기로는 약 100Å 정도 두께로 증착한다. 질화막(116)은 STI 영역 형성을 위한 식각시 하드 마스크로 쓰이는 것으로, 실리콘 질화물을 500 내지 2000Å 두께로 바람직하기로는 800 내지 850Å 두께로 증착한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
한편, 희생층을 형성한 후 벌크 실리콘 소자가 형성될 영역은 희생층을 제거하면 벌크 실리콘 소자 영역이 된다. 이어서, 벌크 실리콘 소자 영역을 포토레지스트 패턴으로 보호하고 후속공정을 진행하여 SOI 소자를 형성한다. 따라서, 동일한 반도체 기판(100)에 벌크 실리콘을 이용한 소자와 SOI 기판을 이용한 소자를 제작할 수 있다.
도 6a는 소자분리영역이 형성된 사시도이고, 도 6b 및 도 6c는 도 6a를 6b선 및 6c선을 따라 각각 절단한 단면도들이다.
도 6a 내지 도 6c를 참조하면, 먼저 마스크용 질화막(116) 상에 활성영역(X)을 정의하는 제1 포토레지스트 패턴(미도시)을 형성한다. 그후, 제1 포토레지스트 패턴을 식각마스크로 식각하여 마스크용 질화막 패턴(116'), 패드 산화막 패턴(114'), 활성층 패턴(112') 및 희생층 패턴(110')으로 이루어지는 적층패턴(S)을 형성한다. 적층패턴(S)이 형성됨에 따라 활성영역(X)을 둘러싸는 소자분리영역(Ib, Ic)의 반도체 기판(100)이 노출된다. 제1 포토레지스트 패턴을 제거한 다음, 적층패턴(S)을 식각마스크로 사용하여 노출된 기판(100)을 이방성 건식식각하여 활성영역(X)을 한정하는 소자 분리영역(Ib, Ic)을 형성한다. 제1 포토레지스트 패턴은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에슁(ashing)한 다음 유기 스트립으로 제거할 수 있다. 이때, 소자분리영역(Ib, Ic)의 깊이는 소자분리에 충분한 정도로 형성한다. 나아가, 활성층 패턴(112')은 직사각형 형태의 단면을 갖거나 상부면의 에지가 라운딩되거나 원통형태일 수도 있다.
도 7a는 소자분리막이 형성된 사시도이고, 도 7b 및 도 7c는 도 7a를 7b선 및 7c선을 따라 각각 절단한 단면도들이다.
도 7a 내지 도 7c를 참조하면, 소자분리영역(Ib, Ic)의 반도체 기판(100) 상에 소자분리막(120), 예를 들어 산화막을 매립한다. 이에 따라, 적층막 패턴(S)의 측면은 산화막(120)으로 둘러싸인다. 소자분리막(120)은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 소자분리 영역(Ib, Ic) 매립에 가장 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판(100)이 로딩된 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판(100)의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착되기 때문에 소자분리막(120)으로 HDP 산화막을 형성하면 막질이 치밀하고 갭필 특성이 우수하다.
도 8a는 패드 산화막 패턴과 마스크용 질화막 패턴이 제거되고 소자분리막이 리세스된 사시도이고, 도 8b 및 도 8c는 도 8a를 8b선 및 8c선을 따라 각각 절단한 단면도들이다.
도 8a 내지 도 8c를 참조하면, 평탄화 공정, 예를 들어 CMP 공정을 이용하여 마스크용 질화막 패턴(116') 및 패드 산화막 패턴(114')을 제거한다. 이에 따라, 반도체 기판(100)의 활성영역(X)에는 활성층 패턴(112')과 희생층 패턴(110')이 남는다. 이어서, 활성영역(X)을 덮는 제2 포토레지스트 패턴(미도시)을 형성한다. 그후, 제2 포토레지스트 패턴을 식각마스크로 하여 소자분리막(120)을 이방성 건식식각하여 활성층패턴(112') 및 희생층 패턴(110')의 측면을 노출시켜 리세스된 소자분리막(122)을 형성된다. 그리고 나서, 제2 포토레지스트 패턴을 제거한다.
도 9a는 게이트 절연막이 증착되고 게이트 패턴이 형성된 사시도이고, 도 9b 및 도 9c는 도 9a를 9b선 및 9c선을 따라 각각 절단한 단면도들이다.
도 9a 내지 도 9c를 참조하면, 희생층 패턴(110') 및 활성층 패턴(112')의 양측면과 상부면을 덮은 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 열산화막 및 고유전율을 갖는 절연막, 예를 들어 산화막, ONO막 및 비휘발성 메모리의 최상층 게이트와 채널 사이의 구조 중에 선택된 어느 하나일 수 있다. 즉, 본 발명의 제1 실시예는 핀 형태의 비휘발성 메모리 소자에도 적용될 수 있다.
이어서, 게이트 절연막(130)을 갖는 기판(100)의 전면에 게이트 도전막 패턴(132), 금속 실리사이드막 패턴(134) 및 캐핑막 패턴(136)이 순차적으로 적층된 게이트 전극 패턴(138)을 형성한다. 게이트 전극 패턴(138)은 소정의 폭을 가지면서 활성영역(X)의 중심부에 형성되는 것이 바람직하다. 게이트 전극 패턴(138)은 리세 스된 소자분리막(122)의 상부면 및 활성층 패턴(112')과 희생층 패턴(110')의 양측면을 덮는다. 게이트 도전막 패턴(132)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속 함유 물질 중에 선택된 단일층 또는 복합층으로 형성할 수 있다. 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다. 희생층 패턴(110')을 제거하는 공정의 특성에 따라, 게이트 전극 패턴(138)은 예를 들어 더미(dummy) 게이트 패턴일 수도 있다. 더미 게이트를 이용하는 경우에는 후속공정에서 게이트 물질로 치환해 주어야 한다.
도 10a는 희생층 패턴이 제거된 사시도이고, 도 10b 및 도 10c는 도 10a를 10b선 및 10c선을 따라 각각 절단한 단면도들이다.
도 10a 내지 도 10c를 참조하면, 게이트 전극 패턴(138) 부위를 제외한 게이트 절연막(130)을 제거하여 희생층 패턴(110')과 활성층 패턴(112')의 측벽을 노출시킨다. 이때, 게이트 절연막(130)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거한다. 이에 따라, 게이트 전극 패턴(138)의 내측벽에는 게이트 절연막 패턴(130')이 제거되지 않고 남는다.
그후, 희생층 패턴(110')을 제거하여 반도체 기판(100)과 활성층 패턴(112') 사이에 빈 공간(void space, A)을 마련한다. 이때 게이트 전극 패턴(138)은 게이트 절연막(130) 및 활성층 패턴(112')이 무너지는 것을 방지하는 지지층으로 작용한 다.
희생층 패턴(110')은 습식식각 또는 건식식각을 통하여 제거할 수 있다. 반도체 기판(100) 및 활성층 패턴(112')에 대한 희생층 패턴(110')의 식각선택비가 300 이상 되는 조건으로 식각을 실시하는 것이 바람직하다. 예를 들어, 반도체 기판(100), 활성층 패턴(112') 및 희생층 패턴(110')이 각각 실리콘, 에피택시얼 Si층 및 에피택시얼 SiGe층으로 이루어질 경우, H2O2, HF 및 CH3COOH의 혼합액, 과초산을 포함하는 식각액 및 등방성 건식식각을 이용하여 희생층 패턴(110')을 제거할 수도 있다.
도 11a는 빈 공간(A)을 충전절연막으로 채운 사시도이고, 도 11b 및 도 11c는 도 11a를 11b선 및 11c선을 따라 각각 절단한 단면도들이다.
도 11a 내지 도 11c를 참조하면, 빈 공간(A)에 충전절연막(146)을 채운다. 충전절연막(146)은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막일 수 있다.
예를 들어, ONO막(146)은 제1 산화막(140) 및 제2 산화막(144)을 열산화법에 의해 형성하고, 질화막은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의해 형성할 수 있다. 이에 따라, 반도체 기판(100), 충전절연막인 ONO막(146) 및 활성층 패턴(112')로 이루어진 SOI 기판이 완성된다.
제2 산화막(144)의 형성에 따라, 활성층 패턴(112')의 하부면 및 반도체 기 판(100)의 일부가 소모되어 활성층 패턴(112') 및 반도체 기판(100)의 두께가 감소할 수도 있다. 한편, 얻고자 하는 두께 이상으로 활성층 패턴(112')이 형성된 경우 열산화층 형성 공정 및 제거 공정을 반복하여 실시하여 활성층 패턴(112')의 두께를 감소시킬 수 있다. 제2 산화막(144)을 형성하면, 게이트 절연막 패턴(130')의 양측단이 중심부에 비해 두꺼워져 전기적인 신뢰도를 향상시키는 효과가 발생한다.
도 12a는 불순물 영역을 형성하여 완성된 메모리 소자에 대한 사시도이고, 도 12b 및 도 12c는 도 12a를 12b선 및 12c선을 따라 각각 절단한 단면도들이다.
도 12a 내지 도 12c를 참조하면, 게이트 전극 패턴(138)을 마스크로 사용하여 제1 소오스/드레인 불순물 이온들을 주입 또는 확산하여 게이트 전극 패턴(138) 양측의 활성층 패턴(112') 내에 저농도(LDD) 또는 확장(SDE) 불순물층(160a)을 형성한다.
이어서, 게이트 전극 패턴(138) 양측벽에 제1 스페이서(150)를 형성하고, 게이트 전극 패턴(138) 및 제1 스페이서(150)를 마스크로 사용하여 제2 소오스/드레인 불순물 이온들을 활성층 패턴(112')에 주입 또는 확산하여 고농도 불순물층(160b)을 형성한다. 제2 소오스/드레인 불순물들은 제1 소오스/드레인 불순물들과 동일한 도전형 타입이다. 저농도 및 고농도 불순물층들(160a, 160b)은 소오스/드레인 영역(160)에 해당한다. 고농도 불순물층(160b)을 형성하는 단계가 생략되어, 소오스/드레인 영역(364)은 저농도 불순물층(160a)으로만 구성될 수도 있다. 이때, 활성층 패턴(112')과 ONO막(146)의 측벽 및 리세스된 소자분리막(122) 상에 형성된 제2 스페이서(152)는 후속 열처리 공정에서 소자분리막(122)이 손상되는 것을 방지 하는 라이너의 역할을 할 수 있다.
전술한 바와 같이 본 발명의 실시예에 의하면 희생층을 제거한 영역은 벌크 실리콘 소자가 형성된다. 또한, 희생층 패턴을 충전절연막으로 채우면 SOI 기판이 형성된다. 따라서, 동일한 반도체 기판(100)에 벌크 실리콘을 이용한 소자와 SOI 기판을 이용한 소자를 제작할 수 있다. 즉, 필요에 따라 소정의 영역에 SOI 공정을 사용하여 반도체 소자를 형성할 수 있다. 한편, 얻고자 하는 두께 이상으로 활성층이 형성된 경우 활성층의 두께를 감소시키기 위한 열산화층 형성 공정 및 제거 공정을 반복하여 실시할 수도 있다.
도 13 내지 도 16은 본 발명의 제2 실시예에 의한 반도체 소자를 제조하는 방법을 나타내는 사시도 및 단면도들이다. 본 발명의 제2 실시예에서는 핀(fin) 형태의 이중게이트(dual gate) 반도체 소자를 중심으로 설명하기로 한다. 소자분리막을 리세스하고 희생층 패턴 및 활성층 패턴을 형성하는 과정은 도 5 내지 도 8을 참조하여 설명한 제1 실시예의 내용과 동일하므로 자세한 설명은 생략하기로 한다.
도 13a는 게이트 절연막을 증착하고 하드마스크막이 형성된 사시도이고, 도 13b 및 도 13c는 도 13a를 13b선 및 13c선을 따라 각각 절단한 단면도들이다.
도 13a 내지 도 13c를 참조하면, 희생층 패턴(110') 및 활성층 패턴(112')의 양측면과 상부면을 덮은 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 열산화막 및 고유전율을 갖는 절연막, 예를 들어 산화막, ONO막 및 비휘발성 메모리의 최상층 게이트와 채널 사이의 구조 중에 선택된 어느 하나일 수 있다. 즉, 본 발명의 제2 실시예는 핀 형태의 비휘발성 메모리 소자에도 적용될 수 있다. 이어 서, 게이트 절연막(130) 상에 활성층 패턴(112')의 상부의 게이트 절연막(130)을 덮는 제1 하드마스크막(200)을 형성한다. 제1 하드마스크막(200)은 절연막, 예를 들어 질화막일 수 있다.
도 14a는 게이트 패턴이 형성되고 희생층 패턴이 제거된 사시도이고, 도 14b 및 도 14c는 도 14a를 14b선 및 14c선을 따라 각각 절단한 단면도들이다.
도 14a 내지 도 14c를 참조하면, 게이트 절연막(130) 상에 형성된 제1 하드마스크막(200)의 소정부위를 식각하여 제1 하드마스크 패턴(200')을 형성한다. 이때, 제1 하드마스크 패턴(200') 및 활성층 패턴(112')과 희생층 패턴(110')의 측벽 프로파일은 일치하는 것이 바람직하다.
이어서, 제1 하드마스크 패턴(200') 및 활성층 패턴(112')과 희생층 패턴(110')의 측면을 덮는 게이트 도전막 패턴(132), 금속 실리사이드막 패턴(134) 및 캐핑막 패턴(136)을 형성한다. 이때, 게이트 도전막 패턴(132), 금속 실리사이드막 패턴(134) 및 캐핑막 패턴(136)이 순차적으로 적층되어 게이트 전극 패턴(138)을 형성한다. 게이트 전극 패턴(138)은 소정의 폭을 가지면서 활성영역(X)의 중심부에 형성되는 것이 바람직하다. 게이트 도전막 패턴(132)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속 함유 물질 중에 선택된 단일층 또는 복합층으로 형성할 수 있다. 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다. 희생층 패턴(110')을 제거하는 공정의 특성에 따라, 게이트 전극 패턴(138)은 예를 들어 더미(dummy) 게이트 패턴 일 수도 있다. 더미 게이트 패턴를 이용하는 경우에는 후속공정에서 더미 게이트 패턴을 게이트 물질로 치환해 주어야 한다.
다음에, 게이트 전극 패턴(138) 부위를 제외한 게이트 절연막(130)을 제거하여 희생층 패턴(110')과 활성층 패턴(112')의 측벽을 노출시킨다. 이때, 게이트 절연막(130)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거한다. 이에 따라, 게이트 전극 패턴(138)의 내측벽에는 게이트 절연막 패턴(130')이 제거되지 않고 남는다.
그후, 희생층 패턴(110')을 도 10a에서와 같이 제거하여 반도체 기판(100)과 활성층 패턴(112') 사이에 빈 공간(void space, A)을 마련한다. 이때 게이트 전극 패턴(138)은 게이트 절연막 패턴(130') 및 활성층 패턴(112')이 무너지는 것을 방지하는 지지층으로 작용한다.
도 15a는 빈 공간(A)에 충전절연막을 채운 사시도이고, 도 15b 및 도 15c는 도 15a를 15b선 및 15c선을 따라 각각 절단한 단면도들이다.
도 15a 내지 도 15c를 참조하면, 빈 공간(A)에 충전절연막(146)을 채운다. 충전절연막(146)은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막일 수 있다.
ONO막(146)은 제1 산화막(140) 및 제2 산화막(144)을 열산화법에 의해 형성하고, 질화막은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의해 형성할 수 있다. 이에 따라, 반도체 기판(100), 절연막인 ONO막(146) 및 활성층 패턴(112')로 이루어진 SOI 기판이 완성된다.
제2 산화막(144)의 형성에 따라, 활성층 패턴(112')의 하부면 및 반도체 기판(100)의 일부가 소모되어 활성층 패턴(112') 및 반도체 기판(100)의 두께가 감소될 수도 있다. 한편, 얻고자 하는 두께 이상으로 활성층 패턴(112')이 형성된 경우 활성층 패턴(112')의 두께를 감소시키기 위한 열산화층 형성 공정 및 제거 공정을 반복하여 실시할 수도 있다.
도 16a는 불순물 영역을 형성하여 완성된 반도체 소자에 대한 사시도이고, 도 16b 및 도 16c는 도 16a를 16b선 및 16c선을 따라 각각 절단한 단면도들이다.
도 16a 내지 도 16c를 참조하면, 제1 하드마스크 패턴(200') 및 게이트 패턴(138)의 측벽에 질화물로 이루어진 제3 스페이서(154)를 형성하고, 활성층 패턴(112')과 ONO막(146)의 측벽과 리세스된 소자분리막(122) 상에 질화물의 제2 스페이서(152)를 형성한다. 이어서, 게이트 패턴(138)의 측벽 하단의 활성층 패턴(112') 내에 제3 스페이서(154)를 주입마스크로 불순물을 주입 또는 확산하여 소오스 영역 및 드레인(160a, 160b) 영역을 형성한다. 제2 스페이서(152)는 후속 열처리 공정에서 소자분리막(122)이 손상되는 것을 방지하는 라이너의 역할을 할 수 있다.
도 17 내지 도 23은 본 발명의 제3 실시예에 의한 반도체 메모리 소자를 제조하는 방법을 나타내는 사시도 및 단면도들이다. 본 발명의 제3 실시예에서는 평활한 활성영역을 갖는 반도체 메모리 소자를 중심으로 설명하기로 한다.
도 17을 참조하면, 도 17a는 반도체 기판 상에 희생층 및 활성층이 형성된 사시도이고, 도 17b 및 도 17c는 도 17a를 17b선 및 17c선을 따라 각각 절단한 단면도들이다.
도 17a 내지 도 17c를 참조하면, Si 기판과 같은 반도체 기판(300) 상에 도 5에서와 동일한 물질인 희생층(310) 및 활성층(312)을 차례로 형성한다. 희생층(310) 및 활성층(312)은 두께를 용이하게 조절할 수 있는 에피택시얼(epitaxial) 성장법을 사용하여 형성하는 것이 바람직하다. 이때, 활성층(312)은 전술한 실시예 1과 실시예 2와는 달리 반도체 기판(300)으로 돌출되지 않고 평활한 면에 형성된 채널영역을 갖는다. 따라서, 활성층(312)의 두께는 전술한 실시예 1과 실시예 2에서와 달리 매우 얇아질 수 있다. 이어서, 활성층(312) 상에 패드 산화막(314) 및 마스크용 질화막(316)을 순차적으로 적층한다.
한편, 희생층을 형성한 후 벌크 실리콘 소자가 형성될 영역은 희생층을 제거하면 벌크 실리콘 소자 영역이 된다. 이어서, 벌크 실리콘 소자 영역을 포토레지스트 패턴으로 보호하고 후속공정을 진행하여 SOI 소자를 형성한다. 따라서, 동일한 반도체 기판(300)에 벌크 실리콘을 이용한 소자와 SOI 기판을 이용한 소자를 제작할 수 있다.
도 18a는 소자분리영역이 형성된 사시도이고, 도 18b 및 도 18c는 도 18a를 18b선 및 18c선을 따라 각각 절단한 단면도들이다.
도 18a 내지 도 18c를 참조하면, 도 6을 참조하여 설명한 마스크용 질화막 패턴(316'), 패드 산화막 패턴(314'), 활성층 패턴(312') 및 희생층 패턴(310')으 로 이루어지는 적층패턴(S)을 형성한다. 적층패턴(S)이 형성됨에 따라 활성영역(X)을 둘러싸는 소자분리영역(Ib, Ic)의 반도체 기판(300)이 노출된다. 이때, 소자분리영역(Ib, Ic)의 깊이는 소자분리에 충분한 정도로 형성한다.
도 19a는 소자분리막이 형성된 사시도이고, 도 19b 및 도 19c는 도 19a를 19b선 및 19c선을 따라 각각 절단한 단면도들이다.
도 19a 내지 도 19c를 참조하면, 마스크용 질화막 패턴(316') 및 패드 산화막 패턴(314')을 통상의 방법으로 제거한다. 도 7에서와 동일한 방법으로 소자분리영역(Ib, Ic)의 반도체 기판(300) 상에 소자분리막(320), 예를 들어 산화막을 매립한다. 이에 따라, 희생층 패턴(310') 및 활성층 패턴(312')의 측면은 산화막(320)으로 둘러싸인다. 이때, 활성층 패턴(312')과 소자분리막(320)은 실질적으로 평행한 상면을 갖는다. 경우에 따라, 마스크용 질화막 패턴(316') 및 패드 산화막 패턴(314')을 제거하지 않고 소자분리막을 형성한 다음, 평탄화공정을 이용하여 전술한 소자분리막(320)을 형성할 수 있다.
도 20a는 게이트 패턴이 형성되고, 지지용 소자분리막이 형성된 사시도이고, 도 20b 및 도 20c는 도 20a를 20b선 및 20c선을 따라 각각 절단한 단면도들이다.
도 20a 내지 도 20c를 참조하면, 소자분리막(320) 및 활성층 패턴(312') 상에 게이트 절연막(미도시)을 형성한다. 게이트 절연막은 열산화막 및 고유전율을 갖는 절연막, 예를 들어 산화막, ONO막 및 비휘발성 메모리의 최상층 게이트와 채널 사이의 구조 중에 선택된 어느 하나일 수 있다. 즉, 본 발명의 제3 실시예는 평활한 활성영역을 갖는 비휘발성 메모리 소자에도 적용될 수 있다. 이어서, 게이트 절연막을 갖는 기판(300)의 전면에 게이트 도전막 패턴(332), 금속 실리사이드막 패턴(334) 및 캐핑막 패턴(336)이 순차적으로 적층된 게이트 전극 패턴(338)을 형성한다. 희생층 패턴(310')을 제거하는 공정의 특성에 따라, 게이트 전극 패턴(138)은 예를 들어 더미(dummy) 게이트 패턴일 수도 있다. 더미 게이트 패턴을 이용하는 경우에는 후속공정에서 더미 게이트 패턴을 게이트 물질로 치환해 주어야 한다.
이어서, 게이트 전극 패턴(338), 활성층 패턴(312') 및 희생층 패턴(310')을 식각마스크로 소자분리막(320)을 식각하여 리세스된 소자분리막(322)과 게이트 전극 패턴(338)의 하부에 위치하는 지지용 소자분리막(324)을 형성한다. 이때, 리세스된 소자분리막(322)은 희생층 패턴(310')의 측벽이 노출되도록 형성한다. 게이트 전극 패턴(338)의 하부, 지지용 소자분리막(324) 및 활성층 패턴(312') 상에는 게이트 절연막 패턴(330)이 형성된다.
도 21a는 희생층 패턴이 제거된 사시도이고, 도 21b 및 도 21c는 도 21a를 21b선 및 21c선을 따라 각각 절단한 단면도들이다.
도 21a 내지 도 21c를 참조하면, 도 10에서와 같이 희생층 패턴(310')을 제거하여 반도체 기판(300)과 활성층 패턴(312') 사이에 빈 공간(void space, A)을 마련한다. 이때, 지지용 소자분리막(324)은 게이트 절연막 패턴(330) 및 활성층 패턴(312')이 무너지는 것을 방지하는 지지층으로 작용한다.
도 22a는 빈 공간(A)을 충전절연막으로 채운 사시도이고, 도 22b 및 도 22c는 도 22a를 22b선 및 22c선을 따라 각각 절단한 단면도들이다.
도 22a 내지 도 22c를 참조하면, 빈 공간(A)에 충전절연막(346)을 채운다. 충전절연막(346)은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막일 수 있다.
도 23a는 불순물 영역을 형성하여 완성된 메모리 소자에 대한 사시도이고, 도 23b 및 도 23c는 도 23a를 23b선 및 23c선을 따라 각각 절단한 단면도들이다.
도 23a 내지 도 23c를 참조하면, 게이트 전극 패턴(338)을 마스크로 사용하여 제1 소오스/드레인 불순물 이온들을 주입 또는 확산하여 게이트 전극 패턴(338) 양측의 활성층 패턴(312') 내에 저농도(LDD) 및 확장(SDE) 불순물층(360a)을 형성한다.
이어서, 게이트 전극 패턴(338) 양측벽에 제4 스페이서(350)를 형성하고, 게이트 전극 패턴(338) 및 제4 스페이서(350)를 마스크로 사용하여 제2 소오스/드레인 불순물 이온들을 활성층 패턴(312')에 주입 또는 확산하여 고농도 불순물층(360b)을 형성한다. 이때, 제5 스페이서(352)는 후속 열처리 공정에서 소자분리막(320)이 손상되는 것을 방지하는 라이너의 역할을 할 수 있다.
전술한 바와 같이 본 발명의 실시예에 의하면 희생층을 제거한 영역은 벌크 실리콘 소자가 형성된다. 또한, 희생층 패턴을 충전절연막으로 채우면 SOI 기판이 형성된다. 따라서, 동일한 반도체 기판(300)에 벌크 실리콘을 이용한 소자와 SOI 기판을 이용한 소자를 제작할 수 있다. 즉, 필요에 따라 소정의 영역에 SOI 공정을 사용하여 반도체 소자를 형성할 수 있다. 한편, 얻고자 하는 두께 이상으로 활성층이 형성된 경우 활성층의 두께를 감소시키기 위한 열산화층 형성 공정 및 제거 공 정을 반복하여 실시할 수도 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, 희생층을 제거한 영역은 벌크 실리콘 소자가 형성되고 희생층 패턴을 충전절연막으로 채우면 SOI 기판이 형성된다. 따라서, 동일한 반도체 기판에 벌크 실리콘을 이용한 소자와 SOI 기판을 이용한 소자를 제작할 수 있다.
또한 얻고자 하는 두께 이상으로 활성층이 형성된 경우 활성층의 두께를 감소시키기 위한 열산화층 형성 공정 및 제거 공정을 반복하여 실시할 수도 있다.

Claims (45)

  1. 반도체 기판 상에 돌출되고, 충전절연막 상에 적층된 활성층 패턴을 포함하는 핀 형태의 활성영역; 및
    상기 활성층 패턴/충전절연막의 적어도 양측면을 덮는 게이트 전극을 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 활성층 패턴은 직사각형 형태의 단면을 갖거나 상부면의 에지가 라운딩되거나 원통형태인 것을 특징으로 하는 절연막에 의해 제한된 채 널영역을 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 충전절연막은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 충전절연막의 양측면 바깥쪽의 하부에 리세스되어 형성된 소자분리막 상에 게이트 전극이 더 형성된 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  5. 제4항에 있어서,
    상기 활성층 패턴과 상기 충전절연막의 측벽 및 상기 리세스된 소자분리막 상에 형성된 질화막 스페이서를 더 구비하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  6. 반도체 기판 상에 돌출되고, 희생층 패턴 및 활성층 패턴을 포함하는 핀형태의 활성영역을 형성하는 단계;
    상기 희생층 패턴을 노출시키는 리세스된 소자분리막을 형성하는 단계;
    상기 활성층 패턴의 상면과 양측면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부면 및 상기 활성층 패턴 및 상기 희생층 패턴의 양 측면의 상기 게이트 절연막을 덮는 게이트 전극 패턴을 형성하는 단계;
    상기 희생층 패턴을 제거하여 빈 공간을 형성하는 단계; 및
    상기 빈 공간에 충전절연막을 채우는 단계를 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 희생층은 상기 활성층과 유사한 격자상수를 가지면서 상기 활성층에 대해 식각선택비를 갖는 물질막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  8. 제6항에 있어서, 상기 희생층은 에피택시얼 SiGe인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  9. 제6항에 있어서, 상기 활성층을 성장시키기 위한 실리콘 소스 가스는 SiH4, SiH2Cl2, SiCl4 또는 Si2H6인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  10. 제6항에 있어서, 상기 희생층 패턴 및 상기 활성층 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 희생층, 활성층, 패드 산화막 및 마스크용 질화막을 순차적으로 형성하는 단계;
    상기 마스크용 질화막 상에 활성영역을 정의하는 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 마스크용 질화막, 패드 산화막, 활성층, 희생층을 제거하는 단계를 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 리세스된 소자분리막을 형성하는 단계는,
    상기 마스크용 질화막 패턴 및 패드 산화막 패턴을 평탄화 공정으로 제거하여 상기 활성층 패턴을 노출시키는 단계;
    상기 노출된 활성층 패턴 상에 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 희생층의 측면이 노출되도록 상기 소자분리막을 리세스하는 단계를 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  12. 제6항에 있어서, 상기 게이트 절연막은 산화막, ONO막 또는 비휘발성 메모리의 최상층 게이트와 채널 사이의 구조 중에 선택된 어느 하나인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  13. 제6항에 있어서, 상기 게이트 전극 패턴은 상기 게이트 절연막 및 상기 활성층 패턴이 무너지는 것을 방지하는 지지층의 역할을 하는 것을 특징으로 하는 절연 막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  14. 제6항에 있어서, 상기 희생층 패턴은 습식식각 또는 건식식각에 의해 제거하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  15. 제6항에 있어서, 상기 희생층 패턴은 H2O2, HF 및 CH3COOH의 혼합액, 과초산을 포함하는 식각액 또는 등방성 건식식각을 이용하여 제거하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  16. 제6항에 있어서, 상기 충전절연막은 상기 충전절연막은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  17. 제6항에 있어서, 상기 충전절연막은 제1 산화막/질화막/제2 산화막이 적층된 ONO막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  18. 제6항에 있어서, 상기 충전절연막을 채우는 단계 이후에,
    상기 게이트 전극 패턴을 마스크로 하여 제1 소오스/드레인 불순물 이온을 상기 활성층 패턴에 주입 또는 확산하여 저농도 및 확산 불순물층을 형성하는 단계;
    상기 게이트 전극 패턴의 양측벽에 제1 스페이서를 형성하는 단계; 및
    상기 게이트 전극 패턴 및 상기 제1 스페이서를 마스크로 하여 제2 소오스/드레인 불순물 이온을 상기 활성층에 주입하여 고농도 불순물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  19. 제6항에 있어서, 상기 희생층 패턴을 형성하기 전에,
    상기 반도체 기판의 벌크 실리콘 소자 영역이 형성될 영역에 상기 희생층 패턴을 제거하여 상기 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  20. 반도체 기판 상에 돌출되고, 희생층 패턴 및 활성층 패턴을 포함하는 핀형태의 활성영역을 형성하는 단계;
    상기 희생층 패턴을 노출시키는 리세스된 소자분리막을 형성하는 단계;
    상기 활성층 패턴 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 하드마스크 패턴을 형성하는 단계;
    상기 게이트 절연막 상의 상기 제1 하드마스크 패턴의 상부면 및 상기 활성 층 패턴 및 상기 희생층 패턴의 양측면을 덮는 게이트 전극 패턴을 형성하는 단계;
    상기 희생층 패턴을 제거하여 빈 공간을 형성하는 단계; 및
    상기 빈 공간에 충전절연막을 채우는 단계를 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  21. 제20항에 있어서, 상기 희생층은 상기 활성층과 유사한 격자상수를 가지면서 상기 활성층에 대해 식각선택비를 갖는 물질막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  22. 제20항에 있어서, 상기 희생층은 에피택시얼 SiGe인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  23. 제20항에 있어서, 상기 게이트 절연막은 산화막, ONO막 및 비휘발성 메모리의 최상층 게이트와 채널 사이의 구조 중에 선택된 어느 하나인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  24. 제20항에 있어서, 상기 제1 하드마스크 패턴은 실리콘 질화막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  25. 제20항에 있어서, 상기 제1 하드마스크 패턴, 상기 활성층 패턴 및 상기 희 생층 패턴의 측벽 프로파일을 일치하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  26. 제20항에 있어서, 상기 게이트 전극 패턴은 상기 게이트 절연막 및 상기 활성층 패턴이 무너지는 것을 방지하는 지지층의 역할을 하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  27. 제20항에 있어서, 상기 희생층 패턴은 H2O2, HF 및 CH3COOH의 혼합액, 과초산을 포함하는 식각액 또는 등방성 건식식각을 이용하여 제거하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  28. 제20항에 있어서, 상기 충전절연막은 제1 산화막/질화막/제2 산화막이 적층된 ONO막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  29. 제20항에 있어서, 상기 충전절연막의 매립한 후에 소정의 영역에 상기 반도체 기판이 노출되도록 상기 충전절연막 및 상기 활성층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  30. 제20항에 있어서, 상기 충전절연막을 채우는 단계 이후에,
    상기 게이트 전극 패턴을 마스크로 하여 제1 소오스/드레인 불순물 이온을 상기 활성층 패턴에 주입 또는 확산하여 저농도 및 확장 불순물층을 형성하는 단계;
    상기 게이트 전극 패턴의 양측벽에 제3 스페이서를 형성하는 단계; 및
    상기 게이트 전극 패턴 및 상기 제3 스페이서를 마스크로 하여 제2 소오스/드레인 불순물 이온을 상기 활성층에 주입 또는 확산하여 고농도 불순물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  31. 제20항에 있어서, 상기 희생층 패턴을 형성하기 전에,
    상기 반도체 기판의 벌크 실리콘 소자 영역이 형성될 영역에 상기 희생층 패턴을 제거하여 상기 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  32. 반도체 기판 상의 충전 절연막 상에 적층된 활성층 패턴; 및
    상기 활성층 패턴/충전절연막의 양측면을 덮는 지지용 소자분리막을 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  33. 제32항에 있어서, 상기 충전절연막은 상기 충전절연막은 진공, 산화막, 질화막, 실리콘막 중에서 선택된 적어도 하나 이상의 막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  34. 제32항에 있어서, 상기 충전절연막은 제1 산화막/질화막/제2 산화막이 적층된 ONO막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  35. 제32항에 있어서, 상기 충전절연막의 양측면 바깥쪽의 하부에 리세스되어 형성된 소자분리막 상에 게이트 전극이 형성된 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  36. 제35항에 있어서,
    상기 활성층 패턴과 상기 충전절연막의 측벽 및 상기 리세스된 소자분리막 상에 형성된 질화막 스페이서를 더 구비하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자.
  37. 반도체 기판 상에 희생층 패턴 및 활성층 패턴을 포함하는 활성영역을 형성하는 단계;
    상기 활성층 패턴과 실질적으로 평행한 상면을 가지는 소자분리막을 형성하 는 단계;
    상기 활성층 패턴 및 상기 소자분리막 상에 게이트 절연막 패턴을 개재하여 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴 및 상기 활성층 패턴을 식각마스크로 하여 상기 소자분리막을 식각하여 상기 희생층 패턴을 측면을 노출시켜 리세스된 소자분리막을 형성하고, 상기 게이트 전극 패턴의 하부에는 상기 희생층 패턴과 상기 활성층 패턴의 측면을 덮는 지지용 소자분리막을 형성하는 단계;
    상기 희생층 패턴을 제거하여 빈 공간을 형성하는 단계; 및
    상기 빈 공간에 충전절연막을 채우는 단계를 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  38. 제37항에 있어서, 상기 희생층은 상기 활성층과 유사한 격자상수를 가지면서 상기 활성층에 대해 식각선택비를 갖는 물질막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  39. 제37항에 있어서, 상기 희생층은 에피택시얼 SiGe인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  40. 제37항에 있어서, 상기 지지용 소자분리막은 상기 게이트 절연막 패턴 및 상기 활성층 패턴이 무너지는 것을 방지하는 지지층의 역할을 하는 것을 특징으로 하 는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  41. 제37항에 있어서, 상기 게이트 절연막은 산화막, ONO막 및 비휘발성 메모리의 최상층 게이트와 채널 사이의 구조 중 어느 하나인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  42. 제37항에 있어서, 상기 충전절연막은 제1 산화막/질화막/제2 산화막이 적층된 ONO막인 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  43. 제37항에 있어서, 상기 충전절연막의 매립한 후에 소정의 영역에 상기 반도체 기판이 노출되도록 상기 충전절연막 및 상기 활성층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  44. 제37항에 있어서, 상기 충전절연막을 채우는 단계 이후에,
    상기 게이트 전극 패턴을 마스크로 하여 제1 소오스/드레인 불순물 이온을 상기 활성층 패턴에 주입 또는 확산하여 저농도 및 확장 불순물층을 형성하는 단계;
    상기 게이트 전극 패턴의 양측벽에 제4 스페이서를 형성하는 단계; 및
    상기 게이트 전극 패턴 및 상기 제4 스페이서를 마스크로 하여 제2 소오스/드레인 불순물 이온을 상기 활성층에 주입 또는 확산하여 고농도 불순물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
  45. 제37항에 있어서, 상기 희생층 패턴을 형성하기 전에,
    상기 반도체 기판의 벌크 실리콘 소자 영역이 형성될 영역에 상기 희생층 패턴을 제거하여 상기 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 절연막에 의해 제한된 채널영역을 갖는 반도체 소자의 제조방법.
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