KR20050098935A - 선로 소자 및 선로 소자를 사용한 반도체 회로 - Google Patents

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KR20050098935A
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Abstract

수백 MHz 이상 또는 이러한 레벨을 초과하는 대역까지 증가하는 디커플링에 필요한 저 임피던스 특징을 보장하고, 수백 MHz 이상의 대역에서도 저 임피던스 특징을 갖는 반도체 회로를 증가하기 위하여, 디지털 회로의 워킹 주파수가 GHz 대에 진입하는 상태에 대응해야 한다. 전원 배선 및 그라운드 배선 또는 그라운드 표면이 유전체를 사이에 두고 대향하는 관계로 배치되는 선로 소자를 제공하고, 이 선로 소자는 선로 소자를 피복하는 절연체 피복부를 제공하는 것을 특징으로 한다.

Description

선로 소자 및 선로 소자를 사용한 반도체 회로{LINE ELEMENT AND SEMICONDUCTOR CIRCUIT APPLIED WITH LINE ELEMENT}
기술분야
본 발명은 반도체 회로에 관한 것이며, 특히 고주파수 대역 (10 MHz 이상) 에서 양호한 전기적 특성을 갖는 저임피던스 선로 소자 (a low-impedance line component) 및 이러한 선로 소자가 사용된 반도체 회로에 관한 것이다.
배경기술
LSI (Large Sca1e Integrated Circuit) 또는 IC (integrated circuit) 를 구성하는 반도체 소자들의 스위칭 동작에 따라서 고주파의 전자기파가 생성되며 발생한 고주파 전자기파의 일부는, 전원 배선, 패키지 등을 지나서 인쇄 회로 기판의 전원 분배 회로로 누설된다. 고주파의 전자기파가, 전원 배선을 전파하는 과정에서, LSI 내, 패키지 내 및 인쇄 회로 기판 내에서 신호 배선 등에 유도 결합하면, 신호 케이블과 기기로부터 고주파 전자기파가 누설된다. 또한, LSI 내의 스위칭 소자로부터 전원 배선의 서지 임피던스 (surge impedance) 가 크면, LSI 내의 스위칭 소자에서 발생한 고주파 전자기파는, 신호 배선에 간섭을 일으켜, 신호 전압의 변형을 발생시킨다. 또한, 이러한 고주파 전자기파는 스위칭 소자의 전원 전압의 변동도 야기한다. 이러한 전자기 간섭을 억제하기 위해서는, LSI에서 인쇄 기판에 이르는 전원 배선에 대하여 전자기 간섭이 최소가 되도록 삽입 위치와 디커플링 특성 (decoupling characteristics) 을 고려한 전원 디커플링 회로를 삽입하는 것이 유효하다.
종래, 반도체 소자에 있어서, 일본 공개 특허 공보 제 10-2706643 호에 나타나는 바와 같이, 회로의 동작 주파수에 대응하는 파장에 대하여 소자의 크기가 작기 때문에, 집중 (lumped) 콤포넌트로서 취급되는 커패시터가 부가되어 디커플링이 수행된다.
커패시터를 사용하면, 그 접속 배선 부분의 직렬 인덕턴스 성분도 고려할 필요가 생겨, 이 경우, 디커플링 커패시터는 커패시턴스와 인덕턴스의 직렬 공진 주파수 이상에서는 인덕턴스 특성을 보이기 때문에, 주파수가 높을수록 임피던스가 증가하여 디커플링 특성은 열화된다.
이러한 현상에 대한 대처로서, LSI 또는 IC 내부, 패키지, 인쇄 회로 기판 내에서 커패시터를 분할하여 배치하는 수법이 채용되었다. 그러나, 이 경우에 있어서도 커패시터와 전원 분배선을 접속하는 배선의 인덕턴스를 무시할 수 없으며, 동작 주파수가 수백 MHz 이상의 대역에 있어서는, 디커플링 회로의 임피던스를 인덕턴스 특성으로부터 용량성 특성으로 변경하는 것에는 한계가 있었다.
발명의 개요
디지털 회로의 동작 주파수가 GHz 시대에 돌입하고 있는 현재의 상황에서는, 디커플링 회로에 필요한 저 임피던스 특성을 수백 MHz 이상까지 확보하는 것이 전자기 간섭을 억제하거나 신호 품질을 향상하기 위해서 필요하다. 이 때문에, 본 발명은 수백 MHz 이상의 대역에 있어서도 저 임피던스 특성을 갖는 반도체 회로를 제공하는 것을 목적으로 하고 있다.
본 발명의 제 1 양태의 선로 소자로서, 전원 배선과, 그라운드 배선 또는 그라운드 표면이 유전체를 사이에 두고 대향 배치된 선로 소자가 제공된다. 선로 소자를 피복하는 절연체 피복부가 제공되는 것을 특징으로 한다.
본 발명의 제 2 양태의 선로 소자로서, 반도체 기판 상부 또는 도전체층 상에 거의 일정한 두께로 형성된 제 1 유전체와 이 유전체 상에 형성된 제 1 도전체를 적어도 포함하는 선로 소자가 제공된다. 제 1 유전체는 고주파의 진행 방향에 따라서 해당 유전체의 길이를 소정 길이로 규정함으로써 형성되고 해당 선로 소자를 피복하는 절연체 피복부가 제공되는 것을 특징으로 한다.
본 발명의 제 3 양태의 선로 소자로서, 반도체 기판 또는 도전체층과 제 1 유전체의 계면 및 제 1 유전체와 제 1 도전체의 계면 중 하나 이상의 상부 요철 (uneven portion) 이 형성되어 있는, 본 발명의 제 2 양태의 선로 소자가 제공된다.
본 발명의 제 4 양태의 선로 소자로서, 제 1 도전체가 막 형상으로 형성되며, 도전체와 피복부 사이에 제 2 유전체가 막 형상으로 형성되어 있는, 본 발명의 제 2 또는 제 3 양태의 선로 소자가 제공된다.
본 발명의 제 5 양태의 선로 소자로서, 제 1 도전체가 막 형상으로 형성되고, 제 1 도전체와 피복부 간에 형성된 제 2 유전체를 경유하여 제 2 도전체가 제공되는, 본 발명의 제 2 또는 제 3 양태의 선로 소자가 제공된다.
본 발명의 제 6 양태의 선로 소자로서, 제 1 도전체의 상부면, 하부면 및 측면 중 1 면 이상이 제 3 유전체에 의해 피복된 선로 소자가 제공된다. 또한, 선로 소자는 제 4 유전체로 피복되어 있는 것을 특징으로 한다.
본 발명의 제 7 양태의 선로 소자로서, 제 3 유전체에서 진행하는 고주파의 진행 방향에 대해 해당 유전체의 길이를 소정 길이로 규정하여 형성하는 것을 특징으로 하는, 본 발명의 제 6 양태의 선로 소자가 제공된다.
본 발명의 제 8 양태의 선로 소자로서, 제 1 도전체의 표면에 요철을 형성하고, 제 3 유전체가 요철을 제공하도록 형성되어 있는 것을 특징으로 하는, 본 발명의 제 6 또는 제 7 양태의 선로 소자가 제공된다.
본 발명의 제 9 양태의 선로 소자로서, 제 1 도전체의 상부면, 하부면 및 측면 중 1 면 이상에 형성된 제 3 유전체의 유전율은 제 4 유전체의 유전율보다도 높은 것을 특징으로 하는, 본 발명의 제 6 내지 제 8 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 10 양태의 선로 소자로서, 선로 소자가 전자기파의 전파 방향에 대하여 실질적으로 수직인 요철 및/또는 실질적으로 수평인 요철을 제공하도록 형성된 것을 특징으로 하는, 본 발명의 제 1 내지 제 9 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 11 양태의 선로 소자로서, 선로 소자에서, 전자기파의 전파 방향에 대하여 거의 수직인 단면 및/또는 거의 수평인 단면이 거의 동일한 것을 특징으로 하는, 본 발명의 제 1 내지 제 9 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 12 양태의 선로 소자로서, 전원 배선 또는 그라운드 배선이 대략 빗 (comb) 형상으로 형성되고, 대략 빗 형상으로 형성된 전원 배선 또는 그라운드 배선은 유전체를 사이에 두고 서로 대향하여 제공되도록 그라운드 배선 또는 전원 배선이 제공되는 것을 특징으로 하는, 본 발명의 제 1 양태의 선로 소자가 제공된다.
본 발명의 제 13 양태의 선로 소자로서, 빗 형상의 빗살 (teeth) 이 전원 배선 또는 그라운드 배선을 구성하며, 빗 형상으로 형성된 전원 배선 또는 그라운드 배선에서 빗의 배부가 반도체 기판에 대하여 실질적으로 수직으로 연장되어 있는 것을 특징으로 하는, 본 발명의 제 12 양태의 선로 소자가 제공된다.
본 발명의 제 14 양태의 선로 소자로서, 반도체 기판에 트렌치를 형성하고 해당 기판 상에 유전체를 사이에 두고 대향 배치된 전원 배선을 갖는 선로 소자가 제공된다. 선로 소자는, 반도체 유전체와, 전원 배선으로 구성되며, 적어도 선로 소자의 해당 유전체를 피복하는 피복부가 제공되는 것을 특징으로 한다.
본 발명의 제 15 양태의 선로 소자로서, 반도체 기판에 트렌치를 형성하고 해당 기판 상에 유전체를 사이에 두고 대향 배치된 전원 배선을 갖는 선로 소자가 제공된다. 선로 소자는, 해당 기판과, 해당 유전체와, 해당 전원 배선으로 구성되며, 적어도 선로 소자의 해당 유전체를 피복하는 피복부가 제공되는 것을 특징으로 한다.
본 발명의 제 16 양태의 선로 소자로서, 반도체 기판의 주요 면 상에 형성된 유전체 막과, 유전체 막을 샌드위치하면서 반도체 기판의 주요 면 상에 형성된 확산층과, 유전체 막 상에 형성된 배선을 가지며, 반도체 기판과 유전체 막과 배선을 포함함으로써 그 선로가 형성되는 선로 소자가 제공된다. 선로 소자는 고주파 발생원에서 발생하는 전자기파의 주파수 대역에 있어서, 해당 선로로 입력되는 전자기파에 따라서 변화하는 전원 전압의 피크 값이 해당 전원 전압을 기반으로 하여 정해진 소정의 값 이하가 되도록, 해당 선로의 특성 임피던스를 설정하는 것을 특징으로 한다.
본 발명의 제 17 양태의 선로 소자로서, 확산층이 그라운드에 접속된 것을 특징으로 하는, 본 발명의 제 16 양태의 선로 소자가 제공된다.
본 발명의 제 18 양태의 선로 소자로서, 반도체 기판, 유전체 막 및 배선과 함께 선로를 형성하면서, 배선과 전기적으로 접속되어 있는 배부 도전체 (backing conductor) 를 더 갖는 것을 특징으로 하는 본 발명의 제 16 또는 제 17 양태의 선로 소자가 제공된다.
본 발명의 제 19 양태의 선로 소자로서, 반도체 기판, 유전체 막, 배선 및 배부 도전체와 함께 선로를 구성하는 절연막을, 배선과 배부 도전체의 사이에서 가지며, 배선과 배부 도전체가 절연막 내에 형성된 적어도 하나의 컨택트홀에 의해서 전기적으로 접속된 것을 특징으로 하는, 본 발명의 제 18 양태의 선로 소자가 제공된다.
본 발명의 제 20 양태의 선로 소자로서, 확산층의 외부의 반도체 기판 주면에 필드 산화막을 가지며, 유전체 막은 필드 산화막보다 얇게 형성된 것을 특징으로 하는, 본 발명의 제 16 내지 제 19 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 21 양태의 선로 소자로서, 선로 소자가 고주파 발생원에서 발생하는 전자기파의 주파수 대역에 있어서, 해당 선로 소자에 입력되는 전자기파에 따라서 변화하는 전원 전압 피크 값이 해당 전원 전압을 기준으로 하여 구해진 소정의 값 이하가 되도록, 해당 선로 소자의 특성 임피던스를 설정하는 것을 특징으로 하는, 본 발명의 제 1 내지 제 10 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 22 양태의 선로 소자로서, 반도체 기판, 도전체 층 및 제 2 도전체가 그라운드 배선이거나 그라운드에 접속되어 있고, 제 1 도전체가 전원 배선인 것을 특징으로 하는, 본 발명의 제 2 내지 제 21 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 23 양태의 선로 소자로서, 도전체 층은 제 2 도전체보다 전기 저항이 큰 것을 특징으로 하는, 본 발명의 제 2 내지 제 22 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 24 양태의 선로 소자로서, 도전체 층이 다결정 실리콘인 것을 특징으로 하는, 본 발명의 제 1 내지 제 23 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 25 양태의 선로 소자로서, 선로 소자의 길이가 그 대상으로 하는 전자기파가 파장은 진무 (振舞) 하는 정도로 긴 것을 특징으로 하는, 본 발명의 제 1 내지 제 24 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 26 양태의 선로 소자로서, 선로 소자의 길이가 대상으로 하는 전자기파의 실효 파장의 1/4 보다 긴 것을 특징으로 하는, 본 발명의 제 1 내지 제 24 양태 중 어느 한 양태의 선로 소자가 제공된다.
본 발명의 제 27 양태의 선로 소자는, 선로 소자의 유전체가 유도 손실을 갖는 것을 특징으로 하는, 본 발명의 제 1 내지 제 26 양태 중 어느 한 양태의 선로 소자이다.
본 발명의 제 28 양태로서, 반도체 회로는 본 발명의 제 1 내지 제 27 양태 중 어느 한 양태의 선로 소자를 갖는 것을 특징으로 한다.
도 1 은 본 발명의 반도체 회로의 회로 구성도를 나타낸다. 고주파 발생원 (29) 으로부터의 전류 (i26) 가 도전체를 통과하면 다른 소자와 커플링하기 쉽게 되어, 결국 고주파 전자기파가 생성되어 누설된다. 이 때문에, 고주파 전류를 가능한 한 고주파 발생원 (예를 들어, 스위칭소자) 의 근방으로 제한하기 위해서, 디커플링 선로 소자 (27) 가 가능한 한 발생원 (29) 가까이 삽입되어 있다.
여기서, 선로 소자 (27) 의 특성 임피던스를 Zc로 하고, LSI (29) 내부의 특성 임피던스 Zs 는 알 수 없다고 하며, 전원을 공급하기 위한 선로인 공급 전원 선로의 특성 임피던스 Z0 는 그 대상으로 하는 주파수의 범위로 수십 내지 수백 Ω 정도이다고 가정한다. 본 발명에서는, 이러한 회로의 디커플링 Zc 을 작게 함으로써 실시한다. 이와 같이, 선로 소자 (27) 의 특성 임피던스 Zc 를 작게 하면, 선로 소자에 의해서 고주파 전류 (i26) 는 바이패스되어, 직류 전류 (28) 측에는 침입하지 않는다. 즉, 반도체 회로에서, 선로 소자의 특성 임피던스 Zc를 작게 하면, 디커플링 특성이 향상한다고 생각할 수 있다. 이제, 선로 소자 (27) 를 병렬 어드미턴스 (parallel admittance) Yc 로 대체하고 선로 소자의 직렬 임피던스 성분 Zz 를 작은 값으로 무시하여 간략화한 회로를 도 1 에 나타낸다. 이 회로에서의 반사 계수 Γ와 투과 계수 T는 다음의 산란 행렬 [S] 의 원소 S11 및 S21으로서 표현된다.
식 1
이 산란 행렬 [S] 는 다음과 같은 등식으로 표현된다.
식 2
여기서, Yc' = Yc/Y0, Y0 = 1Z0, Yc = 1/Zc 이다.
여기서, ZO >> Zc 라는 조건이면, Zc/Z0 는 0 (제로) 에 가까워진다. 따라서, 반사 계수 Γ 와 투과 계수 T 를 구하면, 각각, Γ ≒ -1이고, T ≒ 0이 된다. 이것은 완전 반사 및 비투과 (투과하지 않음) 를 의미한다. 이 해는 고주파 전류에 대한 해이기 때문에, 고주파 전류 (i26) 는 전원 공급 시스템인 직류 전원 (28) 측에는 입사되지 않고 반사된다. 즉, 고주파 전류에 대하여는, 직류 전원에 의한 디커플링이 발생하여 고주파 전류에 의해서 유도되는 전자기 방사가 크게 억제된다.
전술한 바와 같이, 디커플링 소자로서, 통상의 커패시터를 사용한 경우에는, 디커플링 커패시터와 배선 간의 접속 배선 부분의 인덕턴스의 증가의 영향에 의해 디커플링 특성이 열화되는데, 특히 고주파 영역에 있어서 이 디커플링 특성이 현저하게 열화된다.
이 때문에, 본 발명에서는, 선로 소자를 이용함으로써 디커플링 특성을 향상시키고 있다.
즉, 상술한 선로 소자의 특성 임피던스 Zc 에 대해서, 실효 선로 소자 길이 (실효 선로 길이) 가 선로라고 간주할 수 있는 정도로 길다면, 달리 말하면, 그 대상으로 하는 고주파 전류와 연관된 전자기파가 파장으로서 행동하는 정도로 긴 경우에는, 선로 소자의 단위 길이 당 인덕턴스를 L, 단위 길이 당 커패시턴스를 C 로 표시할 때에, 이 특성 임피던스는 주파수에 관계없이 Zc=(L/C)1/2로 나타낼 수 있다. 이 임피던스 Zc (단위 길이 당 임피던스) 는 거의 일정하기 때문에, Zc 를 작게 하면 종래의 커패시터에서는 임피던스 (특히, 커패시터의 인덕턴스 성분) 가 증가하여, 그 결과 디커플링 특성이 열화된다. 그러나, 본 발명의 선로 소자를 반도체 회로에 적용함으로써, 디커플링 특성이 열화하지 않고 광대역에서 양호한 디커플링 특성을 갖는 반도체 회로가 달성된다. 또한, 본 발명에서는, 커패시턴스 C 를 증대시키는 것에 의해 특성 임피던스 Zc 를 작게 하고 있다.
또한, 상술한 표현 "실효 선로 소자 길이 (실효 선로 길이) 는 선로로 간주할 수 있는 정도로 길며, 즉, 그 대상으로 하는 고주파 전류와 연관된 전자기파가 파장로서 행동하는 정도로 길다" 은 대략적인 기준으로 실효 선로 소자 길이가 디커플링 실효 주파수의 최저 주파수에 대응하는 파장의 1/4 이상인 것을 말하며, 이 경우, 선로 소자의 디커플링 실효 주파수 (디커플링 특성을 효과적으로 발휘할 수 있는 정도의 주파수) 의 최저 주파수가 fl로 표시되고, 파장이 λ1 로 표시되며, 선로 소자의 유전율을 ε로 표시하고, 선로 소자 길이를 LEN1 으로 표시하면, LEN1 > λ1/() 이고, 따라서 최저 주파수 fl 은 λ1 < 4 × × LEN1 에 대응하는 주파수로 규정된다. 따라서, 선로 소자의 디커플링 실효 주파수의 하한을 감소시키기 위해서는, 선로 소자의 실효 선로 소자 길이를 최저 주파수에 대응하는 파장의 1/4 보다 길게 할 필요가 있다.
또한, 선로 소자의 디커플링 실효 주파수의 최고 주파수를 f2, 파장을 λ2, 고주파원에서 선로 소자까지의 거리를 LEN2 으로 하면, 대체적으로 LEN2(1/30)ㆍλ2 / 가 될 수 있으며, 최고 주파수 f2 는 λ2 = 30 × × LEN2 의 파장에 대응하는 주파수로 규정된다. 따라서, 선로 소자의 디커플링 실효 주파수의 상한을 올리기 위해서는, 고주파원에서 선로 소자까지의 거리를 짧게 할 필요가 있다. 이 수치 1/30 는 본 발명에서 사용되는 소정의 값과 같이 충분하게 작은 값이고, 여기에서는 실효 파장 λ2/ 의 충분하게 작은 값인 약 3 % 정도로 설정된다. 다만, 이 수치 1/30 는 실효 파장 λ2/ 의 예를 들어 3 % 일 수 있으며, 또한 2 % 또는 1 % 정도로 할 수도 있다.
그러나, 예를 들어 수십 kHz 내지 1 GHz 정도의 광대역의 선로 소자를 설계하기 위해서는, 이 선로 소자가 매우 길어질 가능성이 있기 때문에, 실제로는 대역을 몇 개의 부분으로 분할함으로써 선로 소자를 분산시켜 배치하는 것도 생각할 수도 있다.
또한, 통상의 디커플링 커패시터에서는, 스위칭 소자에 의한 고주파 파장의 발생에 의한 전원 전압 변동 피크 값을 직류 전원 전압에 대하여 5 % 이하로 하는 것이 요구된다.
본 발명은 이용되는 선로 소자의 특성 임피던스를 스위칭 소자에 의한 전원 전압에서 변동 피크 값이 직류 전원 전압의 5 % 이하, 구체적으로는, 4 % 이하, 바람직하게는 3 % 이하, 특히 엄격히 설정하는 경우에는, 1 % 이하가 되도록, 특성 임피던스를 설정하는 것이 바람직하다.
도면의 간단한 설명
도 1 은 본 발명의 반도체 회로와 연관된 저 임피던스 선로 소자 회로의 회로도를 나타내는 회로도이다.
도 2 는 본 발명에 사용되는 선로 소자의 특성 임피던스와 투과계수 (S21) 와의 관계를 나타내는 도면이다.
도 3 은 전형적인 반도체 전원 배선의 단면도이다.
도 4 는 본 발명과 연관된 반도체 회로의 제 1 실시형태의 도면이다 (또한, 측면이 유전체로 피복될 수 있다).
도 5(a) 내지 5(d) 각각은 본 발명과 연관되는 반도체 회로의 제 2 실시형태의 도면이고, 5(a) 는 모식적 사시도이고, 5(b) 는 선로 소자의 X-X' 선에 따른 부분 단면도이고, 5(c) 는 제조 종료 후의 Y-Y' 선에 따른 부분 단면도이고, 5(d)는 5(a)-(c) 에 있어서의 A 부의 확대도이다.
도 6 은 본 발명과 연관되는 반도체 회로의 제 3 실시형태를 도시하는 도면이다 (또한, 측면이 유전체로 피복될 수 있다).
도 7 은 본 발명과 연관되는 반도체 회로의 제 4 실시형태를 도시하는 도면이다 (또한, 측면이 유전체로 피복될 수 있다).
도 8 은 본 발명과 연관되는 반도체 회로의 제 5 실시형태를 도시하는 도면이다 (또한, 측면이 유전체로 피복될 수 있다).
도 9 는 본 발명과 연관되는 반도체 회로의 제 6 실시형태를 도시하는 도면이다 (또한, 측면이 유전체로 피복될 수 있다).
도 10(a) 내지 도 10(c) 각각은 본 발명과 연관되는 반도체 회로의 제 7 실시형태를 도시하는 도면이고, 도 10(a) 는 도 10(b) 의 Z-Z' 선에 따른 단면이고, 도 10(b) 는 도 10(a) 에 나타내는 선로 소자를 반도체 회로에 적용한 일례를 나타내는 도면이다.
도 11(a) 내지 도 11(c) 각각은 본 발명과 연관되는 반도체 회로의 제 8 실시형태를 도시하는 도면이고, 도 11(a) 는 도 11(b) 도면의 A-A' 선에 따른 단면도이고, 도 11(b) 는 평면도이고, 도 11(c) 는 반도체 회로에 도 11(a) 의 선로 소자를 이용하는 일례를 도시하는 사시도이다.
도 12(a) 내지 도 12(c) 각각은 본 발명과 연관되는 반도체 회로의 제 9 실시형태를 도시하는 도면이고, 도 12(a) 는 도 12(b) 의 A-A' 선에 따른 단면도이고, 도 12(b) 는 평면도이고, 도 12(c) 는 반도체 회로에 도 12(a) 의 선로 소자를 이용한 일례를 도시하는 사시도이다.
또한, 부호 (1) 는 기판을 나타낸다. 부호 (2, 4, 6, 8, 17) 는 고유전율 절연막을 나타낸다. 부호 (3) 는 다결정 실리콘을 나타낸다. 부호 (5, 10) 는 알루미늄 배선을 나타낸다. 부호 (7, 9) 는 실리콘 산화막을 나타낸다. 부호(14) 는 필드 산화막을 나타낸다. 부호 (15, 16) 는 확산층을 나타낸다. 부호 (19) 는 컨택트홀을 나타낸다. 부호 (20) 는 층간 절연막을 나타낸다. 부호 (21) 는 배부 배선을 나타낸다. 부호 (27) 는 선로 소자을 나타낸다. 부호 (28) 는 직류 전원을 나타낸다. 부호 (29) 는 고주파 회로를 나타낸다. 부호 (30) 는 그라운드 기판을 나타낸다. 부호 (31) 는 절연막을 나타낸다. 부호 (18,32) 는 배선을 나타낸다.
발명을 실시하기 위한 최적의 모드
본 발명에서 전원 배선과 반도체 패키지의 리드 프레임 각각이 선로 소자로 간주되며, 선로 소자의 특성 임피던스가 단위 길이당 커패시턴스를 증가시키는 것에 의해 최적화되어 전원 배선과 리드 프레임의 디커플링 특성을 최적화하고 있다. 이에 의해서, 디커플링 특성은 종래의 전원 배선 및 리드 프레임에 비해 훨씬 높은 고주파 영역에서 개선된다. 현재의 전원 배선 및 리드 프레임의 구조로 디커플링 특성을 양호하게 하기 위해서는, 단위 길이당 커패시턴스를 현재의 레벨보다 더욱 증가시키는 것이 필요하다.
또한, 본 발명에서는, 광대역화를 동시에 만족시키는 반도체 회로를 제공하기 위해서, 선로 소자의 디커플링 실효 주파수 영역을 확대하기 위해서, 선로 소자 길이를 어느 정도 길게 하고 있다. 그러나, 선로 소자의 평면상의 배선 면적은 증가하지 않는데, 달리 말하면, 반도체 회로 중에서 선로 소자의 점유 면적을 증가시키지 않는 것이 바람직하다. 이 때문에 본 발명에서는 선로 소자를 직선 형상 또는 평면적으로 형성하지 않고, 요철로 형성하는 것 등에 의해, 칩 상에서의 선로 소자의 점유 면적을 증가시키지 않으면서 선로 길이를 증가시키고 있다.
또한, LSI 본체의 제조 프로세스를 적용하여 프로세스의 공통화를 꾀하는 것에 의해, 제조 프로세스의 간략화를 꾀하고 있다.
또한, 본 발명에서는 선로 소자의 상하면에 고유전율 막을 층 형상으로 형성하여 커패시턴스 C 를 증가시킴과 동시에 인덕턴스를 증가시키지 않도록 하여, 이 막을 고주파 전자기파가 전파하도록 구성하여, 더 낮은 임피던스의 선로 소자를 적용한 반도체 회로를 실현하고 있다.
일반 회로를 기본적으로 고찰하면, 전원 공급선의 특성 임피던스는 인쇄 기판 배선, 온-칩 배선과 같은 배선의 타입에 따라서 50 내지 200 Ω 정도의 범위이다. 도 2 에서, 전원 선로의 임피던스가 50 Ω 및 200 Ω의 경우에, 전원 선로 소자의 특성 임피던스와 S21 의 관계가 도시된다. 본 발명에서는, 도 2와 전원 배선에 인가되는 전자기파에 의해서 야기되는 직류 전원 전압의 전압 변동의 피크 값의 요구 사항을 참조하여, 선로 소자의 특성 임피던스 Zc 를 산출한다. 즉, 선로 소자를 구성하는 전원 배선의 특성 임피던스를 전압 변동 피크 값이 전원 전압의 1 % 내지 5 % 등의 소정치 이하가 되도록 고정하고 있다.
이제, 스위칭 소자의 전원 전압 피크 값의 조건을 l % 이하로 보다 엄격하게 한 경우에, 즉, S21 을 -40 dB (S21 (dB) = 20 Log (전압 변동 피크 값 / 직류 전원 전압 값) 의 식에, 전압 변동 피크 값 / 직류 전원 전압 값 = 0.01 (전원 전압 변동 피크 값의 조건의 1 %) 를 대입하여 얻어진 값) 이하로 보다 엄격하게 하면, 도 2에서, Z0 = 50 Ω 의 경우에 선로 소자의 특성 임피던스를 0.3 Ω 이하로 할 필요가 있다.
도 3 은 종래의 반도체의 온-칩 전원 배선의 전형적인 구조를 나타낸다. 배선 길이가 1 mm, 배선 폭이 50 ㎛, 산화막 두께가 5000 Å 로 되어 있다. 배선 (3) 은 알루미늄이고, 산화막 (31) 은 유전율이 약 4 인 SiO2 이고, 기판 (30) 은 높은 도즈량의 실리콘 기판이고, 특성 임피던스는 50Ω 정도이다. 본 발명에서는, 상술한 방법에 의해 구한 특성 임피던스는 0.3Ω 이하가 하도록 설정한다. 이를 위해서, 특성 임피던스를 종래의 레벨의 약 1/17O 가 되도록 할 필요가 있으며 단위 길이당 커패시턴스를 약 30,000 배로 할 필요가 있다.
이하에서는, 본 발명의 반도체 회로를 실시형태에 의해 서술한다. 그러나, 본 발명은 이들 실시형태에 구속되지 않고서 해석하여야 하며, 실시형태 중 수치 등에도 구속되지 않는다.
(제 1 실시형태)
도 4 는 본 발명의 반도체 회로의 제 1 실시형태를 나타낸다. 도 4 는 반도체 회로의 폭 방향의 부분적 단면도이다. 선로 소자부의 길이 방향의 양단부는 리드선을 사이에 두고 다른 배선과 전기적으로 접속되거나 이와 달리 적어도 일 단부가 리드선을 사이에 두고 다른 배선과 전기적으로 접속되며 타 단부가 제거된다. 피복부 (6) 가 선로 소자를 포함하는 반도체 회로의 양단부를 피복하는 것이 바람직하다. 또한, 이 리드선이 피복되는 구성도 채택할 수 있다. 또한, 다른 실시형태에서, 선로 소자의 양단부 또는 하나 이상의 단부는 리드선을 통하여 다른 배선과 전기적으로 접속되거나 이와 달리 하나의 단부가 제거될 수 있다. 본 실시형태는 전원 배선과 그라운드 배선 간의 절연막의 유전율뿐만 아니라, 선로 소자의 주변부 (선로 소자의 상하면 및 측면) 의 절연막의 유전율을 증가시킨 재료를 채용함으로써, 선로 소자의 커패시턴스 (이 커패시턴스의 전기적 수용력은 또한 이하에서 간단하게 "커패시턴스" 이라 한다) 를 증대시키는 점을 특히 갖는다.
본 실시형태에서, 실리콘 기판 (1) 상에 고-유전율 막 (2) 을 사이에 두고 다결정 실리콘 (3), 고유전율 막 (4) (바람직하게는, LaAlO3) 및 알루미늄 배선 (5) 을 적층하고, 다결정 실리콘 (3), 고-유전율 막 (4), 및 알루미늄 배선 (5) 에 의해 선로 소자를 형성한다. 다결정 실리콘 (3) 은 그라운드 배선이고, 알루미늄 (5) 은 전원 배선이다. 선로 소자는 그라운드 배선인 다결정 실리콘 (3) 및 전원 배선인 알루미늄 (5) 이 대향 배치되어 형성된다 (그라운드 배선과 전원 배선은 절연성 막을 사이에 두고 대향한다). 전술한 선로 소자는, 선로 소자의 바닥면이 LaAlO3 과 접촉되는 것을 제외하고는, 고-유전율 막 (6) 으로 피복된다. 반도체 칩 내의 점유 면적을 증가시키지 않기 위해서, 그리고 단위 길이당 커패시턴스를 보장하기 위해서, 선로 소자의 폭 방향으로 대향 배선들 사이의 간격을 일정하게 유지하여 요철부가 제공된다. 또한, 본 실시형태에서 이용되는 선로 소자에서, 선로 소자의 적어도 일부분 또는 전체 선로 소자가 고유전율 막에 의해 피복된다. 이는 본 발명에서 반도체 회로에서 이용되는 선로 소자의 일부분 또는 전체 영역이 고-유전율 막으로 피복된다는 사실과 공통적이다.
이하, 제 1 실시형태의 반도체 회로에서 구체적으로 사용되는 선로 소자를 설명한다. 현재 5000Å 의 산화막 두께를 1/100 인 50Å 로 감소시키고, 산화막 재료를 유전율이 약 4 인 SiO2 보다 6 배 큰 약 24 의 유전율을 가지는 LaAlO3 로 대체하고, 배선을 요철 형성하여, 단위 길이당 커패시턴스를 5 배 증가시켜 현재 50 ㎛ 인 배선폭을 7 배인 350 ㎛ 로 증가시키고, 선로 소자 주변부 (도 6 내지 8 에서 도시된 각 선로 소자의 상부 및 측면) 의 재료는 현재의 SiO2 로부터 LaAlO3 로 대체하였다. 이 결과로서, 전체 선로 소자에서, 단위 길이당 커패시턴스를 100 × 6 × 5 × 7 × 1.5 = 31500 배로 증가시키는 것이 가능하다. 또한, 커패시턴스는 절연막 두께에 대해 역비례하기 때문에, 막 두께를 1/100 로 설정하는 본 실시형태에서는 커패시턴스가 100 배가 되도록 한다.
도 4 에 도시된 실시예에서, 반도체 온 칩을 실리콘 기판 (1) 상에 LaAlO3 막 (2) 을 공지된 방법 (CVD 방법 등) 에 의해 형성하고, 다음으로 다결정 실리콘 (3) (그라운드) 를 공지된 방법 (CVD 방법 등) 으로 형성하며, 후속하여 획득된 다결정 실리콘 (3) 을 마스크로서 이용한 패터닝 수행에 의해 요철부를 형성하고 (BF3 를 이용한 건식 공정 또는 TMAC1 (테트라메틸 알루미늄염) 등을 이용한 습식 공정이 이용된다), 후속하여 LaAlO3 막 (4) 을 전술한 바와 동일한 방식으로 다결정 실리콘 (3) 상에 50 Å 의 두께로 형성하고, 알루미늄 배선 (5) (전원 배선) 을 공지된 방법 (예를 들어, 증착 방법) 에 의해 형성하고, 적어도 전체 선로 소자 (선로 소자의 상위부 및 측면부) 전체를 LaAlO3 막 (6) 으로 피복한다. 반도체 회로 (또는 선로 소자) 을 막 형상의 고유전체로 피복함으로서, 본 실시형태에서는, 단위 길이당 커패시턴스를 증가시키고 선로 소자의 특성 임피던스를 감소시키는 것이 가능하다.
이러한 온-칩 상태에서의 선로 소자 길이를 고려할 때, 디커플링에 효과적인 선로 소자의 최소 주파수는 이제 10 ㎓ (파장 = 30 ㎜) 이고, 이 때, 선로 소자 길이는 λ/() 이상이어야 한다. 제 1 실시형태에서, 약 24 의 유전율을 갖는 LaAlO3 의 이용으로 인해, 선로 소자 길이가 1.5 ㎜ 이상인 것이 필요하다. 본 실시형태에서 설명되는 바와 같이, 고주파 영역에는 (신호가 파형에 가까워짐으로써 본 실시형태는 이 이론에 따르게 된다), 선로 소자는 막 형상의 고유전율 절연막이 고주파 배선 (고주파 파형이 이동하는 선로 소자 배선) 이 될 수 있다. 신호가 이와 같이 파로 간주되고 본 실시형태가 이론과 양호한 호환성을 가질 때의 이론 (고주파 영역) 에서, 이러한 선로 소자 길이는 중요한 요소가 된다. 다른 방법으로 나타내지 않는다면, 동일한 방법을 또한 다른 실시형태에도 적용한다. 흔히, 고주파 신호원은 LSI 또는(및) IC 와 같은 스위칭 기능을 가지는 소자를 포함한다.
(제 2 실시형태)
본 발명과 관련되는 반도체 회로의 제 2 실시형태를 도 5(a), 5(b), 5(c) 및 5(d) 에 도시한다. 도 5(a) 는 반도체 회로에서 이용되는 선로 소자 부분의 부분적인 사시도이고, 도 5(b) 는 반도체 회로에서 이용되는 선로 소자의 X-X' 선에 따른 부분 단면도이며, 도 5(c) 는 선로 소자의 Y-Y' 선에 따른 부분적인 단면도이고, 도 5(d) 는 도 5(a) 내지 5(c) 의 A 부에 관한 확대도이다.
도 5(a) 에서 도시되는 바와 같이, 제 2 실시형태에서, 칩 내의 점유면적에서의 증가 없이 선로 길이를 증가시키기 위해, 제 1 실시형태에 대한 부가로서 대향하는 배선들 간이 간격을 실질적으로 일정한 거리를 유지하여, 선로 소자의 길이 방향 (Y 방향) 으로 요철부를 제공한다. 제 1 실시형태에서와 같이, 요철부가 또한 X 방향으로 제공되기 때문에, 선로 소자는 전체적으로 콤팩트한 크기를 갖는다. 또한, 입력된 신호의 주파수가 변할 때 입력된 신호 강도 대 출력된 신호 강도의 비율에 기초하여 유효 선로 소자 길이를 획득할 수 있다.
도 5(b) 에서 도시되는 바와 같이, 제 2 실시형태의 선로 구조는 전술한 제 1 실시형태에서와 동일하다. 기판 (1) 상에 고유전율 절연체를 형성하고, 유전체 상에 그라운드 (3) 를 평면 또는 선형 형상으로 형성하며, 도 5(a) 에서 도시된 바와 같이, 그라운드 (3) 의 종방향 (Y 방향) 및 횡방향 (X 방향) 으로 요철부를 제공하도록 그라운드 (3) 가 형성된다. 전원 배선 (5) 은 이 그라운드 (3) 와 대향하여 유전체 (4) 를 사이에 두고 제공된다. 제 1 실시형태에서 이용된 재료와 동일한 재료를 본 실시형태의 그라운드 (3), 유전체 (4) 및 전원 배선 (5) 의 재료로서 이용할 수도 있다.
제 1 실시형태에 기초하여, 실리콘 기판 (1) 상에 LaAlO3 (2) 를 형성하고, 그 후 LaAlO3 (2) 상에 다결정 실리콘 (3) 을 형성함으로써, 제 2 실시형태의 반도체 회로를 제조된다. 이 다결정 실리콘 (3) 을 마스크로 이용하여 패터닝을 수행함으로써, 운송 방향의 양측 단면 위로부터 보이는 빗 형상으로 이루어지는 복수개의 볼록부를 형성하고, 그 후 50 Å 두께의 LaAlO3 막 (4) 을 형성한 후 알루미늄으로부터 배선 (5) 을 형성하여 막형상의 LaAlO3 로 전체를 피복된다. 본 실시형태에서는, 칩 내의 점유면적을 변화시키지 않고 선로 소자 길이를 10 배 이상 증가시킨다. 선로 소자에 대해 필요한 길이는 최소 주파수를 제 1 실시형태의 최소 주파수의 10 분의 1 인 1 ㎓ 로 하는 경우에도 1.5㎜ (또는 그 이상) 이 된다.
비록 본 발명과 관련되는 이러한 반도체 회로를 도 4 및 도 5(a) 내지 5(d) 에 도시한 구조로 설명하였지만, 이러한 구조는 수평방향으로 90 도 회전하는 것에 의해 형성될 수도 있다. 제 1 및 제 2 실시형태에서, 그 구조는 빗 형상 또는주름 (gather) 의 형태로 제공될 수도 있다. 구조의 형태는 특별히 한정되지 않는다. 형태는 대칭 또는 비대칭일 수도 있다. 대칭 구조의 경우, 점 대칭, 선 대칭 및 면 대칭 중 어느 것이라도 채택될 수 있고, 선 대칭의 경우에, 구조는 x 축, y 축 및 z 축 중 어느 것과도 대칭이 될 수도 있다.
본 실시형태에서 LaAlO3 의 고유전층이 다결정 실리콘 (3) 의 하부층으로서 이용된다고 할지라도, 하부층인 기판과의 인터페이스의 전기적 특성이 우수하다면 임의의 재료를 이용할 수 있으며, 본 발명의 요지를 만족시킨다면 매우 높은 유전율을 갖는 재료을 항상 이용할 필요는 없다.
(제 3 실시형태)
다음으로, 도 6 을 참조하여 제 3 실시형태를 설명한다.
본 실시형태에서는, 산화막 (4 및 8) 의 두께를 5000Å 인 현재 수준으로부터 50Å 로 변경하고, 산화막 (4) 용 재료를 SiO2 (유전율: 4) 에서 LaAlO3 (유전율 : 24) 로 변경하며, 단위 길이당 커패시턴스를 배선 폭을 변화시키지 않고 요철부를 형성함으로써 5 배 증가시킨다. 또한, 전원 배선의 폭은 250 ㎛ 로 설정되고, LaAlO3 는 전원 배선의 상부면 및 하부면 상에 형성되어, 그라운드 (예를 들어 다결정 실리콘) (3), 유전체 (4), 전원 배선 (전기 전도성 물질: 예를 들어 알루미늄) (5) 및 고 절연성 배선 (예를 들어 LaAlO3) (8) 에 의해 구성되는, 단위 길이당 선로 소자의 커패시턴스 전체는 100 ×6 × 5 × 5 × 2 = 30000 배로 설정된다. 제 1 및 제 2 실시형태와 비교하면, 소자의 측면을 고유전체막으로 피복하지 않고, 고유전 배선 (8) 보다 더 작은 유전율을 갖는 유전체로 피복한다.
제 1 실시형태와 비교하여, 제 3 실시형태에서는, 실리콘 산화막 (9) 보다 높은 유전율을 가지는 유전층 (8) 을 알루미늄 배선 (5) 의 상부면 상에 제공하고, 그라운드 (행 또는 표면) (3), 고 유전체 (4) 및 전원 배선 (도체: 예를 들어, 알루미늄) (5) 에 의해 구성되는 선로 소자와 그들의 상부 상에 표면 파 배선 (8) 을 형성한 후, 이 선로 소자를 유전체로 더 피복한다 (예를 들어, 유전층 (8) 보다 더 낮은 유전율을 갖는 실리콘 산화막 또는 실리콘 질화막). 이 결과로서, 유전체 내부에 입사되는 전자기 파는 절연층 (8) 내로 제한된다. 즉, 절연층 (8) 하부의 층이 도전체이기 때문에, 전자기 파는 이 도전체층에 의해 반사되는 반면, 전술한 유전체층 (8) 위의 이층은 이 유전체층 (8) 과 다른 낮은 유전율을 갖는 층이고, 상부층으로 둘러싸이기 때문에, 상대적으로 높은 주파수의 전자기 파는 표면파로서 유전층 (8) 내에서 전파되고, 고 유전율을 가지는 층으로 제한된다. 하부면 유전체 (4) 는 하부층으로서 그라운드층 (1) 을 가지며 (또는, 그라운드 표면을 나타낼 수도 있다), 낮은 주파수의 파에서 높은 주파수의 전자기 파로 전파될 수 있다. 따라서, 상부의 유전체 선로는 상대적으로 높은 주파수용 선로 소자로서 기능하고, 하부의 선로는 낮은 주파수에서 높은 주파수에 대한 선로 소자로서 기능한다.
따라서, 도 6 에서 도시되는 실시형태에서, 예를 들어, 실리콘 기판 (1) 상에 실리콘 산화막 (7) 을 형성하고, 실리콘 산화막 (7) 상에 다결정 실리콘 막을 형성하며, 다결정 실리콘 막을 패터닝하여 요철부를 형성하고, 그 후 LaAlO3 막 (4) 을 50Å 의 두께로 형성하며, 알루미늄 배선 (5) 을 5000Å 의 두께로 형성하고, LaAlO3 막 (8) 을 50 Å 의 두께로 형성하며, 실리콘 산화막 (9) 에 의해 패터닝 형성한 후, 마지막으로 실리콘 산화막 (9) 으로 피복막을 형성함으로써, 본 발명의 반도체 회로를 제조한다.
또한, 본 실시형태에서, 전원 배선 (5) 의 측면은 고유전율의 재료로부터, LaAlO3 막과 같은 막을 형성하여 피복될 수 있다.
(제 4 실시형태)
이하, 다음으로, 도 7 을 참조하여 제 4 실시형태를 설명한다.
본 실시형태에서, 전술한 제 3 실시형태와 같이, 산화막 (4 및 8) 의 막 두께를 50Å 로 설정하고, 산화막 (4) 용 재료를 제 3 실시형태와 같이 LaAlO3 로 변경하며, 요철부를 형성하여 단위 길이당 커패시턴스를 5 배 증가시킨다. 또한, 배선의 폭은 250 ㎛ 로 설정되고, LaAlO3 을 배선의 바닥면 및 상부면 상에 형성하며, 선로 소자의 단위 길이당 커패시턴스는 전체가 제 3 실시형태에 비해 30000 배로 설정된다. 본 실시형태에서는, 제 3 실시형태에 비하여, 다결정 실리콘 (3) 층이 생략되고 실리콘 산화막 (7) 의 막 두께가 증가된다. 비록 다결정 실리콘 (3) 의 그라운드가 배선 (5) 아래 하부층으로 존재하지 않더라도, 제 3 실시형태 (3) 의 유전층 (8) 과 동일한 방식으로 하부층인 절연층에서도 표면파처럼 전자기 파가 전파된다. 즉, 본 실시형태에서, 전자기파는 도전체 (도전체 배선: 예를 들어, 알루미늄) (5) 의 상부층 (8) 및 하부층 (4) 인 절연층에서도 전파된다. 본 실시형태에서, 실리콘 기판 (1) 이 없는 경우에도, DC 선로 (전원 배선 및 그라운드 배선) 및 고주파 선로가 존재하고, 기판 (1) (그라운드표면) 이 실질적으로 존재하지 않는 경우에도 선로 소자 구조를 충족시키기 때문에, 선로 소자로서의 기판을 생략하는 것도 가능하다. 본 실시형태에서는, 전술한 바와 같이, 선로 소자가 산화막 (4), 도전체 (5) 및 산화막 (8) 을 갖는다.
도 7 에서 도시되는 반도체 회로는 다음과 같이 제조된다. 즉, 실리콘 산화막 (7) 은 제 3 실시형태에서와 동일한 방식으로 실리콘 기판 (1) 상에 형성되고, 제 3 실시형태에서와 동일한 에칭 또는 유사한 것을 수행하는 것에 의해 이 실리콘 산화막 (7) 에 요철부가 형성되며, 50 Å 의 두께를 갖는 LaAlO3 막, 5000Å 의 두께를 갖는 알루미늄 배선 (전원 배선) (5) 및 50Å 의 두께를 갖는 LaAlO3 막 (표면 파 선로) (8) 을 순서대로 실리콘 산화막 (7) 상에 형성하여, 선로 소자를 갖는 반도체 회로를 제조한다. 결국, 적어도 산화막 (4), 전원 배선 (5) 및 표면 파 선로 (8) 를 포함하는 선로 소자에서 적어도 일부를 피복하는 피복막으로서 실리콘 산화막 (9) 을 형성하여, 다른 실시형태와 동일한 방식으로 반도체 회로를 제조한다.
본 실시형태에서, 전원 배선 (5) 의 측면도 또한 고 유전율의 재료로 이루어지는 LaAlO3 와 같은 형성막으로 피복될 수 있다. 이 경우, 임의의 측면을 피복할 수 있다. 또한, 제 2 실시형태에서와 같이, 송신 방향으로 요철부를 제공할 수도 있다 (도 7 에서는 도면에 수직인 방향). 비록 본 실시형태에서 고유전율 막 (4, 8) 및 전원 배선 (5) 을 선로 소자로서 이용하더라도, 선로 소자, 산화막 (산화막 (4) 보다 낮은 유전율을 갖는 산화막) (7), 산화막 (고유전체 산화막 (4), 도전체 (전원 선로)(5), 산화막 (고유전체)) (8) 및 산화막 (산화막 (8) 보다 낮은 유전율을 갖는 산화막) (9) 을 또는 이들에 기판 (1) (그라운드) 을 추가하여 이용할 수 있다.
(제 5 실시형태)
본 발명과 관련되는 반도체 회로의 제 5 실시형태를 도 8 에 도시한다. 본 실시형태에서, 반도체 회로에서 이용되는 선로 소자의 층수는 트랜치 기술을 적용함으로써 감소될 수 있고, 본 발명과 관련되는 반도체 회로는 간략화된 프로세스 (반도체 프로세스) 을 채택함으로써 실현된다.
도 8 에서 도시되는 바와 같이, 본 발명의 반도체 회로에서 이용되는 선로 소자는 실리콘 기판 (1), 고유전율막 (2) 및 알루미늄 (5) 으로 형성된다. 실리콘 기판은 그라운드 표면이고, 알루미늄 (5) 은 전원 배선이고, 실리콘 기판 및 알루미늄 전원 배선 (5) 은 대향 배선을 형성한다. 반도체 칩 내의 점유 영역을 증가시키지 않고 단위 길이당 커패시턴스를 확보하기 위하여, 트랜치 기술을 이용하여, 대향 배선들 간의 간격이 대체로 일정한 거리를 유지하도록, 요철부 (오목-볼록) 를 선로 소자의 폭 방향으로 기판 (1) 상에 제공함으로써, 요철부가 제공되는 선로 소자를 형성한다.
제 5 실시형태에서와 같이, 산화막 (2) 의 두께는 현재의 5000Å 에서 50Å 로 감소되고, 약 24 의 유전율을 갖는 LaAlO3 는 산화막 (2) 을 위한 재료로서 채택되고, 단위 길이당 커패시턴스는 트렌치 기술을 이용하여 요철부를 배선에 형성함으로써 10 배 증가하고, 배선폭은 현재의 50㎛ 에서 250㎛ 로 증가시킴으로써, 반도체에 이용되는 본 발명의 선로 소자 전체에 대하여 단위 길이당 커패시턴스는 100 × 6 ×10 × 5 = 30000 배가 된다.
도 8 에서 도시하는 바와 같이, 본 실시형태의 반도체 회로에서, 예를 들어, 플루오르화수소산 등에 의해 실리콘 기판 (1) 상에 트렌치를 형성하는 기술, 트렌치가 형성될 부분을 제외한 영역을 마스킹 처리하는 것을 포함하는 트렌치 기술을 이용하여, 실리콘 기판 (1) 상에 요철부를 형성하고, 50 Å 의 두께를 갖는 LaAlO3 막 (2) 과 5000Å 의 두께를 갖는 알루미늄 (5) 을, CVD, 및 스퍼터링, 예를 들어, 트렌치가 형성되는 기판 상부를 스퍼터링하여, 각각 이 순서의 배치로 형성되고, 뒤이어, 알루미늄 (5) 상에 마스크를 형성하고, 이 마스크를 배선이 아닌 알루미늄을 제거한 후에 에칭에 의해 LaAlO3 (예를 들어 인산) 을 제거하여, 소정의 배선을 형성하고, 그 후, 전술한 바와 같이 제공되는 배선 상에 실리콘 산화막 (9) 을 적어도 배선을 피복하는 피복으로서 형성한다. 전술한 실시형태에서와 같이, 이러한 피복부는 선로 소자가 제공되는 반도체 회로의 표면의 전체 영역을 도포할 수 있고, 또는 반도체 회로의 측면 중 한면 또는 두면을 도포할 수 있다 (도면에서, 수직 방향에서의 표면). 따라서, 본 실시형태에서 또한 피복부는 선로 소자의 상부를 적어도 피복하도록 형성된다.
또한, 본 실시형태에서, 제 2 실시형태 및 다른 실시형태들에서와 같이, 송신 방향 (도면에 수직인 방향) 으로 요철부를 또한 형성할 수도 있다.
또한, 본 실시형태의 변형으로서, 제 3 실시형태에서 나타낸 바와 같이, 유전체 (8) (예를 들어, 4 보다 작지 않은 유전율을 가지는 고 유전체) 를 전원 선로 (5) 상에 형성함으로써, 표면파를 위한 선로를 형성하는 구조의 예를 언급할 수 있다. 유전체 (8) 에 관한 구체적인 재료와 박판막의 두께는 제 3 실시형태에서와 동일하고, 유전체 (8) 의 제조방법도 또한 제 3 실시형태와 동일하다. 흔히, 피복부 (9) 는, 제 3 실시형태에서와 같이, 유전체 (8) 의 유전율과 상이한 유전율을 갖는 재료를 이용할 수 있고, 유전체 (8) 의 유전율은 제 3 실시형태와 동일한 방식으로 피복부보다 더 높은 유전율을 갖는 유전체 (8) 용 재료를 선택하는 것이 바람직하다.
(제 6 실시형태)
본 발명과 관련되는 반도체 회로에 관한 제 6 실시형태를 도 9 에 나타낸다. 제 1 실시형태와 비교하여, 본 실시형태에서는, 유전체 (6) 및 알루미늄 배선 (10) 은 상부층으로서 적층되고, 제 1 실시형태의 선로의 최상부에 배선 (5), 유전체 (6) 및 알루미늄 배선 (10) 으로 구성되는 선로가 추가된다. 알루미늄 배선 (10) 은 그라운드 배선이다. 그 결과, 본 실시형태는 칩 내의 점유 면적이 증가되지 않고 단위 길이당 커패시턴스가 증가되는 것을 특징으로 한다.
제 6 실시형태에서는, 산화막의 두께를 현재의 5000Å 에서 50Å 으로 감소시키고, 산화막용 재료를 약 24 의 유전율을 갖는 LaAlO3 로 변화시키며, 배선에 요철부를 형성함으로써 배선 폭의 변화 없이 단위 길이당 커패시턴스를 5 배 증가시키며, 배선폭을 현재의 50㎛ 에서 250㎛ 로 증가하고, 배선의 바닥면 및 상부면 상에 LaAlO3 및 그라운드 배선을 형성함으로써, 전체 선로 소자에 관한 단위 길이당 커패시턴스는 100 × 6 × 5 × 5 × 2 = 30000 배로 증가한다. 비록, 제 1 실시형태에서의 선로 소자의 경우, 예를 들어, 상이한 전기 전도성을 갖는 두 종류의 선로를 유전체 (고-유전율 절연체: 예를 들어, 4 보다 작지 않거나 4 를 초과하는 유전율을 가지는 재료) 를 사이에 두고 제공하는 반면, 본 제 6 실시형태에 이용되는 선로 소자는 거의 동일한 도전성을 갖는 선로가 유전체를 사이에 두고 제공된다. 그리고, 본 실시형태에서, 선로 소자로서 제 1 실시형태의 선로 소자와 동일한 구조를 갖는 도 6 내지 8 도 포함하는 선로 소자를 선택할 수 있다. 이들을 선로 소자 구조로서 선택하는 경우, 대향 관계로 제공되는 그라운드 및 전원 배선은 각각 참조 번호 1 이 그라운드를 참조 번호 5 가 전원 배선을 나타내며, 또한, 비록 전원 배선 (5) 이 변화하지 않더라도 제 1 실시형태에서 적용되는 선로 소자 구조와 동일한 방식으로 그라운드 (3) 와 전원 배선 (5) 이 유전체 (4) 를 사이에 두는 선로 소자 구조로 이루어지는 선로 소자, 또한, 다른 방법으로, 참조 번호 2 및 10 이 그라운드를 나타내고, 참조 번호 5 가 전원 배선을 나타내며, 전원 배선 및 그라운드 (3 및 10) 가 유전체 (4 또는 6) 각각을 사이에 두고 대향 관계로 제공됨으로써, 샌드위치형의 선로 소자 구조를 형성한다.
도 9 에서 도시되는 바와 같이, 본 실시형태의 반도체 회로에서, 통상의 제조 방법을 이용하여 실리콘 기판 (2) 상에 실리콘 산화막 (7) 을 형성하고, 그 후, CVD 와 같은 방법을 적용하여 다결정 실리콘 (3) 을 형성하고, 그 후, 플루오르화수소산 또는 TBAC (테트라부틸암모늄 클로라이드) 등과 함께 건식 에칭 또는 습식 에칭을 이용하여 패터닝을 수행함으로서, 마스킹된 다결정 실리콘에 요철부가 형성되고, 요철부의 형성 이후에 LaAlO3 막 (4) 을 50Å 의 두께로 형성하고, 알루미늄을 적층하며 (예를 들어, 증착 방법), LaAlO3 막 (6) 을 50Å 의 두께로 더 형성하며, 알루미늄 (10) 형성 후 에칭을 통해 선로 형상을 형성한 후, CVD 등을 적용함으로써 실리콘 산화막 (9) 으로부터 피복막을 형성함으로써 반도체 회로를 제조한다.
(제 7 실시형태)
도 10(a), 10(b) 및 10(c) 에서 제 7 실시형태를 나타낸다. 도 10(a) 에서, A 부는 선로 소자이고, 도 10(b) 는 A 부로 나타낸 바와 같은 선로 소자를 본 발명의 반도체 회로에서 이용하는 실시형태를 도시하며, 도 10(c) 는 선로 소자 자체에 요철부가 형성되는 실시예를 나타낸다. 또한, 본 실시형태는 제 6 실시형태에서와 같이, 배선 및 유전체막을 적층함으로써, 배선에 대해 필요한 칩 상에서의 점유면적을 증가시키지 않고 단위 길이당 커패시턴스를 증가시키는 것을 특징으로 한다. 비록 도 10(a) 는 도 10(b) 의 Z-Z' 선에 따른 단면도이지만, 본 실시형태에서 나타낸 형태는 설명을 목적으로 한 것으로, 전원 배선 및 그라운드 배선이 전기적으로 활성 상태에 있지 않다면, 즉, 전원 배선 및 그라운드 배선이 유전체를 통해 적층되기에 충분하다면, 형태의 조합을 자유롭게 선택할 수 있다. 도 10(a) 의 A 부는 기판 (1) 에 수직으로 요철부를 제공한 실시예를 나타낸다. 그러나, 예를 들어, 요철부는 대략적으로 기판에 대해 평행하게 제공되거나 또는 기판 (1) 과 각도를 형성하도록 제공될 수도 있다 (이 각도는 일정 또는 가변적일 수도 있고, 또는 이 각도는 계속적으로 변할 수도 있다). 또한, 요철부는 또 다른 요철부를 더 포함할 수도 있다. 또한, 요철부는 복수로 제공될 수도 있다. 비록 도 10(b) 에서 나타낸 선로 소자가 전체적으로 선형적으로 형성된다고 하더라도, 도 10(c) 에서 나타낸 바와 같이 요철부를 3차원적으로 제공하는 것도 또한 가능하다. 또한, 도 10(b) 의 Z-Z' 선에 따른 단면의 형상은 동일한 형상인 것이 바람직하다.
다른 실시형태에서와 같이, 본 실시형태에서는, 기판 (1) 상에 선로 소자를 제공하고, 반도체 회로에 이용되는 선로 소자는 그라운드와 전원 배선이 유전체를 사이에 두고 전기적으로 비전도 상태로 있으며, 그라운드와 전원 배선 사이에 샌드위치되어 지지되는 유전체도 고주파 선로이다. 또한, 선로 소자의 특성 임피던스는, 다른 실시형태들에서와 같이, 전술한 반도체 회로에서 이용되는 선로 소자의 임피던스 값을 고정하여, DC 전원의 전압 변화에서의 피크값이 고 주파수 효과로 인해 소정의 영역 내에서 유지되도록 한다.
제 7 실시형태에서, 산화막 두께는 현재의 5000 Å 로부터 50 Å 로 감소되고, 약 24 의 절연 상수를 갖는 LaAlO3 는 산화막용 재료로서 채택되며, 단위 길이당 커패시턴스는 기판 (1) 에 대해 수평인 요철부 (이 요철부는 도 10(a) 에서 생략된다) 를 제공하도록 배선을 형성함으로써, 칩 내에서 점유되는 폭을 변화시키지 않고 2.5 배 증가하고, 배선폭을 현재의 50㎛ 에서 250㎛ 로 증가시키고, 2 개의 배선층 및 3 개의 그라운드층은 LaAlO3 막을 사이에 두고 적층되며, 배선층을 전기적으로 서로 연결하고, 그라운드층을 전기적으로 서로 연결함으로써, 단위 길이당 커패시턴스를 4 배 증가시키고, 전체적으로 단위 길이당 커패시턴스가 100 × 6 × 2.5 × 5 × 4 = 30000 배 증가된다.
본 실시형태에서, 전술한 제 6 실시형태에서와 동일한 방식으로, 실리콘 산화막 (7) 을 실리콘 기판 (1) 상에 형성하고, 다결정 실리콘 (3) 을 실리콘 산화막 (7) 상에 형성한다 (단계 S100). 다음으로, 마스크를 이용하여 다결정 실리콘 (3) 을 패터닝하여 요철부를 형성하고, LaAlO3 막 (4a) 을 50Å 의 두께로 형성하며 (단계 S101), 증발 방법 등을 이용하여 배선 (5a) 을 알루미늄으로부터 형성한다 (단계 S102). 또한, LaAlO3 막 (4b) 을 50Å 의 두께로 형성하고 (단계 S103), 콘택트홀을 형성한 후, 그라운드 배선 (10a) 을 알루미늄으로부터 형성하고 (단계 S104), 다결정 실리콘 (3) 및 그라운드 배선 (10a) 을 서로 전기적으로 연결한다 (단계 S105). 또한, LaAlO3 막 (4c) 을 50Å 의 두께로 형성하고, 콘택트 홀을 형성한 후, 전력 소스 배선 (5b) 을 알루미늄으로부터 형성하고 (단계 S106), 알루미늄 배선 (5a) 에 전기적으로 연결한다 (단계 S107). 또한, LaAlO3 막 (4d) 을 50Å 의 두께로 형성하고 (단계 S108), 콘택트 홀을 형성한 후 그라운드 배선 (10b) 을 알루미늄으로부터 형성하고 (단계 S109), 그라운드 배선 (10a) 에 전기적으로 연결한다 (단계 S110). 그 이후에, 실리콘 산화막 (9) 으로부터 피복막을 형성한다 (단계 S111).
본 실시형태에서, 전술한 제조 방법을 이용하여, 상부로 연장하는 단면을 갖는 빗살 형태의 그라운드 배선을 실리콘 산화막 (7) 을 사이에 두고 실리콘 기판 (1) 상에 다결정 실리콘 (3) 및 알루미늄 배선 (10a, 10b) 을 적층함으로써 형성하고, 알루미늄 배선 (5a, 5b) 을 박판하고 이들을 빗살 또는 가지의 형태로 분기 (branch) 하여 전력 소스 배선을 형성하고, 절연막 (4a, 4b, 4c, 4d) 등을 개재하는 것을 포함하는 방법에 의해 전력 소스 배선과 그라운드 사이의 간격을 대체로 일정한 거리로 유지함으로써 전기적 비접촉 상태를 유지하여 선로를 형성한다. 또한, 요철부는 전력 소스 배선 및 그라운드 배선의 표면 상에서도 형성된다. 전력 소스 배선은 다결정 실리콘 및 알루미늄 배선 (10a, 10b) 으로부터 형성될 수도 있고, 그라운드 배선은 알루미늄 배선 (5a, 5b) 으로부터 형성될 수도 있다. 본 실시형태에서, 하부층은 다결정 실리콘이고, 이것은 다결정 실리콘이 기판 (1) 으로서 이용되는 실리콘과 양호하게 매칭되기 때문이다. 따라서, 본 발명에서, 선로 소자는 반도체 프로세스의 특징을 최대한 활용하는 동안에 온-칩 상태로 이용된다. 따라서, 선로 소자를 반도체에서 이용하는 경우, 그 구조에 있어서 고주파 파의 선로 소자를 구성하는 유전체 내에서 정의되는 동안 전원 회로와의 연결이 가능한한 최소화된다. 따라서, 특징들을 디커플링하는 데에 있어서 우수한 반도체 회로가 설계될 수 있다.
(제 8 실시형태)
도 11(a), 11(b) 및 11(c) 를 참조하여 본 발명의 제 8 실시형태를 설명한다.
본 실시형태에서, 동일한 칩 내의 다른 부분에 이용되는 절연막 (예를 들면, 트랜지스터의 게이트 절연막) 을 이용하여 선로 소자 내의 절연막 두께를 감소시킴으로써, 저용량선로 소자를 실현할 수 있다.
도 11(a), 11(b), 11(c) 는 제 8 실시형태와 관련되는 반도체 회로에 이용되는 선로 소자의 구성을 나타낸다. 이 선로 소자에서, 선로 소자 및 확산층 (15, 16) 은 실리콘 등에 의해 형성되는 반도체 기판 (1) 상에 이격된 관계로 형성되며, 유전체막 (17) 은 확산층 (15, 16) 사이의 영역에 배치된다. 배선 (18) 이 이 유전체막 (17) 상에 더 배치된다.
확산층 (15, 16) 둘레의 반도체 기판 (1) 상에 소자분리영역 (필드 산화막) (14) 을 형성하여, 필드 산화막 (14) 에 둘러싸인 영역 내부 및 외부의 영역을 전기적으로 고립시킨다. 도면에서 나타낸 바와 같이, 확산층 (15, 16) 각각은 그라운드에 접속되는 것이 바람직하다. 전술한 구조에서, 반도체 기판 (1), 유전체막 (17) 및 배선 (18) 은 선로 소자를 구성한다. 또한, 반도체 기판 (1) 및 확산층 (15, 16) 은 동일한 극성을 갖거나, 또는 상이한 극성을 가질 수도 있다. 이는 예를 들면, 반도체 기판 (1) 이 N 형으로 이루어질 때, N+ 형 확산층 (15, 16) 이 제공되며, 또는, P+ 형 확산층이 제공될 수도 있다. 또한, 반도체 기판 (1) 이 P 형으로 이루어지는 경우에도 동일하게 적용된다. 또한, 본 실시형태에서, 도 11(a) 및 11(b) 에서, 기판 (1) 과 소오스 및/또는 드레인 사이를 단전시킴으로써 동전위를 획득하거나 그라운드에 접속시킬 수도 있다.
이하, 반도에 기판 (1) 이 P 형으로 이루어지고, 확산층 (15, 16) 이 N+ 형으로 이루어지는 경우를 예로서 설명한다. 도 6 에 나타낸 바와 같이, 반도체 기판 (1), 확산층 (15, 16), 유전체막 (17) 및 배선 (18) 으로 구성되는 구조는 MOS 형 트랜지스터와 동일한 구성이다. 즉, 본 실시형태는, MOS 형 트랜지스터의 게이트 전극을 선로 소자로서 이용하는 구조이며, 이 구조는 확산층 (15, 16) 이 소오스 및 드레인에 대응하고, 유전체막 (17) 이 게이트 절연막에 대응하며, 배선 (18) 이 게이트 전극에 대응하도록 이루어진다.
유전체막 (7) 은 SiO2, SiO, SiN, TaO2, TiO2, Al2O3, MgO, SrTiO3, ZrO2, 및 LaAlO3 와 같은 재료로 형성될 수도 있다. 이러한 유전 재료는 단독으로 이용되거나 2 종류 이상 결합하여 이용할 수도 있다. 이러한 재료는 실리콘 반도체 공정에서 특별하게 이용될 수 있으므로, 목적에 적합하다. 배선 (18) 으로서, 다결정 실리콘, 및 알루미늄, 알루미늄 합금 및 구리와 같은 금속을 이용한다. 확산층 (15, 16) 은 불순물 (예를 들면, 비소, 인 및 붕소) 이 고농도로 확산되는 영역이다.
본 실시형태에서, MOS 트랜지스터의 게이트 절연막으로부터 선로 소자를 형성함으로써, 500 내지 1000 nm (5000 내지 10000 Å) 의 일반적인 막두께로 형성되는 필드 산화막 (14) 을 이용하는 선로 소자를 형성하는 경우보다 배선 커패시턴스를 쉽게 증가시킨다. 또한, 이러한 커패시턴스를 갖는 선로 소자는 LSI 내에 트랜지스터를 제조하는 공정을 적용하여 제조될 수 있기 때문에, 제조 공정의 간소화가 가능하다.
다음으로, 본 실시형태에 관련되는 반도체 회로에 이용되는 선로 소자의 제조 공정을 설명한다.
먼저, MOS 트랜지스터가 형성될 반도체 기판 (1) 상의 영역 주변에 필드 산화막 (14) 을 형성한다 (단계 S201). 예를 들면, 반도체 기판 (1) 이 실리콘으로부터 형성되는 P 형 반도체인 경우, 반도체 기판 (1) 의 표면을 산화하여 필드 산화막 (14) 를 형성한다. 다음으로, 반도체 기판 (1) 의 표면 상에 유전체막을 게이트 절연막으로서 형성한다 (단계 S202). 그 후, 이 형성된 유전체막 상에 도전성막을 형성한다 (단계 S203). 저압 CVD 방법 등을 이용하여 막 형상의 다결정 실리콘으로부터 도전성막을 형성한다. 획득되는 도전성막을 마스크 형성함으로써, 불필요한 부분을 에칭하고, 마스크를 제거한 후 소정의 배선 형상으로 유전체막 (17) 과 배선 (18) 을 형성한다 (단계 S204). 그 후, 필드 산화막 (4) 으로 둘러싸인 반도체 기판 (1) 의 표면의 영역에서, 배선 (18) 의 양 단부의 영역으로 이온을 주입하여, 반도체 기판 (1) 의 극성과 반대의 극성을 제공함으로써, 확산층 (15, 16) 을 형성한다 (단계 S205). 예를 들면, 반도체 기판 (1) 이 P 형 반도체인 경우, N+ 형 확산층을 형성한다.
전술한 공정을 이용하여, 반도체 기판 (그라운드)(1), 유전체막 (17) 및 배선 (전원 배선)(18) 으로 구성되는 선로 소자를 형성한다.
또한, 이러한 선로 소자 구성의 배선 (18) 으로 전압을 인가할 때, 반도체 기판 (1) 은 전압에 영향을 받으며, 기판 전압이 거의 변동되지 않는다. 그러나, 전압 변동 크기는 선로 소자의 양 단부 상의 확산층 (15, 16) 을 제공하고 이들을 그라운드에 접속시킴으로써, 최소화될 수 있다.
(제 9 실시형태)
본 발명의 반도체 회로의 제 9 실시형태를 설명한다.
본 실시형태에 관련되는 반도체 회로에 이용되는 선로 소자는, 트랜지스터의 게이트 절연막을 이용하는 경우에 트랜지스터의 게이트 전극의 저항이 배선의 저항과 상이할 때 "배부 (backing)" 방식이라 불리워지며 게이트 절연막에 대향하는 표면측과 반대면 상에 전기적 바이패스 (bypass) 가 제공됨으로써 선로 소자의 저항이 조절되고 선로 소자의 커패시턴스가 증가되는 구성으로 이루어진다.
도 12(a), 12(b), 12(c) 는 본 실시형태에 관련되는 반도체 회로에 이용되는 선로 소자의 구성을 나타낸다. 이 선로 소자에서, 실리콘 등으로 형성되는 P 형 또는 N 형 반도체 기판 (1) 상에는, 반도체 기판 (1) 의 극성과 반대 극성을 갖는 확산층 (15, 16) 이 그 사이에 간격을 갖고 형성되고, 유전체막 (17) 이 확산층 (15, 16) 사이의 영역에 배치된다. 그리고, 유전체막 (17) 상에는 배선 (18), 층간 유전체막 (20) 및 배부가 더 적층된다. 또한, 층간 유전체막 (20) 에는 하나 이상의 콘택트홀 (19) 이 형성되며, 배선 및 배부 배선 (21) 이 콘택트홀 (19) 을 통해 함께 접속된다. 또한, 배선 (18), 콘택트홀 (19) 및 배부 배선 (21) 은 스위칭 소자에 전력을 공급하는 전력 공급 배선의 부분을 구성한다.
확산층 (15, 16) 둘레의 반도체 기판 (1) 상에는 소자고립 영역 (필드 산화막) (14) 이 형성되고, 이 필드 산화막 (14) 으로 둘러싸인 영역 외부 및 내부 영역은 전기적으로 고립된다. 또한, 확산층 (15, 16) 각각은 그라운드에 접속된다. 전술한 구성에서, 반도체 기판 (1), 유전체막 (17), 배선 (18), 층간 유전체막 (20) 및 배부 배선 (21) 은 선로 소자를 구성한다.
도 12(a), 12(b), 12(c) 에서 알 수 있는 바와 같이, 반도체 (1), 확산층 (15, 16), 유전체막 (17) 및 배선 (18) 로 구성되는 구성은 MOS 형 트랜지스터이다. 제 2 실시형태에서 알 수 있는 바와 같이, 또한, 본 실시형태는 MOS 형 트랜지스터의 게이트 전극을 이용하는 구조이며, 확산층 (15, 16) 은 소오스 및 드레인에 대응하며, 유전체막 (17) 은 게이트 절연막에 대응하며, 배선 (18) 은 게이트 전극에 대응한다.
유전체막 (17) 및 층간 절연막 (20) 용 재료로서, SiO2, SiO, SiN, TaO2, TiO2, Al2O3, MgO, SrTiO3, ZrO2, LaAlO3 등을 이용할 수 있다. 이러한 재료는 실리콘 반도체 공정과 우수한 호환성을 가지므로, 유전체막 (17) 과 층간 절연막 (20) 재료로서 적합하다. 이러한 유전 재료는 단독으로 또는 혼합하여 이용할 수도 있다. 배선 (18) 및 배부 배선 (21) 용 재료로서, 다결정 실리콘 및 알루미늄, 알루미늄 합금 및 구리와 같은 금속을 이용할 수 있다. 또한, 반도체 기판 (1) 으로서, 제 1 실시형태에서 설명한 재료와 동일한 재료를 이용할 수도 있다.
MOS 형 트랜지스터의 게이트 전극을 이용하는 경우, 배선 (18) 을 비교적 낮은 도전성을 갖는 재료로 형성한다면 (예를 들면 불순물이 확산된 다결정 실리콘), 배선 (18) 의 저항이 증가한다. 이 경우, 직류 전원 공급 커패시턴스가 열화된다.
본 실시형태에 관련되는 반도체 회로에 이용되는 선로 소자에서, 배선 (18) 의 저항은 알루미늄 등으로부터 배부 배선 (21) 을 형성함으로써 감소된다. 배부 배선 (21) 용 재료로서, 알루미늄 합금과 구리와 같은 금속을 알루미늄에 첨가하여 이용할 수 있다.
본 발명의 제 9 실시형태에서, 본 발명의 전술한 제 8 실시형태의 배선 (18) 을 다결정 실리콘으로 형성하고 배선 (18) 의 저항을 비교적 높게 하는 경우, 배부 배선 (21) 은 배선 (18) 의 저항을 감소시키기 위하여 알루미늄과 같은 금속으로 형성한다. 배부 배선 (21) 용 재료로서, 알루미늄 합금 및 구리와 같은 금속을 알루미늄에 첨가하여 이용할 수 있다. 몇몇 경우, 유기 도전체 (폴리피롤, 폴리아세틸렌 등) 을 이용할 수 있다. 본 발명의 제 8 실시형태에서, 층간 절연막 (20) 을 다결정 실리콘막인 배선 (18) 의 상부층으로서 형성하고, 이 층간 절연막 (20) 의 상부층으로서, 다결정 실리콘막 보다 낮은 저항을 갖는 알루미늄 금속으로 형성되는 배부 배선 (21) 을 형성한다. 배부 배선 (21) 및 배선 (18) 은 하나 이상의 콘택트홀 (18) 을 통해 서로 전기적으로 접속된다.
다음으로, 본 발명의 제 9 실시형태로 나타낸 전술한 반도체 회로의 제조 방법을 설명한다.
본 발명의 제 9 실시형태에서, 배선 (18)(전원 배선) 형성 후, 실리콘 옥사이드막으로 형성되는 층간 절연막 (20) 을 형성한다. 다음으로, 콘택트홀 (19) 은 층간 절연막 (20) 으로 이루어지며, 다음으로, 콘택트홀 (19) 의 내부를 포함하는 층간 절연막 (20) 의 표면 상에 알루미늄 금속막을 형성한 후, 이 도전성막을 패턴화함으로써, 배부 배선 (21) 을 형성한다.
저주파수 대역에서의 디커플링을 고려할 때, 필요한 선로 소자 길이가 길어지고, 온-칩 상태의 선로 소자의 크기가 너무 크게 되는 경우, 전술한 제 1 내지 제 9 실시형태에 이용되는 선로 소자를 인쇄회로기판 상에 직접 탑재하거나 개별 선로 소자로서 이들을 배치할 수 있고, 또한, 패키지와 같은 리드 프레임 상에 선로 소자를 탑재하는 방법을 이용할 수 있다. 그러나, 디커플링 소자를 스위칭 소자와 같은 고주파수 파를 생성하는 소자 주변에 배치할 때, 우수한 디커플링 소자 특성을 획득하므로, 이는 고속 설계에 바람직하다. 선로 소자가 온-칩 탑재되는 방법은 고밀도 설계에 바람직하다. 따라서, 온-칩 영역, 리드 프레임 및 인쇄회로기판의 여러 위치에 선로 소자를 설치하여, 선로 소자의 실효 주파수를 디커플링하는 광대역 설계를 달성하고, 디커플링 특성을 보다 개선함으로써, 초고속 설계 및 고밀도 설계를 구현할 수 있게 된다. 통상의 반도체 공정에서 이용되는 CVD 방법, 증착법 등을 이용하여 이러한 반도체에 배선 및 유전체막을 형성한다. 인산 처리, 수소산 처리 및 4 가 암모늄염 처리를 포함하는 습식 공정, 또는 방전에 의해 불소 이온 (BF3 와 같은 불소를 함유하는 화합물) 을 형성함으로써 수행하는 건식 공정 등에 의해 에칭 처리를 수행한다. 또한, FIB (초점 이온 빔) 및 MEM (미세-전자-기계적) 시스템과 같은 나노기술을 이용하여 요철부 형상을 형성할 수 있다.
본 실시형태에서, -40 dB 및 0.3 Ω 과 같은 수치는 설명의 편의를 위한 예시로 주어진 것으로, 본 발명에서는 본 발명의 요지에 부합된다면 상기 수치와 다른 수치를 포함한다. 본 발명의 특징은 광대역 및 저임피던스에 있는 것으로, 이 특징 대부분을 이용하여 통상의 커패시터 대용으로 본 발명을 적용하는 경우에 전술한 수치가 크게 상이할 수 있다.
또한, 본 발명에 관련되는 반도체 회로에 적용되는 선로 소자에 이용되는 각 재료의 유전율, 막두께, 선로 소자 길이, 요철부의 애스팩트비, 및 요철부의 구조적인 조합에 대한 다양한 변형 또한 본 발명에 포함된다.
비록 본 발명은 실리콘 반도체 공정에 의해 제조될 수 있지만, 본 발명을 이 공정으로 제한되는 것은 아니며, 공지된 실리콘 반도체와 다른 반도체 공정을 적용할 수 있다. 따라서, 본 발명은 본 발명의 전기적 특성을 필요로 하는 모든 전자 기기에 이용될 수 있다.
절연막으로서 이용될 수 있는 상이한 유전율을 갖는 막 재료로서, 실리콘 산화막의 유전율과 거의 동일한 약 4 의 유전율을 갖는 에폭시 수지, 약 8 의 유전율을 갖는 SiO, 질화 실리콘, TaO2, TiO2, Al2O3, 및 MgO, 약 16 의 유전율을 갖는 SrTiO3, ZrO2, 및 다결정 실리콘, 약 24 의 유전율을 갖는 LaAlO3, 약 300 의 유전율을 갖는 BST (Ba-Sr-TiO2), 약 1000 의 유전율을 갖는 PZT (Pb-Zr-TiO2), 및 유전율이 높은 다른 재료를 이용할 수 있다. 실리콘 공정 등에 이용될 수 있는 고유전율을 갖는 재료를 선택하는 것이 바람직하며, 이 경우, 이 공정은 간단하게 되어 비용 측면에서 이롭다.
선로 소자의 특징으로서, 유전손실 (tanδ) 이 클 때, 고주파 발생원에서 생성되는 고주파 전자기파는 디커플링 특성 개선 결과에 의해 전원측에 전달되는 것이 적절하지 않을 수도 있다. 유전손실은, 선로 소자 상에 입사하는 전자기파가 열손실되거나 종단되지 않는 범위까지 증가 되는 것이 바람직하다.
전술한 제 2 실시형태는 요철부가 X 축 및 Y 축의 양방향으로 제공되는 구성이다. 그러나, 본 발명에 관련되는 반도체 회로는 일축 방향 (예를 들면, X 축, Y 축, Z 축) 또는 3 축 방향으로의 요철부의 제공을 또한 포함한다. 요철부의 형상을 특별하게 한정하지 않았지만, 반도체 공정을 이용하여 형성될 수 있는 요철부 형상을 선택하는 것이 바람직하다. 또한, 요철부는 기판 내의 트렌치를 형성함으로써 제조될 수 있으며, 또는, 유전체 또는 도전체로부터 기판 상에 형성될 수도 있으며, 다른 선로 소자를 구성하는 배선은 이 요철부 상에 형성될 수도 있고, 기판 내에 그리고 기판 상에 형성되는 요철부를 이용하여 선로 소자를 형성할 수 있다. 이 경우, 유전 재료로부터 요철부를 형성할 때, 요철부 상에 형성되는 막의 재료는 유전체 보다 높은 유전율을 갖는 재료로부터 선택되며, 또는, 선로 소자를 구성하는 배선은 도전성 재료로부터 막 형상으로 형성됨으로써, 전술한 실시형태 각각에서 설명되는 바와 같은 선로 소자를 이용하는 반도체 회로를 제조할 수 있다.
산업상이용가능성
본 발명의 반도체 장치는 그 배선에 선로 소자를 가지며, 이러한 선로 소자를 이용하는 반도체 회로는 반도체 회로를 이용하는 주파수 대역에서 실질적으로 일정한 임피던스를 갖는다. 따라서, 반도체 장치는 광대역에서 안정적인 낮은 임피던스 특성을 가지므로, 고속 반도체 회로의 전원 디커플링을 실현할 수 있다. 광대역 주파수 대역에서 전원은 주파수로 인해 거의 변화하지 않기 때문에, 안정적인 동작이 보장된다. 고주파의 파가 약한 경우는 극히 적기 때문에, EMC 측정시에도 우수한 반도체 회로를 제공할 수 있다.

Claims (28)

  1. 전원 배선과, 그라운드 배선 또는 그라운드 표면이 유전체를 사이에 두고 대향 배치되는 선로 소자로서,
    상기 선로 소자를 피복하는 절연체 피복부가 제공되는 것을 특징으로 하는 선로 소자.
  2. 반도체 기판 또는 도전체층 상에 실질적으로 일정한 두께로 형성되는 제 1 유전체, 및 상기 제 1 유전체 상에 형성되는 제 1 도전체를 적어도 포함하는 선로 소자로서,
    상기 제 1 유전체는, 고주파의 진행방향으로 상기 제 1 유전체의 길이를 소정의 길이로 규정하여 형성되며,
    상기 선로 소자를 피복하는 절연체 피복부가 제공되는 것을 특징으로 하는 선로 소자.
  3. 제 2 항에 있어서,
    상기 반도체 기판 또는 상기 도전체층과 상기 제 1 유전체 사이의 계면, 및 상기 제 1 유전체와 상기 제 1 도전체 사이의 계면 중 하나 이상의 계면에, 요철부가 형성되는 것을 특징으로 하는 선로 소자.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 도전체는 막 형상으로 더 형성되며,
    상기 제 1 도전체와 상기 피복부 사이에 막 형상으로 제 2 유전체가 형성되는 것을 특징으로 하는 선로 소자.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 도전체는 막형상으로 더 형성되며,
    상기 제 1 도전체와 상기 피복부 사이에 형성되는 제 2 유전체를 사이에 두고 제 2 도전체가 제공되는 것을 특징으로 하는 선로 소자.
  6. 제 1 도전체의 상부면, 하부면 및 측면 중 하나 이상의 표면이 제 3 유전체로 피복되는 선로 소자로서,
    상기 선로 소자는 제 4 유전체로 피복되는 것을 특징으로 하는 선로 소자.
  7. 제 6 항에 있어서,
    상기 제 3 유전체는, 상기 제 3 유전체에서 진행하는 고주파 진행 방향에 대해 상기 제 3 유전체의 길이를 소정의 길이로 규정하여 형성하는 것을 특징으로 하는 선로 소자.
  8. 제 6 항에 있어서,
    상기 제 1 도전체의 표면 상에는 요철부가 형성되며,
    상기 제 3 유전체는 요철부를 제공하도록 형성되는 것을 특징으로 하는 선로 소자.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 도전체의 상부면, 하부면 및 측면 중 하나 이상의 표면에 제공되는 상기 제 3 유전체의 유전율은 상기 제 4 유전체의 유전율 보다 높은 것을 특징으로 하는 선로 소자.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 선로 소자는 전자기파의 진행 방향에 대하여 실질적으로 수직 및/또는 실질적으로 수평인 요철부를 제공하도록 형성되는 것을 특징으로 하는 선로 소자.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 선로 소자에서, 전자기파의 진행 방향에 대하여 실질적으로 수직인 단면 및/또는 실질적으로 수평한 단면들이 실질적으로 동일한 것을 특징으로 하는 선로 소자.
  12. 제 1 항에 있어서,
    상기 전원 배선 또는 상기 그라운드 배선이 대략 빗 (comb) 형상으로 형성되며,
    대략 빗 형상으로 형성되는 상기 전원 배선 또는 상기 그라운드 배선은, 상기 전원 배선 또는 상기 그라운드 배선이 유전체를 사이에 두고 대향 관계로 제공되도록 제공되는 것을 특징으로 하는 선로 소자.
  13. 제 12 항에 있어서,
    상기 빗 형상 중 빗살은 상기 전원 배선 또는 상기 그라운드 배선을 구성하며,
    빗 형상으로 형성되는 상기 전원 배선 또는 상기 그라운드 배선에서 상기 빗 형상 중 배부 (back portion) 는 상기 반도체 기판에 실질적으로 수직하여 연장되는 것을 특징으로 하는 선로 소자.
  14. 트렌치가 반도체 기판에 형성되고, 상기 반도체 기판 상에 유전체를 사이에 두고 대향관계로 배치되는 전원 배선을 갖는 선로 소자로서,
    상기 선로 소자는 상기 유전체와 상기 전원 배선으로 구성되며,
    상기 선로 소자 중 적어도 유전체를 피복하는 피복부가 제공되는 것을 특징으로 하는 선로 소자.
  15. 트렌치가 반도체 기판에 형성되고, 상기 반도체 기판 상에 유전체를 사이에 두고 대향관계로 배치되는 전원 배선을 갖는 선로 소자로서,
    상기 선로 소자는 상기 반도체 기판, 상기 유전체 및 상기 전원 배선으로 구성되며,
    상기 선로 소자 중 적어도 유전체를 피복하는 피복부가 제공되는 것을 특징으로 하는 선로 소자.
  16. 반도체 기판의 주면 상에 형성되는 유전체막, 상기 반도체 기판의 상기 주면 상에 상기 유전체막이 개재되어 형성되는 확산층, 및 상기 유전체막 상에 형성되는 배선을 가지며, 상기 반도체 기판, 상기 유전체막 및 상기 배선을 포함하여 선로가 형성되는 선로 소자로서,
    고주파 발생원으로부터 생성되는 전자기파의 주파수 대역에서, 상기 선로에 입력되는 전자기파에 따라 변화하는 전원 전압의 피크값이 상기 전원 전압을 기준으로 하여 결정되는 소정의 값 이하가 되도록 상기 선로의 특성 임피던스를 설정하는 것을 특징으로 하는 선로 소자.
  17. 제 16 항에 있어서,
    상기 확산층은 그라운드에 접속되는 것을 특징으로 하는 선로 소자.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 반도체 기판, 상기 유전체막 및 상기 배선과 함께 상기 선로 소자를 형성하고 상기 배선에 전기적으로 접속되는 배부 (backing) 도전체를 더 포함하는 것을 특징으로 하는 선로 소자.
  19. 제 18 항에 있어서,
    상기 선로 소자는 상기 배선과 상기 배부 도전체 사이에, 상기 반도체 기판, 상기 유전체막, 상기 배선 및 상기 배부 도전체와 함께 상기 선로를 구성하는 절연막을 더 가지며,
    상기 배선 및 상기 배부 도전체는 상기 절연막에 형성되는 하나 이상의 콘택트홀과 전기적으로 접속되는 것을 특징으로 하는 선로 소자.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 선로 소자는 상기 확산층 외부에 상기 반도체 기판의 주면 상에 필드 산화막을 가지며,
    상기 유전체막은 상기 필드 산화막보다 얇게 형성되는 것을 특징으로 하는 선로 소자.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    고주파 발생원으로부터 생성되는 전자기파의 주파수 대역에서, 상기 선로에 입력되는 상기 전자기파에 따라 변화하는 전원 전압의 피크값이 상기 전원 전압을 기준으로 하여 구한 소정의 값 이하가 되도록 상기 선로의 특성 임피던스를 설정하는 것을 특징으로 하는 선로 소자.
  22. 제 2 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 반도체 기판, 상기 도전체층 및 상기 제 2 도전체는 그라운드 배선이거나 그라운드에 접속되며,
    상기 제 1 도전체는 전원 배선인 것을 특징으로 하는 선로 소자.
  23. 제 2 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 도전체층은 상기 제 2 도전체의 전기 저항보다 큰 전기 저항을 갖는 것을 특징으로 하는 선로 소자.
  24. 제 2 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 도전체층은 다결정 실리콘인 것을 특징으로 하는 선로 소자.
  25. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 선로 소자의 길이는 그 대상으로 하는 전자기파가 파로서 진무 (振舞) 하는 정도로 긴 것을 특징으로 하는 선로 소자.
  26. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 선로 소자의 길이는 그 대상으로 하는 전자기파의 실효 파장의 1/4 보다 긴 것을 특징으로 하는 선로 소자.
  27. 제 1 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 선로 소자 중 상기 유전체는 유도 손실을 갖는 것을 특징으로 하는 선로 소자.
  28. 제 1 항 내지 제 27 항 중 어느 한 항에 따른 선로 소자를 갖는 것을 특징으로 하는 반도체 회로.
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