KR20050088345A - 전계방사형 전자원과 이를 제조하는 방법 - Google Patents

전계방사형 전자원과 이를 제조하는 방법 Download PDF

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Abstract

전계방사형 전자원은 유리 기판으로 구성된 절연 기판(11)의 한 표면(전면)의 측면상에 형성된 다수의 전자원 요소(10a)의 가진다. 전자원 요소(10a)의 각각은 하부 전극(12), 하부 전극(12)에 형성된 비결정 실리콘층으로 구성된 버퍼층(14), 버퍼층(14)에 형성된 다결정 실리콘층(3), 다결정 실리콘층(3)에 형성된 강전계 표류층(6) 및 강전계 표류층(6)에 형성된 표면 전극(7)을 포함한다. 전계방사형 전자원은 전자 방사 특성에서 평면 변형을 감소시킬 수 있다.

Description

전계방사형 전자원과 이를 제조하는 방법{Field emission-type electron source and method of producing the same}
본 발명은 전계방사 현상에 의해 전자빔을 방사하기 위한 전계방사형 전자원과 이런 전계방사형 전자원을 제조하는 방법에 관한 것이다.
나노 결정 실리콘(나노급 실리콘 나노결정)을 사용하는 전자 소자들의 한 형태로서, 도 17과 18에 나타낸 전계방사형 전자원이 공지되어 있다(일본특허공개공보 제 2987140호 및 제 3112456호 참조).
도 17에 나타낸 전계방사형 전자원(10')(이후에는 간결하게 "전자원"이라 칭한다)은 도전성 기판으로서 n-형 실리콘 기판, 산화된 다공성 실리콘층으로 구성되고 n-형 실리콘 기판(1)의 주요 표면의 측면상에 형성된 강전계 표류층, 금속 박막(예를 들어, 금 박막)으로 구성되고 표류층(6)의 전면상에 형성된 표면 전극(7) 및 n-형 실리콘 기판(1)의 뒷면상에 형성된 옴 전극(2)을 포함한다. n-형 실리콘 기판(1)과 옴 전극(2)의 조합은 하부 전극(12)으로 작용한다. 도 17에 나타낸 전자원(10')에서, 도핑되지 않은 다결정 실리콘층(3)은 표류층(6)과 조합하여 전자통과부분(electron transit section)을 형성하기 위해 n-형 실리콘 기판(1)과 표류층(6) 사이에 삽입된다. 이에 관하여, n-형 실리콘 기판(1)과 표류층(6) 사이에 삽입된 어떤 다결정 실리콘층(3)이 없이 단지 표류층(6)만으로 구성된 전자 통과 부분을 가진 다른 전자원이 공지되어 있다.
도 17에 나타낸 전자원(10')은 예를 들어, 다음 방법을 따라 전자를 방사하도록 작동된다. 먼저 콜렉터 전극(21)을 표면 전극(7)과 대향하는 위치에 배열한다. 표면 전극(7)과 콜럭터 전극(21) 사이에 형성된 공간을 진공상태로 유지한다. 그런 후에, 직류 전압(Vps)을 표면 전극(7)과 콜럭터 전극(21) 사이에 걸어주면 표면 전극(7)은 하부 전극(1)의 전위보다 더 높은 전위를 가진다. 동시에, 직류 전압(Vc)을 콜렉터 전극(21)과 표면 전극(7) 사이에 걸어주면 콜렉터 전극(21)은 표면 전극(7)의 전위보다 더 높은 전위를 가진다. 직류 전압(Vps)는 하부 전극(12)로부터 표류층(6)으로 방사된 전자들이 표류층(6) 주위를 표류한 후에 표면 전극(7)을 통해 방사(도 17에 나타낸 한 점 화살표는 표면 전극(7)을 통과해 방사된 전자(e-)의 흐름을 나타낸다) 되도록 하기 위해 적절한 값으로 정해질 수 있다. 표면 전극(7)의 두께는 약 10 내지 15nm의 범위로 정해진다.
도 17에 나타낸 전자원(10')에서 하부 전극(12)은 n-형 실리콘 기판과 옴 전극(2)으로 구성되는 반면에, 하부 전극은 도 18에 나타낸 다른 통상적인 전자원(10'')과 같이 절연성을 가진 유리 기판으로 구성된 절연 기판(11)과 절연 기판(11)의 표면들의 하나에 형성된 금속 박층의 조합으로 치환될 수 있다. 도 18에서, 도 17에 나타낸 전자원(10')과 동일한 구성성분 또는 요소는 동일한 참조 번호 또는 코드로 정의된다. 전자원(10'')은 도 17에 나타낸 전자원(10')에서와 동일한 방법에 따라 전자를 방사하도록 작동된다. 표류층(6)의 전면을 통과하는 전자는 열전자로 생각된다. 따라서, 이런 전자는 표면 전극(7)을 통해 쉽게 통과하여 진공 공간속으로 빠져나올 수 있다.
일반적으로, 전자원(10', 10'')에서, 표면 전극(7)과 하부 전극(12) 사이의 전류는 "다이오드 전류(Ips)"로 부르고 콜렉터 전극(21)과 표면 전극(7) 사이의 전류는 "방사 전류(방사 전자 전류)(Ie)"로 부른다. 전자원(10', 10'')에서 전자 방사 효율[(Ie/Ips) x 100(%)]는 방사 전류(Ie) 대 다이오드 전류의 비(Ie/Ips)가 증가됨에 따라 향상된다. 전자원(10', 10'')의 각각은 비록 표면 전극(7)과 하부 전극(12) 사이에 걸어준 직류 전압(Vps)이 약 10 내지 20V 범위의 낮은 값으로 설정될 지라도 전자를 방사하도록 작동된다. 방사 전류(Ie)는 직류 전압(Vps)가 높은 값으로 설정됨에 따라 증가한다.
도 18에 나타낸 전자원(10'')은 예를 들어, 다음 단계들에 의해 제조된다. 도 19a에서 나타낸대로, 먼저 하부 전극(12)을 스퍼터링 방법 또는 임의의 다른 적절한 방법을 통해 절연 기판(11)의 한 주요 표면(이후에는 "전면"으로 부름)에 형성한다. 뒤이어, 도핑되지 않은 다결정 실리콘층(3)을 400℃ 이상의 기판 온도에서 플라즈마 CVD법 또는 임의의 다른 적절한 방법을 통해 하부 전극(12)의 전면에 형성한다.
그런 후에, 도 19b에 나타낸대로, 다공성 다결정 실리콘층(4')을 형성하기 위해 다결정 실리콘층(3)을 주어진 깊이까지 양극산화피막처리한다. 다공성 다결정 실리콘층(4')은 다수의 다결정 실리콘 알갱이 및 수 나노미터급 실리콘 나노결정을 포함한다. 뒤이어, 도 19c에 나타낸대로, 표류층(6)을 형성하기 위해 다공성 다결정 실리콘층(4')을 빠른 가열법 또는 다른 전기화학적 산화법을 통해 산화시킨다. 그런 후에, 도 19d에 나타낸대로, 표면 전극(7)을 증착법 또는 임의의 다른 적절한 방법을 통해 표류층(6)의 전면에 형성한다.
도 20에 나타낸대로, 도 18에 나타낸 전자원(10'')을 예를 들어, 디스플레이의 전자원으로 사용한다. 도 20에 나타낸 디스플레이에서, 평면판 형태의 유리 기판으로 구성된 화면(50)을 전자원(10'')과 대향되게 고정한다. 전자원(10'')과 대향하는 화면(50)의 표면을 투명한 도전성막(예를 들어, ITO 막)으로 구성된 콜렉터 전극(이후에는 "양극"으로 부름)으로 형성한다. 전자원(10'')과 대향하는 양극(21)의 표면에 단위 픽셀로 형성된 형광재료 및 검은색 재료로 제조되고 형광 재료들 사이에 형성된 블럭 스트립이 제공된다. 전자원(10'')과 대향하는 양극(21)의 표면상에 도포된 형광 재료들의 각각은 전자원(10'')으로부터 방사된 전자에 반응하여 가시광선을 발생시킬 수 있다. 전자원(10'')으로부터 방사된 전자는 양극(21)에 걸어준 일정한 전압에 의해 가속되어 높은 에너지 전자 형태로 형광재료들과 충돌하게 된다. 본 발명에 사용된 형광재료들은 각각 발광색 R(적색), G(녹색) 및 B(청색)을 나타낼 수 있다. 화면(50)은 직사각형 프레임(나타내지 않음)에 의해 전자원(10'')으로부터 분리된다. 화면(50)과 전자원(10'') 사이에 형성된 공간은 밀봉되고 진공상태로 유지한다.
도 20에 나타낸 전자원(10'')은 절연 성능을 가진 유리 기판으로 구성된 절연 기판(11), 절연 기판(11)의 한 표면상에 서로 평행하게 배열된 다수의 하부 전극(12), 각각 상응하는 하부 전극(12)에 포개져 형성된 다수의 다결정 실리콘층(3) 및 각각 산화된 다공성 다결정 실리콘층들로 구성되고 상응하는 다결정 실리콘층에 포개져 형성된 다수의 표류층(6)을 포함한다. 전자원(10'')은 다결정 실리콘층으로 구성되고 각각 인접한 표류층(6), 인접한 다결정 실리콘층(3) 및 인접한 하부 전극(12) 사이의 공간을 채우도록 배치된 다수의 절연층(16)과 하부 전극(12)의 세로 방향에 대해 직각 방향으로 표류층(6)과 분리층(16)을 가로질러 연장되도록 표류층(6)과 분리층(16)에 서로 평행하게 배열된 다수의 표면 전극(7)을 더 포함한다.
도 20에 나타낸 전자원(10'')에서, 표류층(6), 다결정 실리콘층(3) 및 분리층(16)의 조합은 전자통과부분(5)으로 작용한다. 도 21에 나타낸대로, 전자통과부분(5)은 절연 기판(11)의 한 표면상에 서로 평행하게 배열된 다수의 하부 전극(12)과 하부 전극(12)의 세로 방향에 대해 직각 방향으로 연장되도록 절연층(11)의 한 표면에 평행한 면에서 서로 평행하게 배열된 다수의 표면 전극(7) 사이에 끼워진다. 이에 관해서, 표류층(6)과 하부 전극(12) 사이에 삽입된 어떤 다결정 실리콘층이 없이 표류층(6)과 분리층(16) 만으로 구성된 전자통과부분(5)을 갖는 공지된 다른 전자원이 있다.
이런 전자원(10'')에서, 표류층(6)은 절연 기판(11)의 한 표면에 서로 평행하게 배열된 다수의 하부 전극(12)과 하부 전극(12)의 세로 방향에 대해 직각 방향으로 연장되도록 서로 평행하게 배열된 다수의 표면 전극(7) 사이의 교차점에 상응하는 각각의 영역에 의해 부분적으로 삽입된다. 따라서, 표면 전극(7)의 표적 쌍을 적절하게 선택하고 전자가 상기 영역으로부터 방사되게 하기 위해 표면 전극(7)의 선택된 쌍과 하부 전극(12) 사이의 교차점과 상응하는 영역에 강한 전기장으로 작용하도록 선택된 쌍 사이에 일정한 전압을 걸어주도록 설계될 수 있다. 즉, 각각 하부 전극(12), 다결정 실리콘층(3), 표류층(6) 및 표면 전극(7)으로 구성된 다수의 전자원 요소(10a)는 다수의 하부 전극(12)과 다수의 표면 전극(7)으로 구성된 매트릭스(격자)의 교차점에 각각 형성된다. 따라서, 전자는 표면 전극(7)과 하부 전극(12)의 상응하는 쌍에 일정한 전압을 걸어줌으로써 임의의 원하는 전자원 요소(10a)로부터 방사될 수 있다. 전자원 요소(10a)는 픽셀과 일치하여 일대일로 형성된다.
도 20에 나타낸 전자원(10'')에서 표류층(6)은 다음 방법에 따라 제조된다. 먼저 다수의 하부 전극(12)을 절연 기판(11)의 한 표면상에 형성한다. 뒤이어, 도핑되지 않은 다결정 실리콘(3)을 400℃ 또는 그 이상(예를 들어, 400℃ 내지 600℃)의 기판 온도에서 플라즈마 CVD법, 저압 CVD법, 또는 임의의 다른 적절한 방법을 통해 절연 기판(11)의 한 표면의 전지역에 형성한다. 그런 후에, 다수의 다결정 실리콘층을 형성하기 위해 하부 전극(12)에 포개진 다결정 실리콘층(3)의 일부에 불산 용액을 함유하는 전해액으로 양극산화피막처리한다. 각각의 다결정 실리콘층은 다수의 다공성 다결정 실리콘 알갱이와 다수의 나노미터급 실리콘 나노결정을 포함한다. 그런 후에, 다수의 표류층(6)을 형성하기 위해 다공성 다결정 실리콘층을 빠른 가열법 또는 전기화학적 산화법을 통해 산화시킨다.
각각의 표류층(6)은 실리콘 산화물 박막으로 형성된 표면을 가진 다수의 다결정 실리콘 알갱이, 및 실리콘 산화물막으로 형성된 표면을 가진 다수의 나노미터급 실리콘 나노결정을 포함한다.
상기한대로, 도 20에 나타낸 전자원(10'')의 제조 방법은 절연 기판(11)의 전면에 하부 전극(12)을 형성하는 단계, 절연 기판(11)의 전면의 전지역에 도핑되지 않은 다결정 실리콘(3)을 형성하는 단계, 다공성 다결정 실리콘층을 형성하기 위해 하부 전극(12)에 포개진 다결정 실리콘층(3)의 일부를 산화시키는 단계 및 표류층(6)을 형성하기 위해 다공성 다결정 실리콘층을 산화시키는 단계를 포함한다.
즉, 도 20에 나타낸 전자원(10'')의 제조 방법에서, 표류층(6)은 하부 전극(12)상에 형성된 다결정 실리콘층(3)을 기초로하여 형성된다. 이런 방법에서, 만일 핀홀과 같은 일부 결함이 다결정 실리콘층(3)을 형성하는 과정에서 발생한다면, 표류층(6)의 결함을 발생시킬 것이다. 이것이 표류층에 걸어준 전기장의 평면 비균일성(in-plane nonuniformity)을 일으키고 전자 방사 특성에서 평면 변형(in-plane variation)을 증가시킨다. 결과적으로, 디스플레이는 휘도의 불규칙성이 증가되고 강한 전계 세기에 노출된 표류층(6)의 일부에 가속된 저하 때문에 내구성이 짧아지는 문제를 일으킨다. 또한, 표류층(6)의 결함 때문에, 도 20에 나타낸 전자원(10'')은 제조 로트(production lots)들 사이에 전자 방사 특성에서 변형이 증가되는 문제를 가진다.
유사하게, 도 18에 나타낸 전자원(10'')에서, 다결정 실리콘층(3)을 형성하는 과정에서 발생된 핀홀과 같은 일부 결함은 표류층(6)의 결함을 일으킨다. 이것이 제조 로트들 사이의 전자 방사 특성에서 변형의 증가 또는 넓은 영역을 가진 전자원의 전자 방사 특성에서 평면 변형의 증가를 일으킨다. 또한, 전자원(10'')은 강한 전계 세기에 노출된 표류층(6)의 일부에 가속된 저하 때문에 내구성이 짧아지는 문제를 가진다.
도 1은 본 발명의 한 실시예에 따른 전자원(전계방사형 전자원)의 부분 절개 투시도이다.
도 2는 도 1의 전자원의 도식적 부분 확대 단면도이다.
도 3은 도 1의 전자원의 작동을 설명한 그림이다.
도 4는 도 1의 전자원을 사용하는 영상 디스플레이 소자의 도식적 부분 블럭도이다.
도 5는 도 1의 전자원을 위한 구동 방법을 설명한 그림이다.
도 6a 내지 6d는 본 발명에 따른 전자원을 위한 제조 방법에 중간 및 최종 생성물을 나타내는 도식적 단면도이다.
도 7은 본 발명에 따른 전자원의 작동을 설명하는 그림이다.
도 8은 본 발명에 따른 전자원의 전자 방사 특성을 나타내는 그래프이다.
도 9는 비교예로서 전자원의 전자 방사 특성을 나타내는 그래프이다.
도 10a는 비교예로서 전자원을 사용하는 디스플레이 소자의 발광 패턴을 나타내는 그림이다.
도 10b는 본 발명에 따른 전자원을 사용하는 디스플레이 소자의 발광 패턴을 나타내는 그림이다.
도 11은 본 발명에 따른 다른 전자원의 전자 방사 특성을 나타내는 그래프이다.
도 12는 비교예로서 다른 전자원의 전자 방사 특성을 나타내는 그래프이다.
도 13은 본 발명에 따른 또 다른 전자원의 전자 방사 특성을 나타내는 그래프이다.
도 14는 비교예로서 또 다른 전자원의 전자 방사 특성을 나타내는 그래프이다.
도 15는 본 발명에 따른 전자원의 제조 방법을 설명하는 그림이다.
도 16은 비교 목적으로, 전자원의 제조 방법을 설명하는 그림이다.
도 17은 통상적인 전자원의 작동을 설명하는 그림이다.
도 18은 다른 통상적인 전자원의 작동을 설명하는 그림이다.
도 19a 내지 19d는 통상적인 전자원을 위한 제조 방법에서 중간 및 최종 생성물을 나타내는 도식적 단면도이다.
도 20은 도 17의 전자원을 사용하는 디스플레이를 사용하는 도식적 투시도이다.
도 21은 도 20의 디스플레이의 전자원을 나타내는 도식적 투시도이다.
상기 문제점에서, 통상적인 전자원과 비교하여 전자 방사 특성에서 평면 변형이 감소된 전자원을 제공하고 이런 전자원을 제조하는 방법을 제공하는 것이 본 발명의 목적이다.
상기한 목적을 달성하기 위해서, 본 발명에 따라, 절연 기판과 절연 기판의 한 표면(전면)의 측면상에 형성된 전자원을 포함하는 전자원(전계방사형 전자원)을 제공한다. 이 전자원 요소는 하부 전극, 표면 전극 및 다결정 실리콘으로 구성된 표류층(강전계 표류층)을 가진다. 표류층은 하부 및 표면 전극 사이에 배치된다. 강전계 표류층은 일정한 전압을 하부 및 표면 전극에 걸어서 표면 전극이 하부 전극이 전위보다 높은 전위를 가질 때 발생되는 전기장에 따라 전자가 통과시킨다. 또한, 다결정 실리콘의 전기저항보다 더 큰 전기저항을 가진 버퍼층은 표류층과 하부층 사이에 제공된다.
이런 전자원에 따라, 다른 상황에서는 표류층에 발생된 결함은 다른 방법으로 표류층에 걸어준 전기장의 평면 균일성을 달성하도록 최소화될 수 있다. 따라서, 전자 방사 특성에서 평면 변형은 통상적인 전자원과 비교하여 감소될 수 있다.
본 발명에 따른 전자원에서, 버퍼층은 비결정층을 포함할 수 있다(또는 구성될 수 있다). 이 버퍼층은 비교적 저온에서 쉽게 형성될 수 있다. 특히, 비결정층이 비결정 실리콘층이라면, 버퍼층은 통상적으로 사용되는 반도체 제조 방법을 통해 형성될 수 있다.
본 발명에 따른 전자원에서, 다수의 전자원 요소는 절연 기판의 전면의 측면상에 형성될 수 있다. 또한, 절연 기판은 적외선이 통과하도록 유리 기판을 포함할 수 있다(또는 구성될 수 있다). 또한, 절연층은 적외선을 통과시키는 유리 기판을 포함할 수 있다(또는 구성될 수 있다). 버퍼층은 적외선을 흡수할 수 있는 재료로 제조되고 강전계 표류층의 형성 전에 절연 기판의 전면의 측면상의 전지역을 덮기 위해 형성된 막의 부분을 포함할 수 있다(또는 구성될 수 있다). 전자원에 따라, 표류층을 형성하기 위해 절연 기판이 전면과 반대인 다른 표면(후면)의 측면으로부터 가열될 때, 전면의 측면상에서 온도 분포는 하부 전극의 패턴과 상관없이 균일할 수 있다. 또한, 버퍼층으로 작용하는 막이 하부 전극에 포개지는 영역에서만 형성되는 전자원과 비교하여, 표류층의 특성에서 평면 변형은 전자 방사 특성에서 평면 변형을 감소시키기 위해 최소화될 수 있다.
본 발명의 하나의 특정한 실시예에서, 전자원의 강전계 표류층은 양극산화피막처리된 다공성 다결정 실리콘을 포함할 수 있다(또는 구성될 수 있다). 또한, 이 강전계 표류층은 하부 전극의 두께 방향을 따라 각각 형성된 다수의 원형 반도체 결정과 반도체 결정들 사이에 위치되고 각각 반도체 나노결정의 알갱이 크기미만의 두께를 가진 절연막으로 형성된 표면을 가진 다수의 나노미터급 반도체 나노결정을 포함할 수 있다. 이 전자원에 따라, 전자가 방사되는 동안 진공 의존성(vacuum dependence)은 감소될 수 있다. 게다가, 표류층에서 발생된 열의 일부는 원형 반도체 결정을 통해 배출될 수 있다. 따라서, 이 전자원은 다른 상황에서는 전자를 방사하는 동안 발생되는 도약 현상(popping phenomenon) 없이 전자를 안정하게 방사할 수 있다.
또한, 본 발명은 상기 전자원을 제조하는 방법을 제공한다. 이 방법은 절연 기판의 전면의 측면상에 하부 전극을 형성하는 단계, 그런 후에 강전계 표류층을 형성하기 전에 하부 전극상에 버퍼층을 형성하는 단계를 포함한다.
이 제조 방법은 표류층이 하부 전극에 직접 형성되는 통상적인 방법과 비교하여, 표류층의 특성을 향상시키기 위해 다른 상황에서는 표류층에서 발생되는 결함의 발생을 최소화할 수 있다. 따라서, 이 방법은 전자 방사 특성에 낮은 평면 변형을 가지는 전자원을 제공할 수 있다. 또한, 이 방법은 제조 로트들 사이에 전자 방사 특성에 변형을 감소시킬 수 있다.
또한, 본 발명은 상기 특정 실시예에 따라 전자원을 제조하는 방법을 제공한다. 이 제조 방법은 절연 기판의 전면의 측면상에 하부 전극을 형성하는 하부전극 형성 단계, 하부 전극 형성 단계 후에 절연 기판의 전면의 측면상에 버퍼층을 형성하는 제 1 막 형성 단계, 버퍼층의 표면상에 다결정 반도체층을 형성하는 제 2 막 형성 단계, 반도체 나노결정을 형성하기 위해 양극산화피막처리법을 통해 다결정 반도체층의 적어도 일부를 나노결정화하는 나노결정화 단계 및 반도체 나노결정의 각각의 표면상에 절연막을 형성하는 절연막 형성 단계를 포함한다. 이 제조 방법에 따라, 다른 상황에서는 다결정 실리콘층에서 발생되는 결함의 발생을 다결정 반도체층을 하부 전극상에 직접 형성하는 통상적인 방법과 비교하여 최소화할 수 있다.
상기 제조 방법에서, 제 2 막 형성 단계는 버퍼층의 표면을 공기에 노출시키지 않고 제 1 막 형성 단계 후에 수행될 수 있다. 이 방법은 장벽층에 의한 전자 방사 특성의 저하를 피하기 위하여 산화막으로 구성된 장벽층이 버퍼층과 다결정 반도체층 사이에 형성되는 것을 막을 수 있다.
상기 제조 방법에서, 플라즈마 CVD법은 제 1 및 제 2 막 형성 단계의 각각에서 막 형성 방법으로 사용될 수 있다. 이 경우에, 제 1 막 형성 단계가 제 2 막 형성 단계로 넘어갈 때, 플라즈마 CVD법을 위한 방전 전력 또는 방전 압력은 버퍼층을 형성하기 위한 제 1 상태로부터 다결정 반도체층을 형성하기 위한 제 2 상태로 변화될 수 있다. 이 방법은 다수의 방법 변수가 방전 전력 또는 방전 압력을 포함하는 통상적인 방법과 비교하여 막 형성 방법을 단순화시킬 수 있다.
상기 제조 방법에서, 플라즈마 CVD법 또는 촉매 CVD법은 제 1 및 제 2 막 형성 단계의 각각에서 막 형성 방법으로 사용될 수 있다. 이 경우에, 제 1 막 형성 단계가 제 2 막 형성 단계로 넘어갈 때, 플라즈마 CVD법 또는 촉매 CVD법을 위한 원료 가스의 부분압력비 또는 종류는 버퍼층을 형성하기 위한 제 1 상태로부터 다결정 반도체층을 형성하기 위한 제 2 상태로 변화된다. 이 방법은 다수의 방법 변수가 원료 가스의 부분압력비 또는 종류를 포함하는 통상적인 방법과 비교하여 막 형성 방법을 단순화시킬 수 있다.
본 발명에 따른 제조 방법은 제 1 막 형성 단계와 제 2 막 형성 단계 사이에 버퍼층의 표면에 제 2 막 형성 단계의 시작 단계에서 결정핵의 생성을 촉진시키는 처리를 하는 성장-전 처리 단계(pre-growth treatment)를 더 포함할 수 있다. 이 방법은 향상된 전자 방사 특성과 전자원의 내구성을 제공하기 위해, 다결정 반도체층이 제 2 막 형성 단계에서 형성될 때 다결정 반도체층에서 결정 성장을 촉진시킬 수 있다.
또한, 성장-전 처리 단계는 버퍼층의 표면에 플라즈마 처리를 하는 단계일 수 있다. 플라즈마 CVD 장치와 같은 플라즈마를 사용하는 막 형성 장치가 제 2 막 형성 단계에 사용될 때, 상기 성장-전 처리 단계는 제 2 막 형성 단계용 챔버와 동일한 챔버에서 수행될 수 있다. 따라서, 성장-전 처리 단계 및 제 2 막 형성 단계는 처리 시간을 감소시키기 위해 연속적으로 수행될 수 있다.
성장-전 처리 단계는 버퍼층의 표면에 수소 플라즈마 처리를 하는 단계일 수 있다. 이 경우에, 제 2 막 형성 단계는 적어도 실란계 가스를 포함하는 원료 가스를 사용하는 플라즈마 CVD법을 통해 다결정 반도체층으로 작용하는 다결정 실리콘층을 형성하는 단계를 포함할 수 있다. 이 성장-전 처리 단계는 제 2 막 형성 단계용 챔버와 동일한 챔버에서 수행될 수 있다. 따라서, 성장-전 처리 단계 및 제 2 막 형성 단계는 처리 시간을 감소시키기 위해 연속적으로 수행될 수 있다. 실란계 가스와 수소 가스를 포함하는 원료 가스들이 제 2 막 형성 단계에 사용될 때, 성장-전 처리 단계는 수소 가스용 파이프를 통해 챔버에 주입되는 원료 가스들의 하나로 수소 가스를 사용하여 수행될 수 있다. 이를 통해 플라즈마 CVD법에 사용하기 위한 장치의 특정한 변경에 대한 요구를 제거할 수 있다.
선택적으로, 성장-전 처리 단계는 버퍼층의 표면에 아르곤 플라즈마 처리를 하는 단계일 수 있다. 플라즈마 CVD 장치와 같은 플라즈마를 사용하는 막 형성 장치가 제 2 막 형성 단계에 사용될 때, 상기 성장-전 처리 단계는 제 2 막 형성 단계용 챔버와 동일한 챔버에서 수행될 수 있다. 따라서, 성장-전 처리 단계 및 제 2 막 형성 단계는 처리 시간을 감소시키고 다결정 반도체층에 결정화를 촉진시키기 위해 연속적으로 수행될 수 있다.
선택적으로, 성장-전 처리 단계는 버퍼층의 표면상에 다수의 실리콘 나노결정을 포함하는 층을 형성하는 단계일 수 있다. 이 성장-전 처리 단계는 어떤 플라즈마 처리 없이 다결정 반도체층에 결정화를 촉진시킬 수 있다.
본 발명의 다른 특징들과 장점들은 첨부된 도면과 상세한 설명으로부터 명백해질 것이다. 첨부된 도면에서, 보통의 구성요소 또는 부품은 동일한 참조 번호 또는 표시로 정의된다.
본 출원은 일본에 출원한 특허출원 제 2002-381944호를 기초로하고 우선권을 주장하였고, 상기 출원의 전문은 참조로 본 명세서에 포함된다.
첨부된 도면을 참조하여, 본 발명의 실시예들을 구체적으로 기술할 것이다.
도 1에 나타낸대로, 실시예에 따른 전자원(전계방사형 전자원)(10)은 절연 성능을 가진 유리 기판으로 구성된 절연 기판(11), 절연 기판(11)의 한 주요면(전면)의 측면상에 서로 평행하게 배열된 다수의 하부 전극(12), 하부 전극(12)의 세로 방향에 대해 직각 방향으로 연장되도록 절연 기판(11)의 전면에 평행한 면에 서로 평행하게 배열된 다수의 표면 전극(7) 및 절연 기판(11)의 전면의 측면상에 제공된 전자통과부분을 포함한다. 전자통과부분은 도핑되지 않은 비결정 실리콘층으로 구성되고 상응하는 하부 전극(12)에 삽입되어 각각 형성되는 다수의 버퍼층(14), 상응하는 버퍼층(14)에 삽입되어 각각 형성되는 다수의 다결정 실리콘층(3), 상응하는 다결정 실리콘층(3)에 삽입되어 각각 형성되는 다수의 표류층(강한 전계 표류층)(6) 및 다수의 분리층(16)을 포함한다. 분리층(16)은 인접한 표류층(6) 사이, 인접한 다결정 실리콘층(3) 사이 및 버퍼층(14)으로 형성된 인접한 도핑되지 않은 비결정 실리콘층 사이의 각각의 공간을 채우도록 배치된다. 분리층(16)의 각각은 다결정 실리콘층(3)과 함께 형성된 도핑되지 않은 비결정 실리콘층 및 버퍼층(14)과 함께 형성된 도핑되지 않은 비결정 실리콘층으로 구성된다.
하부 전극(12)은 금속(예를 들어, W, Mo, Cr, Ti, Ta, Ni, Al, Cu, Au 또는 Pt, 이의 합금 또는 실리사이드와 같은 금속간 화합물)으로 제조된 단층 박막을 패터닝하여 형성한다. 선택적으로, 하부 전극(12)는 금속으로 제조된 다층 박막을 패터닝하여 형성할 수 있다. 하부 전극(12)의 각각은 약 250 내지 300nm의 두께를 가진다.
표면 전극(7)은 작은 일함수를 가진 재료(예를 들어, 금)로 제조한다. 그러나, 표면 전극(7)의 재료는 금에 한정되지 않는다. 표면 전극(7)의 각각은 단층 및 다층 구조의 하나일 수 있다. 표면 전극(7)의 두께는 전자가 표류층(6)으로부터 표면 전극을 통과하게 하는 예를 들어, 약 10 내지 15nm의 임의의 적절한 값으로 정해질 수 있다. 하부 전극(12)과 표면 전극(7)의 각각은 길쭉한 조각 형태로 형성된다. 표면 전극(7)의 각각은 하부 전극(12)과 부분적으로 대향한다. 하부 전극(12)의 각각은 패드(28)로 형성된 세로방향으로 대향하는 말단부들을 가진다. 표면 전극(7)의 각각은 패드(27)로 형성된 세로방향으로 대향하는 말단부들을 가진다.
도 20에 나타낸 통상적인 전자원(10'')에 의하면, 이 실시예에 따른 전자원(10)에서, 표류층(6)은 절연 기판(11)의 전면의 측면상에 서로 평행하게 배열된 다수의 하부 전극(12)과 하부 전극(12)의 세로 방향에 대해 직각 방향으로 연장되도록 서로 평행하게 배열된 다수의 표면 전극(7) 사이의 교차점과 상응하는 각각의 영역에 의해 부분적으로 삽입된다. 따라서, 표면 전극(7)의 표적 쌍을 적절하게 선택하고 전자가 상기 영역으로부터 방사되게 하기 위해 표면 전극(7)의 선택된 쌍과 하부 전극(12) 사이의 교차점과 상응하는 영역에 강한 전기장으로 작용하도록 선택된 쌍 사이에 일정한 전압을 걸어주도록 설계될 수 있다. 즉, 각각 하부 전극(12), 다결정 실리콘층(3), 표류층(6) 및 표면 전극(7)으로 구성된 다수의 전자원 요소(10a)는 다수의 표면 전극(7)과 다수의 하부 전극(12)으로 구성된 매트릭스(격자)의 교차점에 각각 형성된다. 따라서, 전자는 표면 전극(7)과 하부 전극(12)의 상응하는 쌍에 일정한 전압을 걸어줌으로써 임의의 원하는 전자원 요소(10a)로부터 방사될 수 있다. 이런 이유로, 표면 전극(7)의 각각은 반드시 길쭉한 조각 형태로 형성되지 않는다. 예를 들어, 표면 전극은 전자원 요소(10a)와 상응하는 영역만을 덮기 위해 형성될 수 있고 하부 전극(12)의 세로 방향에 대해 직각 방향을 따라 배열된 표면 전극(7)은 낮은 저항을 가진 버스 전극에 의해 전기적으로 서로 연결될 수 있다.
표류층(6)은 상기한 나노결정법과 산화법을 통해 형성된다. 도 2에 나타낸대로, 표류층(6)의 각각은 하부 전극(12)의 전면의 측면으로부터 서로 평행하게 연장되고 각각 실리콘 산화물 박막(52)으로 형성된 다수의 원형의 다결정 실리콘 알갱이(반도체 결정)(51) 및 알갱이들(51) 사이에 위치하고 각각 반도체 나노결정의 알갱이 크기 미만의 두께를 가진 실리콘 산화물막(절연막)으로 형성된 표면을 가진 다수의 나노미터급 실리콘 나노결정(반도체 나노결정)(63)을 포함한다. 알갱이들(51)의 각각은 하부 전극(12)의 두께 방향을 따라 연장된다(또는 절연 기판(11)의 두께 방향을 따라 연장된다).
이 실시예에서 전자원 요소(10a)의 각각은 예를 들어, 다음 방법에 따라 전자를 방사하도록 작동된다. 도 3에 나타낸대로, 콜렉터 전극(21)을 먼저 표면 전극(7)과 대향하는 위치에 배열한다. 표면 전극(7)과 콜렉터 전극(21) 사이에 형성된 공간을 진공상태로 유지한다. 그런 후에, 직류 전압을 구동 전력 공급기(driving power supply)로부터 표면 전극(7)과 콜럭터 전극(21) 사이에 걸어주면 표면 전극(7)은 하부 전극(1)의 전위보다 더 높은 전위를 가진다. 동시에, 직류 전압(Vc)을 콜렉터 전극(21)과 표면 전극(7) 사이에 걸어주면 콜렉터 전극(21)은 표면 전극(7)의 전위보다 더 높은 전위를 가진다. 직류 전압(Vps)은 하부 전극(12)으로부터 방사된 전자가 표류층(6) 주위를 표류한 후에 표면 전극(7)을 통해 빠져나가도록 하기 위해 표류층(6)으로 주입되게 하는 적절한 값으로 정해질 수 있다.
전자원 요소(10a)에서 상기 전자 방사는 다음 모델을 기초로 발생될 수 있다.
고전위를 표면 전극(7)에 제공하기 위해서 구동 전압은 구동 전력 공급기로부터 표면 전극(7)과 하부 전극(12) 사이로 가해진다. 이 작업을 통해, 전자(e-)들이 하부 전극(12)으로부터 표류층(6)으로 주입된다. 표류층(6)에 동시에 가해지는 전기장은 대부분 실리콘 산화물막(64)에 작용한다. 따라서, 표류층(6)으로 주입된 전자(e-)는 실리콘 산화물막(64)에 작용하는 강전기장에 의해 가속된다. 도 3의 화살표 방향으로 표류한 후에, 전자(e-)들은 표면 전극(7)을 통과한 후 진공 공간을 빠져나온다. 표류층 내에서, 하부 전극(12)으로부터 주입된 전자(e-)들은 실리콘 나노결정(63)에 의해 거의 산란되지 않는다. 따라서, 실리콘 산화물막(64)에 작용하는 전기장에 의해 가속된 전자는 표류하여 표면 전극(7)을 통해 빠져나올 수 있다. 또한, 표류층(6)에서 발생된 열은 알갱이(51)를 통해 배출된다. 따라서, 전자는 전자를 방사하는 동안 도약 현상(hopping phenomenon) 없이 방사될 수 있다. 표류층(6)의 전면을 통과하는 전자는 열전자로 생각된다. 따라서, 이런 전자는 표면 전극(7)을 통해 쉽게 통과하여 진공 공간속으로 빠져나올 수 있다.
이 실시예에 따른 전자원(10)에서, PDP에 사용되는 고변형점 유리 기판의 하나인 CS77(세인트-고바인사로부터 구입할 수 있는 유리 기판의 상품명)을 절연 기판(11)(유리 기판)으로 사용한다. 이 경우에, 절연 기판(11)은 실리콘보다 큰 열팽창계수를 가진다. 따라서, 전자 통과 부분(5)이 하부 전극(12)으로부터 벗겨지기 않도록 도핑되지 않은 다결정 실리콘층으로 구성된 벗겨짐 방지층(12)을 하부 전극(12)과 절연 기판(11) 사이에 삽입한다.
예를 들어, 이 실시예에 따른 전자원(10)은 다색 영상 디스플레이 소자에 사용된다. 이 경우에, 전자원(10)은 도 4에 나타낸 구동 회로(30)에 의해 구동된다. 구동 회로(30)는 다수의 표면 전극(7)으로 구성된 X 전극 그룹의 각각에 속하는 표면 전극(7)의 전위를 제어하는 X 콘트롤러(33), 다수의 하부 전극(12)으로 구성된 Y 전극 그룹의 각각에 속하는 하부 전극(12)의 전위를 제어하는 Y 콘트롤러(34), 매트릭스 구조를 가진 전자원(10)을 구동하기 위해 입력 영상 신호를 구동 신호로 변환시키는 신호 프로세서(31) 및 신호 프로세서(31)에 의해 변환된 구동 신호에 반응하여 X 콘트롤러(33)와 Y 콘트롤러(34)에 지시를 내리는 바이어스(또는 구동) 신호 콘트롤러(32)를 포함한다. 도 20에 나타낸 통상적인 전자원(10'')에 따라, 전자원 요소(10a)는 전자원(10)과 대향된 위치에 배열되고 각각 적색, 녹색 및 청색을 내는 발광 재료로 구성된 유리 화면(50)(도 20 참조)에 제공되는 픽셀과 상응하게 일대일로 형성된다.
도 5에 나타낸대로, 이 실시예에 따른 전자원(10)을 구동하기 위한 구동 회로(30)에서, 싱글-펄스 포워드 바이어스 전압(single-pulsed forward-bias voltage)(V1)을 선택된 전자원 요소(10a)의 표면 전극(7)과 하부 전극(12) 사이에 가한다. 뒤이어, 싱글-펄스 리버스 바이어스 전압(single-pulsed reverse-bias voltage)(V2)을 동일한 전자원 요소(10a)의 표면 전극(7)과 하부 전극(12) 사이에 가한다. 이를 위해, 구동 회로(30)에 바이어스 전압을 제어하는 리버스 바이서스 콘트롤러(35)를 제공한다. 리버스 바이어스 콘트롤러(35)는 상기 전자원 요소(10a)를 통과해 흐르는 역전류를 탐지하도록 작동된다. 그런 후에, 리버스 바이어스 콘트롤러(35)는 리버스 바이어스 전압이 원하는 범위(예를 들어, 전자원 요소(10a)의 구동이 개시되는 시기에 역전류값에 의해 정의되는 구체적인 전류값에서 안정화됨)에 해당하도록 하기 위해 표면 전극(7)과 하부 전극(12) 사이에 가해지는 리버스 바이어스 전압을 제어하도록 작동된다.
도 6a 내지 6d를 참조하여, 전자원의 제조 방법을 아래에 기술할 것이다. 도 6a 내지 6d의 각각은 전자원 요소(10a)의 단 하나에 상응하는 수직 부분을 나타낸다.
벗겨짐 방지층(13)을 형성하기 위하여, 일정한 두께(예를 들어, 100nm)를 가진 도핑되지 않은 다결정 실리콘층을 주어진 처리 온도(예를 들어, 450℃)에서 플라즈마 CVD법 통해 일정한 두께(예를 들어, 2.8mm)를 가진 절연 기판(11)의 전면에 먼저 형성한다. 뒤이어, 하부 전극(12)을 형성하기 위하여, 일정한 두께(예를 들어, 250nm)를 가지는 금속 박막(예를 들어, 텅스텐막)을 스퍼터링법을 통해 다결정 실리콘층에 형성한다. 그런 후에, 그 위에 포토레지스트층을 형성하기 위해 포토레지스트 재료를 금속 박막에 도포한다. 또한, 하부 전극(12)에 상응하는 금속 박막의 영역을 이탈시키기 위하여, 포토레지스트층을 리소그래피를 사용하여 패턴화한다. 그런 후에, 금속 박막과 다결정 실리콘층을 마스크로 패턴화된 포토레지스트층을 사용하는 반응성 이온 에칭법을 통해 패턴화한다. 상기 단계를 통해, 금속 박막의 일부로 각각 구성된 다수의 하부 전극(12), 및 다결정 실리콘층의 일부로 각각 구성된 다수의 하부 전극(12) 및 다결정 실리콘층의 일부로 각각 구성된 다수의 벗겨짐 방지층(13)을 형성한다(하부 전극 형성 단계).
포토레지스트층을 제거한 후에, 버퍼층(14)으로 작용하는 일정한 두께(예를 들어, 80nm)를 가지는 비결정 실리콘층을 플라즈마 CVD법을 통해 절연 기판(11)의 상기 한 표면 또는 전면의 측면상의 전지역을 덮도록 형성한다(제 1 막 형성 단계). 뒤이어, 일정한 두께(예를 들어, 1.5㎛)를 가진 도핑되지 않은 다결정 실리콘층(3)(반도체층)을 일정한 처리 온도(예를 들어, 450℃)에서 플라즈마 CVD법을 통해 버퍼층(14)에 형성한다(제 2 막 형성 단계). 상기 단계를 통해, 도 6a에 나타낸 구조를 가진 중간 생성물을 얻을 수 있다.
도핑되지 않은 다결정 실리콘층(3)의 형성 후에, 도 6a에 나타낸 중간 생성물에 나노결정 처리(나노결정화 단계)를 한다. 이 단계를 통해, 다수의 알갱이(51)(도 2 참조)와 다수의 실리콘 나노결정(63)(도 2 참조)의 혼합물을 포함하는 다결정 실리콘으로 구성된 복합 나노결정층(이후에는 제 1 복합 나노결정층"이라 부름)을 표류층(6)으로 형성되는 영역에 형성한다. 결과적으로, 도 6b에 나타낸 구조를 갖는 중간 생성물을 얻을 수 있다.
나노결정화 처리는 1:1의 혼합비로 55중량%의 불산 용액과 에탄올을 혼합시켜 제조한 전해액을 사용하여 수행한다. 도 6a에 나타낸 중간 생성물을 양극으로 사용되는 하부 전극(12)과 음극으로 사용되는 백금 전극을 다결정 실리콘층(3)의 양 측면에 위치시키는 동안 상기 전해액에 침지시킨다. 그런 후에, 다결정 실리콘층(3)의 주요 표면을 500W 텅스턴 램프로 구성된 광원으로부터 얻은 빛으로 조사하는 동안 정전류(예를 들어, 12mA/cm2의 전류 밀도를 가진 전류)를 주어진 시간 동안(예를 들어, 10초) 양극과 음극 사이에 가한다. 이 단계를 통해, 알갱이(51)와 실리콘 나노결정(63)을 포함하는 제 1 복합 나노결정층을 하부 전극(12)에 포개진 다결정 실리콘층(3)의 영역의 각각에 형성한다.
나노결정화 단계를 완결한 후에, 제 1 복합 나노결정층(4)을 산화시키기 위해 도 6b에 나타낸 중간 생성물을 산화법으로 처리한다(절연막 형성법). 이 단계를 통해, 도 2에 나타낸 구조를 가진 복합 나노결정층(이후에는 "제 2 복합 나노결정층이라 부름)으로 구성된 표류층(6)을 하부 전극(12)에 포개진 다결정 실리콘층(3)의 영역의 각각에 형성한다. 결과적으로, 도 6c에 나타낸 구조를 가진 중간 생성물을 얻을 수 있다.
산화 처리는 에틸렌 글리콜(유기 용매)에 0.04mol/l의 질산 칼륨(용해 물질)을 용해시켜 제조된 전해액을 사용하여 수행한다. 도 6c에 나타낸 중간 생성물을 양극으로 사용되는 하부 전극(12)과 음극으로 사용되는 백금 전극을 제 1 복합 나노결정층(4)의 각각의 양 측면에 위치시키는 동안 상기 전해액에 침지시킨다. 그런 후에, 정전류(예를 들어, 0.1mA/cm2의 전류밀도를 가진 전류)를 양극과 음극 사이의 전압을 20V씩 증가시켜 제 1 복합 나노결정층(4)을 전기화학적으로 산화시킬 때까지 양극과 음극 사이에 제공한다. 이 단계를 통해, 각각 실리콘 산화물막(52)으로 덮힌 알갱이(51)와 실리콘 산화물막(53)으로 각각 덮힌 실리콘 나노결정(63)을 포함하는 제 2 복합 나노결정층으로 각각 구성된 표류층(6)을 형성한다. 다결정 실리콘층(3)에서, 인접한 표류층(6) 사이를 채우는 부분의 각각은 분리층(16)으로서 작용한다.
이 실시예에서, 나노결정화법을 통해 형성된 제 1 복합 나노결정층(4)의 각각에서 알갱이(51)와 실리콘 나노결정(63)이외의 영역은 비결정 실리콘으로 구성된 비결정 영역으로 형성된다. 표류층(6)의 각각에서 실리콘 산화물막(52)를 가진 알갱이(51)와 실리콘 산화물막(64)을 가진 실리콘 나노결정(63)이외의 영역은 비결정 실리콘 또는 부분적으로 산화된 비결정 실리콘으로 구성된 비결정 영역(65)으로 형성된다. 그렇치 않으면, 비결정 영역(65)는 나노결정화법의 상태에 따라 작은 구멍으로 형성될 수 있다. 이 경우에, 제 1 복합 나노결정층(4)의 각각은 다공성 다결정 실리콘층(4')의 구조와 동일한 구조를 가진다(도 19 참조).
표류층(6)과 분리층(16)을 형성한 후에, 금박막으로 각각 구성된 표면 전극(7)은 증기 증착법을 통해 형성된다. 이 단계를 통해, 도 6d에 나타낸 전자원(10)을 얻을 수 있다.
전자원(10)(전자원 요소(10a))은 표류층(6)과 하부 전극(12) 사이에 삽입된 버퍼층(140을 가진다. 따라서, 다른 상황에서는 표류층(6)에 발생된 결함은 통상적인 전자원과 비교하여 표류층(6)에 가해준 전기장에 향상된 평면 균일성(in-plane uniformity)과 평면 전자 방사 특성의 감소된 변형을 제공하기 위해 최소화될 수 있다. 보다 구체적으로, 상기 제조 방법에 따라, 표류층(6)으로 형성되는 도핑되지 않은 다결정 실리콘에서 결함의 발생 위험은 하부 전극(12)상에 버퍼층(14)을 갖지 않는 통상적인 전자원과 비교하여 감소될 수 있다. 자연적인 결과로, 표류층(6)에서 결함의 발생 위험은 표류층의 특성을 향상시키기 위해 감소될 수 있다. 따라서, 이 방법은 통상적인 전자원과 비교하여 전자 방사 특성에서 평면 변형이 감소된 전자원을 제공할 수 있다. 또한, 이 방법은 제조 로트들 사이에 전자원(10)의 전자 방사 특성에서 변형을 감소시킬 수 있다.
상기 실시예는 버퍼층(14)으로 작용하는 비결정 실리콘층과 같은 비결정층을 사용한다. 그러나, 비결정층은 일반적으로 다결정 실리콘층과 같은 다결정층보다 높은 전기 저항을 가진다. 이런 이유로, 버퍼층(14)의 전기 저항은 버퍼층(14)의 두께가 증가됨에 따라 증가되어, 전자원의 특성을 저하시킨다. 따라서, 버퍼층(14)의 두께는 얇은 것이 바람직하다. 구체적으로, 버퍼층(14)의 전기 저항으로부터 발생된 어떤 악영향은 버퍼층(14)와 표류층(6) 사이에 삽입되는 다결정 실리콘층(3)의 두께와 동일하거나 미만인 두께를 가지도록 버퍼층(14)을 설정함으로써 억제될 수 있다.
한 구체적인 실시예(이후에는 "실시예 1"로 부름)는 버퍼층(14)의 두께가 80nm이고, 표면 전극(7)과 하부 전극(12)의 각각의 수가 4개인 전자원(10)의 전자 방사 특성을 기초로하여 이하에서 기술될 것이다. 설명을 쉽게 하기 위해서, 도 7에 나타낸대로, 4개의 표면 전극(7)은 각각 행-선택 전극(X1, X2, X3 및 X4)으로 작용하고 4개의 하부 전극(12)은 각각 열-선택 전극(Y1, Y2, Y3 및 Y4)으로 작용한다. 전자원 요소(10a)는 기본적으로 도 5에 나타낸 것과 동일한 조건하에서 구동되고, 리버스 바이어스 전압(V1)은 18V이고, 펄스 넓이(H1)은 5ms이고, 리버스 바이어스 전압(V2)는 -10V, 및 펄스 넓이(H2)는 5ms이다.
도 8은 발명의 실시예(1)로서 전자원(10)의 전자 방사 특성을 나타낸다. 도 9는 하나의 비교예(이후에는 "비교예 1"로 부름)로서 버퍼층(14)이 없는 전자원(10)의 전자 방사 특성을 나타낸다. 도 8과 9에서, 가로축 및 세로축은 각각 구동 전압(바이어스 전압)과 전류 밀도를 나타낸다. 도 8과 9에서, 세로축에 더 높은 값을 갖는 4종류의 표시(그래프)의 각각은 다이오드 전류(Ips)(도 3 참조)의 전류 밀도를 나타내고, 세로축에 더 낮은 값을 갖는 4종류의 마크(그래프)의 각각은 방사 전류(Ie)(도 3 참조)의 전류 밀도를 나타낸다. "○" 표시로 나타낸 A 선은 열-선택 전극(Y1)과 관련된 4개의 전자원 요소(10a)의 특성을 나타낸다. "□" 표시로 나타낸 B 선은 열-선택 전극(Y2)과 관련된 4개의 전자원 요소(10a)의 특성을 나타낸다. "△" 표시로 나타낸 라인 C 선은 열-선택 전극(Y3)과 관련된 4개의 전자원 요소(10a)의 특성을 나타낸다. "▽" 표시로 나타낸 라인 D 선은 열-선택 전극(Y4)과 관련된 4개의 전자원 요소(10a)의 특성을 나타낸다. 도 8 및 9를 비교하여 알 수 있듯이, 80nm로 정해진 버퍼층의 두께는 I-V 특성에 악영향을 미치지 않는다.
도 10a와 10b는 화면의 형광재료층의 발광패턴(전자 방사 특성)의 측정 결과를 나타내고, 여기서 화면은 전자원(10)과 대향하는 위치에 배열되고, 형광재료층은 전자원(10)과 대향하는 화면의 표면에 형성된다. 도 10a는 버퍼층(14)이 없는 비교예 1의 전자원을 사용하는 디스플레이 소자의 발광패턴을 나타낸다. 도 10b는 버퍼층(14)을 가진 발명의 실시예 1의 전자원을 사용하는 디스플레이 소자의 발광패턴을 나타낸다. 도 10a과 10b 사이의 비교로부터 알 수 있듯이, 버퍼층(14)을 갖는 본 발명의 실시예 1은 버퍼층(14)을 갖지 않는 비교예 1 보다 휘도에서 더 낮은 평면 변형을 가진다. 휘도는 방사 전류(Ie)의 양에 의존한다. 따라서, 버퍼층(14)을 갖는 본 발명의 실시예 1은 버퍼층(14)이 없는 비교예 1 보다 방사 전류(Ie)에서 더 낮은 평면 변형을 가진다. 또한, 이 결과는 100nm로 정해진 버퍼층(14)의 두께는 전자 방사 특성에서 충분하게 향상된 평면 균일성을 제공할 수 있다. 따라서, 버퍼층(14)의 두께는 100 내지 200nm로 정해지는 것이 바람직하다.
전자원을 제조하기 위한 상기 방법에서, 플라즈마 CVD법은 버퍼층(14)을 형성하는 단계(제 1 막 형성 단계)에서 막 형성법으로 사용된다. 또한 플라즈마 CVD법은 도핑되지 않은 다결정 실리콘층(3)을 형성하는 단계(제 2 막 형성 단계)에서 막 형성법으로 사용된다. 따라서, 제 1 및 제 2 막 형성 단계 모두는 단일 또는 통상의 플라즈마 CVD 장치를 사용하여 수행할 수 있다. 이 경우에, 제 1 막 형성 단계를 완성한 후에, 제 2 막 형성 단계를 버퍼층(14)의 표면을 공기에 노출시키지 않고 수행할 수 있다. 따라서, 버퍼층(14)과 다결정 실리콘층(3) 사이에 형성되는 산화막 또는 장벽층이 생기는 위험은 장벽층의 전기 저항이 전자 방사 특성에 악영향을 미치는 것을 막도록 제거할 수 있다. 또한, 제 1 막 및 제 2 막 형성 단계는 처리 시간을 감소시키기 위해 통상의 챔버에서 연속적으로 수행할 수 있다.
제 1 및 제 2 막 형성 단계에서 사용되는 플라즈마 CVD의 방법 변수는 방전 전력, 방전 압력, 원료 가스의 부분압력, 원료 가스의 종류, 원료 가스의 유동 부피 및 기판 온도를 포함한다. 상기 실시예에서, 제 1 막 형성 단계에서 형성되는 버퍼층(14)은 비결정 실리콘층이고, 제 2 막 형성 단계에서 형성되는 다결정 반도체층은 도핑되지 않은 다결정 실리콘층(3)이다. 따라서, 제 1 막 형성 단계가 제 2 막 형성 단계로 전환될 때, 다수의 방법 변수를 변화시키는 기술과 비교하여 단순화된 방법을 제공하기 위해 방전 전력은 버퍼층(14)을 형성하기 위한 제 1 상태(예를 들어, 400W)로부터 다결정 실리콘층(3)을 형성하기 위한 제 2 상태(예를 들어, 1.8kW)로 변화시킬 수 있다.
유사하게, 제 1 막 형성 단계가 제 2 막 형성 단계로 전환될 때, 다수의 방법 변수를 변화시키는 기술과 비교하여 단순화된 방법을 제공하는 다수의 변수를 변화시키는 기술과 비교하여 방법을 단순화시키기 위해 방전 압력은 버퍼층(14)을 형성하기 위한 제 1 상태(예를 들어, 6.7Pa)로부터 다결정 실리콘층(3)을 형성하기 위한 제 2 상태(예를 들어, 6.7Pa)로 변화시킬 수 있다. 제 1 막 형성 단계가 제 2 막 형성 단계로 전환될 때, 다수의 방법 변수를 변화시키는 기술과 비교하여 단순화된 방법을 제공하는 다수의 변수를 변화시키는 기술과 비교하여 방법을 단순화시키기 위해 원료 가스인 실란계 가스(예를 들어, SiH4 가스) 대 수소 가스의 부분 압력비는 버퍼층(14)을 형성하기 위한 제 1 상태(예를 들어, SiH4 : H2 = 1 : 0)로부터 다결정 실리콘층(3)을 형성하기 위한 제 2 상태(예를 들어, SiH4 : H2 = 1 : 10)로 변화시킬 수 있다. 제 1 막 형성 단계가 제 2 막 형성 단계로 전환될 때, 다수의 방법 변수를 변화시키는 기술과 비교하여 단순화된 방법을 제공하는 다수의 변수를 변화시키는 기술과 비교하여 방법을 단순화시키기 위해 원료 가스인 원료 가스 대 수소 가스의 종류는 버퍼층(14)을 형성하기 위한 제 1 상태(예를 들어, SiH4 가스 대 H2 가스의 조합)로부터 다결정 실리콘층(3)을 형성하기 위한 제 2 상태(예를 들어, SiH4 가스 대 Ar 가스의 조합)로 변화시킬 수 있다. 다수의 방법 변수는 제 1 막 형성 단계가 제 2 막 형성 단계로 전환될 때 변화시킬 수 있다는 것으로 이해된다.
선택적으로, 촉매성 CVD법은 제 1 막 및 제 2 막 형성 단계에서 막 형성법으로 사용될 수 있다. 이 경우에, 제 1 막 형성 단계가 제 2 막 형성 단계로 전환될 때, 방법 변수들의 하나(예를 들어, 원료 가스의 부분 압력비 또는 종류)가 변화될 수 있거나 다수의 가공 변수들이 변화될 수 있다.
제 1 막 및 제 2 막 형성 단계 사이에, 상기 제조 방법은 버퍼층(14)의 표면에 제 2 막 형성 단계의 시작 단계에서 결정핵의 생성을 촉진시키는 처리를 하는 성장-전 처리 단계를 더 포함할 수 있다. 이 방법은 다결정 실리콘층이 제 2 막 형성 단계에서 형성될 때 다결정 실리콘층(3)에 결정 성장을 촉진시킬 수 있어서, 전자원(10)의 전자 방사 특성과 내구성을 향상시킬 수 있다. 성장-전 처리 단계로서, 버퍼층(14)의 표면에 플라즈마 처리하는 단계를 사용할 수 있다. 또한, 성장-전 처리 단계 및 제 2 막 형성 단계는 단일 또는 통상의 플라즈마 CVD 장치를 사용하여 수행할 수 있다(또는 통상의 챔버에서 수행할 수 있다). 이 경우에, 성장-전 단계와 제 2 막 형성 단계는 처리 시간을 감소시키기 위해 연속적으로 수행될 수 있다.
수소 플라즈마 처리 또는 아르곤 플라즈마 처리를 플라즈마 처리로 사용할 수 있다. 수소 플라즈마 처리에서, 실란계 가스와 수소 가스를 포함하는 원료 가스가 제 2 막 형성 단계에서 사용될 때, 성장-전 처리 단계는 수소 가스용 파이프를 통해 챔버 속으로 유입되는 원료 가스들의 하나로 수소 가스를 사용하여 수행할 수 있다. 이를 통해 플라즈마 CVD에 사용하기 위한 장치의 특정한 변경에 대한 요구를 제거할 수 있다.
수소 플라즈마 처리와 비교하여, 아르곤 플라즈마 처리는 다결정 실리콘층(3)에서의 결정화를 더욱 촉진시킨다. 선택적으로, 성장-전 처리 단계는 버퍼층(14)의 표면상에 다수의 실리콘 나노결정을 포함하는 층을 형성하는 단계일 수 있다. 이런 성장-전 처리는 임의의 플라즈마 처리 없이 다결정 실리콘층(3)에서 결정화를 촉진시킬 수 있다.
도 11 및 13은 성장-전 처리를 수행하여 제조된 다른 구체적인 예(이후에는 "본 발명의 실시예 2"로 부름)로서, 전자원(10)의 전자 방사 특성에서의 노화를 나타낸다. 도 12 및 14는 성장-전 처리 없이 제조된 다른 구체적인 예(이후에는 "비교예 2"로 부름)로서, 전자원(10)의 전자 방사 특성에서의 노화를 나타낸다.
도 11 및 12에서, 가로축 및 세로축은 각각 구동 전압(바이어스 전압)과 전류 밀도를 나타낸다. 도 11과 12에서, 세로축에 더 높은 값을 갖는 4종류의 표시(그래프)의 각각은 다이오드 전류(Ips)(도 3 참조)의 전류 밀도를 나타내고, 세로축에 더 낮은 값을 갖는 4종류의 마크(그래프)의 각각은 방사 전류(Ie)(도 3 참조)의 전류 밀도를 나타낸다. "○" 표시로 나타낸 A 라인은 열-선택 전극(Y1)과 관련된 4개의 전자원 요소(10a)의 특성을 나타낸다. "□" 표시로 나타낸 B 라인은 열-선택 전극(Y2)과 관련된 4개의 전자원 요소(10a)의 특성을 나타낸다. "△" 표시로 나타낸 라인 C는 열-선택 전극(Y3)과 관련된 4개의 전자원 요소(10a)의 특성을 나타낸다. ▽" 표시로 나타낸 라인 D 선은 열-선택 전극(Y4)과 관련된 4개의 전자원 요소(10a)의 특성을 나타낸다.
도 13 및 14에서, 가로축은 연속된 구동의 경우 구동의 시작으로부터의 소멸 시간을 나타낸다. 왼쪽의 세로축은 전류 밀도를 나타내고, 오른쪽의 세로축은 전자 방사 효율을 나타낸다. 도 13 및 14에서, α선은 다이오드 전류(Ips)의 전류 밀도를 나타내고, β선은 방사 전류(Ie)의 전류 밀도를 나타내고, γ선은 전자 방사 효율을 나타낸다. 성장-전 처리에서 수소 플라즈마에 대한 노출 시간은 40분이었다. 성장-전 처리의 다른 상태는 400℃의 기판 온도, 1.3 Pa의 방전 압력 및 2 kW의 방전 전력이었다.
도 11과 12를 비교하여 알 수 있듯이, 성장-전 처리를 한 본 발명의 실시예 2는 성장-전 처리를 하지 않은 비교예 2 보다 더 향상된 I-V 특성(방사 전류(Ie))을 가진다. 도 13과 14를 비교하여 알 수 있듯이, 성장-전 처리를 한 본 발명의 실시예 2는 성장-전 처리를 하지 않은 비교예 2 보다 더 향샹된 전자 방사 전류(Ie)와 전자 방사 효율을 가진다.
상기 실시예에서, 벗겨짐 방지층은 하부 전극(12)과 절연 기판(11) 사이에 삽입된다. 따라서, 방법 수율의 향상과 전자원(10)의 제조비용 또는 비용의 감소를 촉진시키기 위해서, 전자원(10)을 제조하는 동안 전자통과부분(5)으로 구성되거나 형성된 층들이 벗겨질 위험은 통상적인 전자원과 비교하여 감소될 수 있다. 또한, 생성물로서 전자원에서도, 향상된 안정성을 얻도록 전자통과부분(5)이 하부 전극(12)으로부터 벗겨지는 것을 막을 수 있다. 고변형점 유리 기판의 열팽창계수보다 실리콘의 열팽창계수와 더 근접한 열팽창계수를 갖는 유리 기판이 절연 기판(11)으로 사용될 때, 벗겨짐 방지층은 생략할 수 있다.
절연 기판(11)에 사용된 유리 기판이 원하는 기판 온도를 갖도록 히터를 사용하여 절연 기판의 전면 또는 후면과 대향하는 표면의 측면으로부터 가열될 때, 하부 전극(12)은 히터로부터 발생된 적외선으로 가열된다. 따라서, 절연 기판(11)이 제 2 막 형성 단계에서 히터에 의해 후면의 측면으로부터 가열될 때, 버퍼층을 갖지 않는 전자원의 온도는 도 16에 나타낸 하부 전극(12)의 피치(pitch)에 따라 국부적으로 변한다. 이 경우에, 하부 전극(12)이 넓은 피치에 배열되는 지역은 불충분하게 가열될 것이다. 따라서, 하부 전극(12)이 넓은 피치에 배열되는 다결정 실리콘층(3)의 영역(3a, 3c)은 하부 전극(12)이 좁은 피치에 배열되는 영역(3a)에서의 막 품질보다 낮은 품질을 가진다. 도 16에서, 절연 기판(11)의 두께 방향에서 히터(40)로부터 연장된 각각의 화살표는 하부 전극(12)에 의해 흡수된 열의 흐름을 구체적으로 나타낸다. 화살표의 더 넓은 가로 넓이는 흡수되는 더 많은 열의 양을 의미한다.
이런 관점에서, 상기 실시예에서, 버퍼층(14)은 적외선을 흡수할 수 있는 재료들의 하나인 비결정 실리콘으로 구성된다. 따라서, 도 15에 나타낸대로, 절연 기판(11)의 전면의 측면상의 전지역을 덮기 위한 버퍼층(14)을 형성하는 방법과 그 위에 표류층(6)으로 형성되는 도핑되지 않은 다결정 실리콘층을 형성하는 방법에서, 절연 기판(11)이 히터(40)을 사용하여 전면과 대향되는 표면(후면)의 표면으로부터 가열될 때, 절연 기판(11)의 전면의 측면상의 온도 분포는 다결정 실리콘층(3)의 막 품질에 향상된 평면 균일성을 얻기 위하여 하부 전극(12)의 패턴과 상관없이 균일하게 형성될 수 있다. 따라서, 버퍼층(14)이 하부 전극(12)에 삽입되는 영역에만 형성되는 전자원과 비교하여, 표류층(6)의 품질의 평면 변형은 전자 방사 특성에서 평면 변형을 감소시키도록 최소화할 수 있다.
상기 실시예의 전자원에서, 버퍼층(14)은 비결정층 또는 비결정 실리콘층으로 구성된다. 따라서, 버퍼층(14)은 비교적 저온에서 통상적으로 사용되는 반도체 제조법(예를 들어, 플라즈마 CVD법)을 통해 쉽게 형성할 수 있다.
상기 실시예에서 표류층(6)은 도핑되지 않은 다결정 실리콘층에 나노결정화 처리를 한 후 얻어진 나노결정화된 층에 산화 처리를 하여 형성되는 반면, 다른 다결정 반도체층을 다결정 실리콘층(3)의 대용으로 사용할 수 있다. 또한, 상기 실시예에서 절연막은 실리콘 산화물막(64)으로 구성되고, 산화법을 통해 형성되는 반면, 산화법과 질산화법을 산화법의 대용으로 사용할 수 있다. 만일 질화법이 사용되면, 실리콘 산화물막(52, 64)의 각각은 실리콘 질화물막으로 형성될 것이다. 만일 질산화법을 사용하면, 실리콘 산화물막(52, 64)의 각각은 실리콘 질산화물막으로 형성될 것이다.
본 발명은 구체적인 실시예들과 연계하여 기술되지만, 이에 대한 다양한 변화와 변형은 당업자에게 명백할 것이다. 따라서, 본 발명은 본 명세서의 구체적인 실시예에 한정되지 않고 청구항과 이의 균등물에 의해 한정된다.
상기한대로, 본 발명의 전자원은 전자 방사 특성의 평면 변형을 감소시키고 이의 향상된 내구성을 제공하는데 효과적이다. 따라서, 전자원은 평면 광원, 평면 디스플레이 소자 또는 고체-진공 소자에 사용하는데 적절하다.

Claims (18)

  1. 절연 기판과 이 절연 기판의 한 표면의 측면상에 형성된 전자원 요소를 포함하고, 상기 전자원 요소는
    하부 전극;
    표면 전극; 및
    일정한 전압이 상기 하부 및 표면 전극에 가해질 때 상기 표면 전극이 상기 하부 전극의 전위보다 더 높은 전위를 갖는 방식으로 발생된 전기장에 따라 전자를 통과시키는 하부 전극과 상기 표면 전극 사이에 배치된 강전계 표류층을 가지며, 상기 다결정 실리콘의 전기 저항보다 더 큰 전기 저항을 가진 상기 강전계 표류층과 상기 하부층 사이에 제공된 버퍼층을 포함하는 전계방사형 전자원.
  2. 제 1 항에 있어서,
    상기 버퍼층은 비결정층을 포함하는 전계방사형 전자원.
  3. 제 1 항에 있어서,
    다수의 상기 전자원 요소는 상기 절연 기판의 표면의 측면상에 형성되고,
    상기 절연 기판은 적외선을 통과시키는 유리 기판을 포함하고,
    상기 버퍼층은 적외선을 흡수할 수 있는 재료로 제조되고 상기 강전계 표류층의 형성 전에 상기 절연 기판의 상기 표면의 측면상의 전지역을 덮도록 형성되는 막의 일부를 포함하는 전계방사형 전자원.
  4. 제 3 항에 있어서,
    상기 비결정층은 비결정 실리콘층을 포함하는 전계방사형 전자원.
  5. 제 3 항에 있어서,
    상기 강전계 표류층은 양극산화피막처리된 다공성 다결정 실리콘을 포함하는 전계방사형 전자원.
  6. 제 5 항에 있어서,
    상기 강전계 표류층은 상기 하부 전극의 두께 방향을 따라 각각 형성된 다수의 원형 반도체 결정과 상기 반도체 결정들 사이에 위치하는 다수의 나노급 반도체 나노결정을 포함하고, 상기 반도체 나노결정의 각각은 상기 반도체 나노결정의 알갱이 크기 미만의 두께를 가지는 절연막으로 형성된 표면을 가지는 전계방사형 전자원.
  7. 상기 절연 기판의 상기 표면의 측면상에 하부 전극을 형성하고 그 후에 강전계 표류층을 형성하기 전에 상기 하부 전극상에 버퍼층을 형성하는 것을 포함하는 제 1 항 내지 제 6 항 중 어느 한 항에 따른 전계방사형 전자원의 제조 방법.
  8. 상기 절연 기판의 상기 표면의 측면상에 하부 전극을 형성하는 하부 전극 형성 단계;
    상기 하부 전극 형성 단계 후에 상기 절연 기판의 상기 표면의 측면상에 버퍼층을 형성하는 제 1 막 형성 단계;
    상기 버퍼층의 표면상에 다결정 반도체층을 형성하는 제 2 막 형성 단계;
    반도체 나노결정을 형성하기 위한 양극산화피막처리법을 통해 상기 다결정 반도체층의 적어도 일부를 나노결정화하는 나노결정화 단계; 및
    상기 반도체 나노결정의 각각의 표면상에 절연막을 형성하는 절연막 형성 단계를 포함하는 제 6 항에 따른 전계방사형 전자원의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 막 형성 단계는 상기 버퍼층의 표면을 공기에 노출시키지 않고 제 1 막 형성 단계 후에 수행하는 제조 방법.
  10. 제 9 항에 있어서,
    플라즈마 CVD법은 상기 제 1 및 제 2 막 형성 단계의 각각에서 막 형성법으로 사용되고, 상기 제 1 막 형성 단계가 상기 제 2 막 형성 단계로 전환될 때, 상기 플라즈마 CVD법을 위한 방전 전압이 버퍼층을 형성하기 위한 제 1 상태에서 다결정 반도체층을 형성하기 위한 제 2 상태로 변하는 제조 방법.
  11. 제 9 항에 있어서,
    플라즈마 CVD법은 상기 제 1 및 제 2 막 형성 단계의 각각에서 막 형성법으로 사용되고, 상기 제 1 막 형성 단계가 상기 제 2 막 형성 단계로 전환될 때, 상기 플라즈마 CVD법을 위한 방전 압력이 버퍼층을 형성하기 위한 제 1 상태에서 다결정 반도체층을 형성하기 위한 제 2 상태로 변하는 제조 방법.
  12. 제 9 항에 있어서,
    플라즈마 CVD법 또는 촉매성 CVD법은 상기 제 1 및 제 2 막 형성 단계의 각각에서 막 형성법으로 사용되고, 상기 제 1 막 형성 단계가 상기 제 2 막 형성 단계로 전환될 때, 상기 플라즈마 CVD법 또는 촉매성 CVD법을 위한 원료 가스의 부분 압력비가 버퍼층을 형성하기 위한 제 1 상태에서 다결정 반도체층을 형성하기 위한 제 2 상태로 변하는 제조 방법.
  13. 제 9 항에 있어서,
    플라즈마 CVD법 또는 촉매성 CVD법은 상기 제 1 및 제 2 막 형성 단계의 각각에서 막 형성법으로 사용되고, 상기 제 1 막 형성 단계가 상기 제 2 막 형성 단계로 전환될 때, 상기 플라즈마 CVD법 또는 촉매성 CVD법을 위한 원료 가스의 종류가 버퍼층을 형성하기 위한 제 1 상태에서 다결정 반도체층을 형성하기 위한 제 2 상태로 변하는 제조 방법.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 및 제 2 막 형성 단계 사이에 버퍼층의 표면에 상기 막 형성 단계의 시작 단계에서 결정핵의 생성을 촉진시키기 위한 처리를 하는 성장-전 처리 단계를 포함하는 제조 방법.
  15. 제 14 항에 있어서,
    상기 성장-전 처리 단계는 상기 버퍼층의 표면에 플라즈마 처리를 하는 단계인 제조 방법.
  16. 제 14 항에 있어서,
    상기 성장-전 처리 단계는 상기 버퍼층의 표면에 수소 플라즈마 처리를 하는 단계이고, 상기 제 2 막 형성 단계는 적어도 실란계 가스를 포함하는 원료 가스를 사용하는 플라즈마 CVD법을 통해 다결정 반도체층으로 작용하는 다결정 실리콘층을 형성하는 단계를 포함하는 제조 방법.
  17. 제 14 항에 있어서,
    상기 성장-전 처리 단계는 상기 버퍼층의 표면에 아르곤 플라즈마 처리를 하는 단계인 제조 방법.
  18. 제 14 항에 있어서,
    상기 성장-전 처리 단계는 상기 버퍼층의 표면상에 다수의 실리콘 나노결정을 포함하는 층을 형성하는 단계인 제조 방법.
KR1020057012167A 2002-12-27 2003-12-26 전계방사형 전자원과 이를 제조하는 방법 KR100750983B1 (ko)

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