KR20050088278A - 홀 소자를 구비한 자장 센서 - Google Patents

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Abstract

대칭의 수직 홀 요소는 제 2 도전율(conductivity) 타입의 기판 내에 매입(埋入)된(embedded) 제 1 도전율 타입의 웰을 포함하며 그리고 이것은 전류 및 전압 접점들로서 작용하는 4 개의 접점들에 의해 접촉된다. 전기적 관점에서, 이러한 4 개의 접점들을 갖는 홀 소자는 상기 홀 소자의 4 개의 저항기들 R1 내지 R4 에 의해 형성된 저항 브리지로서 간주될 수 있다. 전기적 관점에서, 상기 4 개의 저항기들 R1 내지 R4 이 동일한 값을 가질 때, 상기 홀 소자는 이상적인 것으로 간주된다. 본 발명은 상기 저항 브리지를 전기적으로 균형 잡기 위하여 일련의 수단들을 제안한다. 제 1 수단은 최소한 하나의 추가적인 저항기를 제공하는 것이다. 제 2 수단은 상기 웰의 전기적 도전율을 국부적으로 증가 또는 감소시키는 것이다. 제 3 수단은 홀 전압들이 등방향이며 그리고 오프셋 전압들이 크게 보상되도록 전기적으로 평행하게 연결된 2 개의 홀 전압들을 제공하는 것이다.

Description

홀 소자를 구비한 자장 센서{MAGNETIC FIELD SENSOR COMPRISING A HALL ELEMENT}
본 발명은 특허청구범위 제 1항의 전제부에 명명된 타입의 대칭의 수직 홀 소자를 구비한 자장(磁場) 센서에 관한 것이다.
최근 수년 동안, 홀 소자를 기초로 한 자장 센서는 대량으로 제조되고 있으며 그리고 포지션 스위치로서 또는 포지션 측정을 위해, 산업에서, 가정 설비에서 그리고 자동차 제조에서 이용된다. 커스터머리(customary) IC 기술로 제조되는 홀 소자는 이 기술의 모든 이점, 특히 비교적 낮은 비용으로 자기적 및 전기적 특성의 높은 재생성(reproducibility)을 갖는다. 소위 수평 홀소자는 칩 표면에 수직으로 향하는 자장의 성분을 측정하기 위해 사용되며, 반면에 소위 수직 홀 소자는 칩 표면에 평행으로 향하는 자장의 성분을 측정하기 위해 사용된다.
종래의 홀 소자는 4 개의 접점들(contacts) 즉, 상기 홀 소자를 통해 흐르는 전류의 공급과 방출을 위한 2 개의 전류 접점들 그리고 측정될 자장의 성분에 의해 형성되는 홀 전압을 탭핑(tapping)하기 위한 2 개의 전압 접점들을 갖는다. 상기 홀 소자의 근본적인 문제점은 전압, 소위 오프셋(offset) 전압이 자장이 존재하지 않는 경우에도 상기 2 개의 전압 접점들 사이에 존재한다는 점이다. 두 가지 기술들이 상기 오프셋 전압을 감소시키기 위해 발전되었다. 수평 홀 소자들에 적용되는 한 기술의 경우, 2 개의 수평 홀 소자들이 사용되며, 2 개의 홀 소자들을 통해 흐르는 2 개의 전류들은 90도의 각도를 형성한다. 전류 및 전압 접점들의 역전에 대해 전기적으로 변하지 않는 대칭의 홀 소자들에 적합한 미국특허공보 제 4 037 150 으로부터 공지되는 다른 하나의 기술의 경우에는, 전류 및 전압 접점들이 전기적으로 전류(轉流)된다. 미국특허공보 5 057 890 에 따르면, 수평 홀 소자들에 대해 발전된 이 기술은 또한 수직 홀 소자들에 대해 이용될 수 있으며, 이 경우 전류 및 전압 접점들의 위치 및 크기는 대칭의 수평 홀 소자의 컨포멀 맵핑(conformal mapping)에 의해 계산된다.
본 발명은 대칭의 수직 홀 소자들에 관한 것이며, 이들은 홀 소자들이며 이 경우 4 개의 접점들, 즉 2 개의 내부 및 2 개의 외부 접점들이 라인을 따라 배열된다. 전형적으로, 2 개의 내부 접점들은 같은 크기이며, 그리고 2 개의 외부 접점들은 같은 크기이다. 전류는 항상 하나의 내부 접점으로부터 이웃하지 않는 외부 접점으로 또는 역으로 흐른다. 이들 대칭의 수직 홀 소자들의 경우, 기하학적 대칭성 때문에, 전류 및 전압 접점들은 홀 소자의 전기 및 자기 특성의 변화 없이 전기적으로 전류(轉流)를 의미하는 역전이 될 수 있다.
대칭의 수직 홀 요소들은 상기 인용된 미국특허공보 5 057 890 호로부터 공지되며 그리고 센서와 액추에이터 잡지에서 출판된 "대칭의 수직 홀-효과 장치"의 기사, A21-A23(1990년), 751-753 페이지에 있는 기사에서 공지되지만, 지금까지 이것들은 홀 소자들 뿐만 아니라 전자 스위칭 요소들의 동일한 반도체 칩 상으로의 집적화(integration)를 허용하지 않는 특별한 기술로 단지 제조되어 왔기 때문에, 거의 실무에 적용되지 않고 있다.
바이폴러(bipolar) 기술을 구비한 수직 홀 소자는 미국특허공보 제 5 572 058 호로부터 공지된다. 이 기술의 경우, 상기 홀 소자는 기판으로부터 절연되며, 홀 소자는 별문제로 하고, 전자 요소들이 동일한 반도체 칩 상으로 또한 집적될 수 있다. 그러나, 직선을 따라 배열된 5 개의 접점, 즉 하나의 중앙 접점 및 전류 접점으로 작용하는 2 개의 외부 접점들 그리고 상기 중앙 접점과 상기 외부 접점들의 하나 사이에 배열된 2 개의 전압 접점들을 가지는 상기 수직 홀 요소는, 홀 소자의 전기적 특성이 전류 및 전압 접점들의 역전에서 변화하기 때문에, 대칭의 수직 홀 소자들의 그룹에 속하지 않는다.
도 1은 대칭의 수직 홀 소자의 단면도,
도 2는 대칭의 수직 홀 소자의 평면도,
도 3은 대칭의 수직 홀 소자에 대한 등가 회로 다이어그램,
도 4은 집적 저항기들을 구비한 대칭의 수직 홀 소자,
도 5는 2 개의 집적 저항기들을 구비한 대칭의 수직 홀 소자,
도 6은 추가적인 전극들을 구비한 대칭의 수직 홀 소자,
도 7은 이온의 임플랜테이션에서 N-타입 웰(N-type well)의 형성을 위해 사용되는 마스크(mask), 그리고
도 8, 9는 2 개의 앤티(anti)-평행 연결된 홀 소자들을 도시한다.
본 발명의 목적은 CMOS 기술의 N-타입 웰(well)에서 구현될 수 있는 대칭의 수직 홀 요소를 발전시키는 것이며, 이 경우 전위의 관점에서, 상기 2 개의 전압 접점들은 대략, 상기 2 개의 전류 접점들의 전위들 사이의 중앙에 놓이며, 그리고 이 경우 오프셋 전압은 가능한 낮다.
상기 과제는 특허청구범위 제1항, 제5항, 제6항, 제7항 그리고 제10항의 특징들에 의한 본 발명에 따라서 해결된다.
이 과제의 경우, 한편으로는 컨포멀 맵핑에 의해 계산된 전류 및 전압 접점들의 길이들이 이 기술로 가능한 최소 치수들보다 더 작다는 문제점이 있다. 그 이유는 N-타입 웰의 깊이가 외부 접점들의 외부 에지들 사이의 거리와 비교하여 매우 낮다는 것이다. 만약 전류 및 전압 접점들이 상기 기술의 최소 요건들에 상응하는 계산된 이상적인 값들에 관하여 확대된다면, 전위의 관점에서, 상기 2 개의 전압 접점들은 더 이상 상기 2 개의 전류 접점들의 전위들 사이의 중앙에 놓이지 않으며, 상기 오프셋 전압은 비교적 매우 높으며 그리고 감도는 크게 감소된다. 전위의 관점에서, 상기 2 개의 전압 접점들이 더 이상 상기 2 개의 전류 접점들의 전위들 사이의 중앙에 놓이지 않을 때, 이것은 상기 전류 및 전압 접점들의 전류(轉流)가 더 이상 의미있게 적용될 수 없다는 것을 의미한다. 또한 N-타입 웰의 도핑(doping)은 균일하지 않다. 이것은, 첫째로 상기 N-타입 웰이 수 마이크로미터의 확산 깊이를(diffusion depth) 가질 때 조차도, 대표적으로 단지 1 내지 2 마이크로미터 두께의 층에서, 상기 홀 소자의 표면 바로 아래에서 전류의 대부분이 흐르는 결과와 그리고 둘째로 컨포멀 맵핑의 이론이 더 이상 적용되지 않는다는 결과를 갖는다.
본 발명은 4 개의 접점들, 즉 반도체 칩의 표면 상에서 라인을 따라 배열된 2 개의 내부 및 2 개의 외부 접점들을 구비한 대칭의 수직 홀 소자로 시작한다. 상기 2 개의 내부 접점들은 바람직하게는 동일한 깊이이며 그리고 2 개의 외부 접점들은 바람직하게는 동일한 폭이며 이 경우 접점들의 폭은 직선 방향으로 측정된다.
대칭의 수직 홀 요소는 제 2 도전율(conductivity) 타입의 기판 내에 매입(埋入)된(embedded) 제 1 도전율 타입의 웰을 포함한다. 상기 4 개의 접점들은 상기 웰과 접촉한다. 전기적 관점에서, 이러한 4 개의 접점을 갖는 홀 소자는 상기 홀 소자의 저항기들 R1 내지 R4 에 의해 형성된 저항 브리지로서 간주될 수 있다. 상기 홀 소자를 자장 센서로서 작동시킬 때, 전류는 인접하지 않는 2 개의 접점들 사이에서 언제나 흐른다. 전기적 관점에서, 상기 4 개의 저항기들 R1 내지 R4 이 동일한 값을 가질 때, 상기 홀 소자는 이상적인 것으로 간주된다. 이 경우, 상기 홀 소자를 2 개의 전류 접점들을 통해 공급할 때, 전압 접점으로서 작용하는 접점들은 동일한 전기 전위 즉 상기 공급 전압의 반(1/2)의 전위 상에 위치된다. 또한 상기 전압 접점들 사이의 전압, 소위 오프셋 전압은 0 과 같고, 즉, 오프셋 전압은 사라진다. 동일한 사항이 또한, 전류 및 전압 접점들의 역할이 역전될 때, 유효하다.
본 발명에 따르면 기하학적 이유로, 4 개의 저항기들 중 3 개 R1 내지 R3 가 거의 동일한 크기가 되도록, 상기 홀 소자의 4 개의 접점들을 배열하는 것이 제안된다. 제 4 저항기 R4, 즉 2 개의 외부 접점들 사이의 전기 저항은 나머지 저항들 R1, R2, 및 R3 보다 더 크다. 상기 저항 브리지의 균형을 잡기 위하여, 본 발명에 따르면 저항기 R4 에 평행한 또 하나의 저항기 R5 를 배열하는 것이 또한 제안되며, 상기 저항기 R5 의 값은 대략 R1 = R2 = R3 = R4∥R5 가 유효하도록 정의된다. 저항기 R5 는 예를 들면 외부 저항기이다. 그러나 바람직하게는 상기 저항기 R5 는 상기 홀 소자의 웰 내에 매입되거나 또는 분리된 N-타입 웰로 구현된다. 첫번째 경우에서, 상기 저항기는 상기 홀 소자의 웰과 접촉하며 그리고 상기 홀 소자의 웰의 에지를 향하는 측 상의 상기 2 개의 외부 접점들 중 하나에 이웃하여 배열되는, 최소한 하나의 접점을 갖는다. 이 경우 상기 저항기 R5 는 저항기들 R1, R2, R3, 및 R4 와 동일한 온도 계수를 가지며 따라서 저항 브리지는 온도 변화의 경우에도 균형이 유지되는 이점이 있다.
상기 저항 브리지를 전기적으로 균형잡기 위한 또 하나의 가능성은 상기 웰로부터 전기적으로 절연되는 양 최소한 하나의 전극을 제공하며, 상기 최소한 하나의 전극은 2 개의 접점들 사이에 배열되는 것이다. 상기 최소한 하나의 전극은 상기 전극 아래의 영역에서 웰의 전기 도전율을 국부적으로 증가 또는 감소시키는 데 도움이 된다.
상기 저항 브리지를 전기적으로 균형잡기 위한 또 다른 가능성은 추가적인 또는 보다 소수의 이온들의 임플랜테이션(implantation)에 의해 2 개의 접점들 사이의 영역에서 상기 웰의 전기 도전율을 국부적으로 증가 또는 감소시키는 것이다.
상기 저항 브리지를 전기적으로 균형잡기 위한 또 다른 가능성은 직선을 따라 배열되는 2 개의 내부 및 2 개의 외부 접점들을 각각 가지는 제 1 홀 소자 및 제 2 홀 소자를 구비한 자장 센서를 이용하는 것이며, 여기서 바람직하게는 상기 2 개의 내부 접점들은 동일한 폭을 가지며 그리고 바람직하게는 2 개의 외부 접점들은 동일한 폭을 가지며, 여기서 상기 2 개의 홀 소자들의 직선들은 평행하게 연장되며 그리고 상기 2 개의 홀 소자들의 접점들은, 그들의 홀 전압들이 등방향(equidirectional)이며 그리고 그들의 오프셋 전압들이 대부분 보상되어, 총 결과 오프셋 전압이 거의 사라지도록 도체 패스(conductor path)를 통해 배선된다. 이하에서는, 본 발명의 실시예들은 도면을 기초로 보다 상세히 설명된다. 도면들은 스케일로 도시되지 않는다.
도 1 및 도 2 는 대칭의 수직 홀 소자(1)의 단면도 및 평면도를 도시한다. CMOS 기술로 제조되는 상기 홀 소자(1)는 바람직하게는, 제 2 도전율 타입의 실리콘으로 제조되는 기판(3) 내에 매입되는 제 1 도전율 타입의 웰(2)을 포함한다. 상기 홀 소자(1)는 표면 상의 4 개의 접점들(4-7), 즉 2 개의 내부 접점들(5 및 6)과 2 개의 외부 접점들(4 및 7)을 갖는다. 상기 접점들(4-7)은 직선(8)을 따라 배열된다(도2). 바람직하게는 상기 2 개의 내부 접점들(5 및 6)은 직선 8을 따라 도시된 바와 같이 동일한 폭을 가지며 그리고 두개의 외부 접점들(4 및 7)은 동일한 폭을 갖는다. 상기 웰 및 접점들(4-7)의 위치 및 크기는, 상기 직선(8)에 수직으로 그리고 2 개의 접점들(5 및 6) 사이에서 중앙으로 연장되는 평면(9)에 관한여 대칭이다.(기술적 이유로 상기 2 개의 내부 접점들(5 및 6)을 동일한 폭으로 그리고 상기 2 개의 외부 접점들(4 및 7)을 동일한 폭으로 만드는 것은 의미가 있지만, 절대적으로 필요한 것은 아니다.)
실리콘의 경우 전자들의 이동성이 홀들의 이동성 보다 더 크기 때문에, N-타입 웰 그리고 P-타입 웰이 아닌 것이 상기 홀 소자(1)를 위해 사용된다면 유리하다. P-타입 웰은 상기 홀 소자(1)를 위해 사용될 수는 있지만 그러나 자장 센서의 감도는 현저하게 더 낮게 될 것이다 .
상기 웰(2)의 깊이는 전형적으로 5 ㎛ 에 이른다. 상기 웰(2)의 도핑이 균일하지 않지만 증가하는 깊이에 따라 지수함수적으로 감소하기 때문에, 전류의 가장 많은 부분은 대표적으로 1-2 ㎛ 두께의 층에서 상기 홀 소자(1)의 표면 아래에서 흐른다. 따라서 상기 홀 소자(1)의 전기 및 자기 특성에 유효한 웰(2)의 깊이 teff 는 단지 약 1-2 ㎛ 에 이른다. 상기 홀 소자(1)의 길이 L 은 웰(2)의 길이에 의해 주어진다. 근본적으로 이것은 외부 접점들(4 및 7)의 외부 에지들(10 및 11) 사이의 거리에 상응한다. 상기 길이 L 은 깊이 t 또는 유효 깊이 teff 와 비교하여 크다. 홀 소자(1)의 전기 특성은 4 개의 저항기들 R1 내지 R4 로부터 형성되는 저항 브리지에 의해 나타낼 수 있다. 이해를 쉽게하기 위해, 도 1 에서는 2 개의 접점들 사이에서 지배적인 저항들은 저항기 심볼 R1 내지 R4 및 상기 저항기에 대응하는 접점들을 연결시키는 라인에 의해 각각 나타난다.
도 3 은 상기 홀 소자(1)의 4 개의 저항기들 R1 내지 R4 에 의해 형성된 저항 브리지의 전기 회로 다이어그램을 도시한다. 자장 센서로서 홀 소자(1)의 작동 시, 전류는 언제나, 인접하지 않는 2 개의 접점들 사이에서, 예를 들면 접점들(4 와 6) 사이에서 또는 접점들(5 와 7) 사이에서 흐른다. 전기적 관점에서, 상기 홀 소자(1)는, 4 개의 저항기들 R1 내지 R4 이 동일한 값을 가질 때, 이상적인 것으로 간주된다. 이 경우, 접점들(4 및 6)을 통한 홀 소자(1)의 공급 시, 전압 접점으로 작용하는 접점들(5 및 7)은 모두 동일한 전기 전위, 즉 상기 공급 전압의 반(half)의 전위을 갖는다. 또한, 상기 전압 접점들 사이의 전압은 0 과 같아지며, 즉, 오프셋 전압은 사라진다. 동일한 사항이 홀 소자(1)가 접점들(5 및 7)을 통해 공급될 때 유효하며 그리고 접점들(4 및 6)은 전압 접점들로 작용한다.
기하학적 이유로, 저항기 R1 과 R3 는 동일한 크기를 갖는다. 저항기 R2 는 내부 접점들(5 및 6) 사이의 거리를 증가 또는 감소시킴에 의해 변경될 수 있다. 접점들(4-7)의 위치 및 크기의 적절한 선택에 의해서, 대략적으로 R1 = R2 = R3 이 유효인 것을 달성할 수 있다. 추가적으로 저항기 R4 가 다른 저항기들 R1, R2 및 R3 보다 더 크다는 것이 유효하다. 상기 저항 브리지의 균형을 잡기 위하여, 본 발명에 따르면 저항기 R4 에 평행한 또 다른 저항기 R5 를 배열하는 것이 제안되며, 상기 저항기 R5 의 값은 대략 R1 = R2 = R3 = R4∥R5 가 유효하도록 정의된다. 상기 저항기 R5 는 예를 들면 외부 저항기이다. 그러나 바람직하게는 상기 저항기 R5 는 상기 홀 소자(1)의 N-타입 웰(2) 내에 매입되거나 또는 분리된 N-타입 웰로 구현된다. 이 경우, 상기 저항기 R5 는 저항기들 R1, R2, R3, 및 R4 와 동일한 온도 계수를 가지며 따라서 저항 브리지는 온도 변화의 경우에도 균형이 유지되는 이점이 있다.
도 4 및 5 는 저항기 R5 가 홀 소자(1)의 웰(2) 내에 매입된 2 개의 실시예를 도시한다. 이해를 쉽게하기 위해, 2 개의 접점들 사이에서 지배적인 저항들은 저항기 심볼 및 대응하는 접점들을 연결시키는 라인에 의해 다시 나타난다. 도 4 에 따르는 실시예의 경우, 상당히 개략적으로 도시된 도체 패스(13)에 의해 접점(7)에 연결되는 또 다른 접점(12)이 접점(4)에 인접하여 배열된다. 도 5 에 따르는 실시예의 경우, 또 다른 접점(12)은 접점(4)에 인접하여 배열되며 그리고 또 다른 접점(14)는 접점(7)에 인접하여 배열되며, 상기 두 개의 추가적인 접점들(12 및 14)는 단지 개략적으로 도시된 도체 통로(13)에 의해 다시 연결된다. 따라서 이 실시예의 경우 저항기 R5 는 하나의 단일한 저항기에 의해서가 아니라 값 1/2 R5 를 갖는 2 개의 저항기들에 의해 구현된다.
기술 의존 최소 거리가 2 개의 내부 접점들(5 및 6) 사이에서 유지되어야 한다는 점에서 홀 소자의 최소화에 한계가 설정된다. 오늘날 상기 최소 거리는 약 0.8 ㎛ 의 영역에 놓인다. 따라서 저항기 R2 는 사용된 기술에 의해 미리 결정되는 어떤 값 이하로 떨어질 수 없다. 이하에서는, 어떻게 저항기들 R1 내지 R3 가 증가 또는 감소될 수 있는지에 대하여 또 다른 실시예들이 설명된다.
도 6 에 따르는 실시예의 경우 3 개의 전극들(15-17)은, 예를 들면, MOSFET 의 게이트 전극과 같은 폴리실리콘(polysilicon)으로 구현된다. 전극(15-17)은, 예를 들면 얇은 산화물 층에 의해 N-타입 웰(2)로부터 분리되며 그리고 따라서 전기적으로 N-타입 웰(2)로부터 절연된다. 홀 소자(1)의 작동 시, 전극들(15-17) 각각은 N-타입 웰(2)에 관하여 미리 결정된 전압으로 바이어스된다. 전극들(15 및 17)은 동일한 전압으로 바이어스되며 반면에 전극(16)은 역 극성(reverse polarity)의 전압으로 바이어스된다. N-타입 웰(2)에 관하여 전극의 바이어싱(biasing)은, 바이어스의 사인(sign)에 종속하여 전극 아래의 영역 내의 전하 캐리어 밀도가 증가 또는 감소되는 효과를 갖는다. 전하 캐리어 밀도를 증가시키기 위하여, 전극의 바이어스는 웰(2)의 전하 캐리어들의 타입에 반대이어야 한다. 웰(2)이 N-타입일 때, 전극의 바이어스는 상기 웰(2)의 전위에 관하여 포지티브이어야 한다. 전하 캐리어 밀도를 감소시키기 위하여, 전극의 바이어스는 전하 캐리어들과 같은 타입이어야 하며 그리고 웰(2)이어야 한다. 웰(2)이 N-타입일 때, 이 경우 전극의 바이어스는 웰(2)의 전위에 관하여 네거티브이어야만 한다.
3 개의 전극들(15, 16 및 17) 대신에, 단지 하나의 단일한 전극, 즉 내부 접점들(5 및 6) 사이의 전극(16) 또는 내부와 외부 접점 사이에 각각 배열된 단지 2 개의 전극들(15 및 17)을 제공하는 것이 또한 가능하다. 또한 도 4 에 따르는 실시예의 경우 접점들(4 및 12) 사이에 배열된 추가적인 전극을 제공하는 것이 가능하며, 도 5 에 따르는 실시예의 경우 접점들(4 및 12) 사이에 그리고 접점들(7 및 14) 사이에 배열되는 2 개의 추가적인 전극들을 제공하는 것이 가능하다. 개별 전극들에 적용되는 바이어스의 크기 및 사인을 선택함에 의해, 저항기들 R1 내지 R5 이 어떤 한계 내에서 변경될 수 있다. 따라서 홀 소자(1)로서 동일한 반도체 칩 내에 구현되는 전자 전압원이 제공되며, 여기서 개별 전극들에 적용될 바이어스들은 교정 절차에서 한번 측정되며, 저항기들 R1 내지 R5 에 의해 형성된 저항 브리지는 최적으로 균형이 잡힌다.
접점들(4-7)의 주어진 위치 및 크기를 가지는 저항기들 R1 내지 R3 를 증가 또는 감소시키는 또 다른 가능성은 추가적인 또는 보다 소수의 이온들의 국부적인 임플랜테이션(implantation)에 의해 전하 캐리어 밀도를 증가 또는 감소시키는 것이다. 이 가능성은 도 7 을 기초로 보다 상세히 설명된다. 접점들(4-7)은 파선(18)으로 경계가 정해진 영역들에 의해 나타난다. N-타입 웰(2)의 형성의 경우, 웰(2)의 크기에 상응하는 하나의 단일한 개구(20)를 갖는 것이 아니라, 개구(20)의 일부를 커버하는 국부적 아일랜드(local islands)(21)를 갖는 개구(20)를 가지는, 마스크(19)가 이온 임플랜테이션을 위해 사용되며 따라서 N-타입 웰(2)의 도핑이 국부적으로 변한다. 상기 아일랜드(21)의 치수는 작게 선택되어, 임플랜테이션 다음의 확산에서 상기 아일랜드(21)에 의해 분리된 영역들이 N-타입 웰(2)에 연결된다. 따라서 2 개의 내부 접점들(5 및 6) 사이의 영역 내의 웰(2)의 도핑은 내부 접점 그리고 인접한 외부 접점 사이의 영역 내의 웰(2)의 도핑과 다르다.
도 8 및 도 9 는 저항기 R1 내지 R4 에 의해, 즉 서로에 대해 평행하게 배열되는 2 개의 홀 소자들(1 및 1')의 평행한 연결에 의해 형성되는 저항 브리지를 충분히 균형 잡는 또 다른 가능성을 도시하며, 이들은 자장의 동일한 성분을 측정한다. 2 개의 홀 소자들(1 및 1')를 통해 흐르는 전류들의 방향은 전류가 공급되는 접점으로부터 전류가 방출되는 접점으로 향하는 화살표에 의해 상징적으로 도시된다. 제 1 홀 소자(1)의 접점들(4-7)과 제 2 홀 소자(1')의 접점들(4'-7')은 개략적으로 도시된 도체 패스들(13)을 통해 쌍으로 배선된다. 상기 배선(wiring)은 이하에 기술되는 2 개의 기준을 충족시켜야 한다. 첫째로 자장에 의해 형성되는 2 개의 홀 소자들(1 및 1')의 홀 전압들은 등방향이어야 하며 그렇지 않으면 상기 자장 센서는 자장을 "식별(see)" 하지 못한다. 상기 2 개의 전류 접점들이 전류의 방향을 가리키는 화살표에 의해 연결될 때, 하나의 전압 접점은 항상 화살표의 왼쪽 편에 그리고 하나의 전압 접점은 화살표의 오른 편에 위치한다. 등방향(equidirectional)은 상기 상응하는 화살표의 왼쪽 편에 놓인 2 개의 홀 소자들(1 및 1')의 2 개의 전압 접점들이 연결되어야 하는 것과 그리고 상기 상응하는 화살표의 오른쪽 편에 놓인 2 개의 홀 소자들(1 및 1')의 2 개의 전압 접점들이 연결되어야 하는 것을 의미한다. 만약 2 개의 홀 소자들(1 및 1')이 배선되지 않는다면, 제 1 홀 소자(1)의 경우, 저항기 R4 가 다른 저항기들 R1, R2 및 R3 보다 더 크기 때문에, 2 개의 전압 접점들(5 및 7) 중 하나는 다른 하나의 전압 접점 보다 더 높은 전위을 지니게 될 것이다. 마찬가지로, 제 2 홀 소자(1')의 경우, 여기서도 또한 저항기 R4'가 다른 저항기들 R1', R2' 및 R3' 보다 더 크기 때문에, 2 개의 전압 접점들(4' 및 6') 중 하나는 다른 하나의 전압 접점 보다 더 높은 전위을 지니게 될 것이다. 도 8 의 실시예의 경우-도 8 에 도시된 전류의 방향의 경우- 제 1 홀 소자(1)의 전압 접점(7)은 전압 접점(5) 보다 더 높은 전위을 지닌다. 제 2 홀 소자(1')의 경우, 전압 접점(4')는 전압 접점(6') 보다 더 높은 전위을 지닌다. 둘째로 2 개의 홀 소자들(1 및 1')의 전압 접점들(7, 5, 4' 및 6')은, 더 높은 전위를 지니는 제 1 홀 소자(1)의 전압 접점(7)이 더 낮은 전위를 지니는 제 2 홀 소자(1')의 전압 접점(6')에 연결되는 방법으로, 배선된다. 이 배선 때문에, 소멸하는 자장의 경우 제 1 홀 소자(1)의 전압 접점들(7 및 5) 사이에 적용된 전압, 즉 소위 오프셋 전압이 기술된 방법에서의 제 2 홀 소자(1')의 연결이 없는 경우 보다 훨씬 더 낮아지는 방법으로, 2 개의 홀 소자들(1 및 1')를 통해 흐르는 전류들은 분포된다. 도 8 에 도시된 실시예의 경우, 제 1 홀 소자(1)의 접점들(4-7)과 제 2 홀 소자(1')의 접점들(4'-7')은 다음과 같이 쌍으로 배선된다: 접점 4 는 접점 7'와, 접점 5 는 접점 4'와, 접점 6은 접점 5'와 그리고 접점 7은 접점 6', 이에 의해 양 홀 소자들(1 및 1') 내의 전류는 항상 내부 접점으로부터, 인접하지 않는 외부 접점으로 흐르며 반대 방향으로는 흐르지 않는다.
도 9 에 도시된 실시예의 경우, 전류들은 같은 방향으로 흐르며, 제 1 홀 소자(1)의 경우 내부 접점으로부터 인접하지 않은 외부 접점으로, 그러나 제 2 홀 소자(1')의 경우 외부 접점으로부터 인접하지 않은 내부 접점으로 흐른다. 제 1 홀 소자(1)의 접점들(4-7)과 제 2 홀 소자(1')의 접점들(4'-7')은 다음과 같이 쌍으로 배선된다: 접점 4 는 접점 5'와, 접점 5 는 접점 6'와, 접점 6은 접점 7'와 그리고 접점 7은 접점 4', 따라서 상기 주어진 2 개의 기준들은 충족된다.
지금까지 기술된 실시예들의 경우, 대칭의 수직 홀 소자(1)는, 이온의 임플랜테이션과 이어지는 확산에 의해 P-타입 기판 내에 형성되는 N-타입 웰(2) 내에 매입된다. 이러한 기술은 일반적으로 CMOS 기술로서 명명된다. 그러나 CMOS 기술 대신에, 바이폴러(bipolar) 기술이 또한 사용될 수 있으며 이 경우 대칭의 수직 홀 소자(1)는 에피택티컬(epitactical) 층의 절연 영역 내에 매입된다. 이러한 절연 영역은 N-타입 웰로 또한 명명될 수 있다. 반면에 바이폴러 기술로 형성된 N-타입 웰은 불순물로 균일하게 도핑되며, CMOS 기술로 형성된 N-타입 웰의 도핑은 균일하지 않다.
본 발명은 홀 소자를 구비한 자장 센서에 이용될 수 있다.

Claims (11)

  1. 직선(8)을 따라 배열되는 2 개의 내부 및 2 개의 외부 접점들(4-7)을 가지는 홀 소자(1)를 구비한 자장 센서에 있어서,
    상기 접점들(4-7)은 제 2 도전율 타입의 기판(3) 내에 매입되는 제 1 도전율 타입의 웰(2)의 표면 상에 배열되며 그리고 상기 2 개의 외부 접점들(4, 7)은 저항기에 의해 연결되는 것을 특징으로 하는 홀 소자(1)를 구비한 자장 센서.
  2. 제 1 항에 있어서,
    상기 저항기는 제 1 도전율 타입의 웰과 접촉하는 2 개의 접점들을 가지는 것을 특징으로 하는 홀 소자(1)를 구비한 자장 센서
  3. 제 1 항에 있어서,
    상기 저항기는 상기 홀 소자(1)의 웰(2)과 접촉하는 접점(12)을 가지며 그리고 상기 웰(2)의 에지를 향하는 측 상에 상기 2 개의 외부 접점들 중 하나(4)에 이웃하여 배열되는 것을 특징으로 하는 홀 소자(1)를 구비한 자장 센서.
  4. 제 1 항에 있어서,
    상기 저항기는 상기 홀 소자(1)의 웰(2)과 접촉하는 2 개의 접점들(12, 14)을 가지며 그리고 각각 상기 웰(2)의 각각의 에지를 향하는 측 상에 외부 접점들(4, 7) 중 하나에 이웃하여 배열되며, 여기서 이들 2 개의 접점들(12, 14)은 도체 패스(13)을 통해 연결되는 것을 특징으로 하는 홀 소자(1)를 구비한 자장 센서.
  5. 직선(8)을 따라 배열되는 2 개의 내부 및 2 개의 외부 접점들(4-7)을 가지는 홀 소자(1)를 구비한 자장 센서에 있어서,
    상기 접점들(4-7)은 제 2 도전율 타입의 기판(3) 내에 매입되는 제 1 도전율 타입의 웰(2)의 표면 상에 배열되며 그리고 상기 웰(2)로부터 전기적으로 절연되는 최소한 하나의 전극(15, 16, 17)이 존재하며, 여기서 상기 최소한 하나의 전극(15; 16, 17)은 2 개의 접점들(4-7) 사이에 배열되는 것을 특징으로 하는 홀 소자(1)를 구비한 자장 센서.
  6. 직선(8)을 따라 배열되는 2 개의 내부 및 2 개의 외부 접점들(4-7)을 가지는 홀 소자(1)를 구비한 자장 센서에 있어서,
    상기 접점들(4-7)은 제 2 도전율 타입의 기판(3) 내에 매입되는 제 1 도전율 타입의 웰(2)의 표면 상에 배열되며 그리고 상기 2 개의 내부 접점들(5, 6) 사이의 영역 내의 웰(2)의 도핑은 내부 접점(5, 6)과 외부 접점(4, 7) 사이의 영역 내의 웰(2)의 도핑과 다른 것을 특징으로 하는 홀 소자(1)를 구비한 자장 센서.
  7. 직선(8)을 따라 배열되는 2 개의 내부 및 2 개의 외부 접점들(4-7)을 각각 구비하는 제 1 홀 소자(1) 및 제 2 홀 소자(1')를 구비하는 자장 센서에 있어서,
    상기 제 1 홀 소자(1)의 접점들(4-7)은 제 2 도전율 타입의 기판(3) 내에 매입되는 제 1 도전율 타입의 제 1 웰(2)의 표면 상에 배열되며, 상기 제 2 홀 소자(1')의 접점들(4'-7')은 상기 기판(3)에 매입되는 제 1 도전율 타입의 제 2 웰(2)의 표면 상에 배열되며, 상기 2 개의 홀 소자들(1, 1')의 직선들(8)은 평행하게 연장되며 그리고 상기 2 개의 홀 소자들(1, 1')의 홀 전압들이 등방향이 되도록 상기 2 개의 홀 소자들(1, 1')의 접점들(4-7;4'-7')은 도체 패스(13)를 통해 배선되며 그리고 배선이 존재하지 않으며 그리고 주어진 전류 및 소멸하는 자장으로 다른 전압 접점 보다 더 높은 전위를 지니는 제 1 홀 소자(1)의 2 개의 전압 접점들 중 하나는, 배선이 존재하지 않으며 그리고 주어진 전류 및 소멸하는 자장으로 더 낮은 전위를 지니는 제 2 홀 소자(1')의 전압 접점에 연결되는 것을 특징으로 하는 제 1 홀 소자(1) 및 제 2 홀 소자(1')를 구비하는 자장 센서.
  8. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 웰(2)로부터 전기적으로 절연되는 최소한 하나의 전극(15; 16, 17)이 존재하며, 여기서 상기 최소한 하나의 전극(15; 16, 17)은 2 개의 전극들(4-7) 사이에 배열되는 것을 특징으로 하는 홀 소자(1)를 구비한 자장 센서.
  9. 제 1 항 내지 제 4 항 또는 제 8 항 중의 어느 한 항에 있어서,
    상기 접점들(4-7)은 제 2 도전율 타입의 기판(3) 내에 매입되는 제 1 도전율 타입의 웰(2)의 표면 상에 배열되며, 그리고 상기 2 개의 내부 접점들(5, 6) 사이의 영역 내의 웰(2)의 도핑은 내부 접점(5, 6)과 외부 접점(4, 7) 사이의 영역 내의 웰(2)의 도핑과 다른 것을 특징으로 하는 홀 소자(1)를 구비한 자장 센서.
  10. 직선(8)을 따라 배열되는 2 개의 내부 및 2 개의 외부 접점들(4-7)을 각각 구비하는 제 1 홀 소자(1) 및 제 2 홀 소자(1')를 구비하는 자장 센서에 있어서,
    상기 제 1 홀 소자(1)의 접점들(4-7)은 제 2 도전율 타입의 기판(3) 내에 매입되는 제 1 도전율 타입의 제 1 웰(2)의 표면 상에 배열되며, 상기 제 1 홀 소자(1)의 2 개의 외부 접점들(4, 7)은 저항기를 통해 연결되며, 상기 제 2 홀 소자(1')의 접점들(4'-7')은 상기 기판(3) 내에 매입되는 제 1 도전율 타입의 제 2 웰(2)의 표면 상에 배열되며, 상기 제 2 홀 소자(1')의 2 개의 외부 접점들(4', 7')은 제 2 저항기를 통해 연결되며, 양 홀 소자들(1, 1')의 직선들(8)은 평행하게 연장되며 그리고 상기 2 개의 홀 소자들(1, 1')의 홀 전압들이 등방향이 되도록 상기 2 개의 홀 소자들(1, 1')의 접점들(4-7;4'-7')은 도체 패스(13)를 통해 배선되며 그리고 배선이 존재하지 않으며 그리고 주어진 전류 및 소멸하는 자장으로 다른 전압 접점 보다 더 높은 전위를 지니는 제 1 홀 소자(1)의 2 개의 전압 접점들 중 하나는, 배선이 존재하지 않으며 그리고 주어진 전류 및 소멸하는 자장으로 더 낮은 전위를 지니는 제 2 홀 소자(1')의 전압 접점에 연결되는 것을 특징으로 하는 제 1 홀 소자(1) 및 제 2 홀 소자(1')를 구비하는 자장 센서.
  11. 제 1 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 2 개의 내부 접점들(5, 6)은 동일한 폭을 가지며 그리고 상기 2 개의 외부 접점들(4, 7)은 동일한 폭을 가지는 것을 홀 소자(1)를 구비한 자장 센서.
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