KR20050086485A

KR20050086485A - 전계 발광 디바이스 및 그 디바이스의 제조

Info

Publication number: KR20050086485A
Application number: KR1020057008303A
Authority: KR
Inventors: 니젤 디. 영
Original assignee: 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 2002-11-12
Filing date: 2003-10-30
Publication date: 2005-08-30
Also published as: CN1711640A; GB0226401D0; WO2004044987A3; US20060108914A1; TW200415941A; TWI348329B; EP1563541A2; AU2003274499A1; WO2004044987A2; KR101080110B1; JP5007456B2; JP2006505908A; CN100557846C; US7888864B2

Abstract

기판(11)과, 상기 기판 상의 세 개의 직렬 연결된 LED들(LED1 내지 LED3)을 포함하는 발광 구조 포함하는 EL 디바이스. 다이오드(LED1)를 고려하면서, 이것은 하부 ITO 양극(12-1)과 유기 발광 재료(16-1)의 두께를 통과해 다이오드(LED2)의 하부 양극(12-2)에 직렬로 전기적으로 연결된 상부 음극(17-1) 사이에 위치한 유기 발광 재료를 포함한다. 위치한 유기 발광 재료가 양극(12-2) 상의 접촉 영역(19-1)을 덮는 것을 억제하여, 상부 음극(17-1)이 하부 양극(12-2)과 직렬 연결을 할 수 있게 하는 습윤제를 사용함으로써 연결은 행해질 수 있다.

Description

전계 발광 디바이스 및 그 디바이스의 제조{ELECTROLUMINESCENT DEVICES AND THEIR MANUFACTURE}

본 발명은 평면 패널 디스플레이에 사용될 수 있는 전계 발광(EL) 디바이스에 관한 것이다.

종래 기술에서 잘 알려진 것처럼, 발광 재료는 디스플레이를 제공하기 위해 픽셀의 매트릭스로 된 평면 패널 상에서 사용될 수 있다. 폴리-페닐렌비닐(PPV)과 같은 유기 발광 재료는, 전자와 정공이 결합하여 광자를 생성하는 유기 재료로 전자와 정공을 삽입하는 양극 및 음극의 형태로 하부와 상부의 전극 사이에 설치되어, 사용될 수 있다. 발광 유기 재료의 예는 PCT/WO90/13148 및 US 4,539,507에 개시된다. 종래 EL 매트릭스 디스플레이의 예는 GB-A-2,347,015, PCT/WO01/39272 및 PCT/WO02/41400에 개시되었다.

EL 디바이스는 픽셀과 연관된 박막 트랜지스터(TFT)의 제어 하에 동작될 수 있고, 상기 트랜지스터는 예를 들어 EP-A-0717446에 개시된 것과 같이 픽셀을 개별적으로 스위치한다.

전형적으로, EL 디바이스에서, 산화 인듐 티타늄(ITO)으로 형성될 수 있는 양극 전극은 기판 위에 증착된다. 유기 발광 폴리머는, 예를 들어, 잉크 제트 프린팅에 의해 양극 위에 증착되고, 그런 후, 예를 들어, 스퍼터링(sputtering)에 의해 음극은 유기 폴리머 위에 증착된다. 이 장치의 문제는, 폴리머 재료가 종래의 포토리쏘그래피 기술(lithography)에 사용되는 화학물에 저항이 강하지 않고 물에 노출되면 감퇴되기 때문에, 유기 폴리머가 종래의 실리콘 리쏘그래피나 에칭 기술로 처리될 수 없다는 것이다.

그래서, 종래에는, 음극을 평면 패널 상의 회로에 연결하기 위해 특별히 제조된 상호연결이 각 픽셀이나 행 또는 열의 가장자리에 제공될 필요가 있다. 이것이 회로를 복잡하게 만들기 때문에 단점이다. 예를 들어 공동 계류 중인 GB 0130411.2에서, 복수의 EL 디스플레이 디바이스가 개별 픽셀에 대해 직렬로 연결된 장치가 개시되었다. 이것은 픽셀에 대한 전원 선을 따라 일어날 수 있는 높은 전압 강하를 감소시키는 장점을 가지지만, 다이오드 사이의 직렬 연결이 복잡한 마스킹 및 제조 기술을 요구한다는 단점을 가진다.

도 1은 본 발명에 따른 EL 디바이스의 개략적인 평면도.

도 2는 도 1에 도시된 디바이스의 픽셀의 개략적인 회로 블록도.

도 3은 도 2에 도시된 픽셀의 개략적인 평면도.

도 4는 도 3의 A-B 선을 따른 개략적인 단면도.

도 5a 내지 도 5d는 도 3 및 도 4에 도시된 디바이스의 제조 상의 단계들을 도시하는 도면.

도 6은 도 4의 디바이스의 하부-픽셀들을 상호 연결하는 제 1 대안 방법을 도시하는 도면.

도 7은 하부-픽셀들 사이의 연결을 형성하는 제 2 대안적인 방법을 도시하는 도면.

본 발명은, 유기 발광 재료를 통해 연결이 될 수 있는, 디바이스와 그 디바이스를 제조하는 방법을 제공한다.

본 발명의 하나의 양상에 따라서, 기판, 기판 상의 발광 구조를 포함하는 EL 디바이스로서, 상기 발광 구조는 전하 캐리어를 유기 재료에 공급하여 유기 재료가 빛을 방출하게 만들기 위한 제 1 및 제 2 전극 층 사이에 위치한 유기 발광 재료를 포함하고, 상기 제 1 및 제 2 전극 층은 각각 유기 발광 재료의 아래와 위에 위치하고, 전기적으로 전도성 영역이 기판 상의 발광 구조 하부에 있으며, 상기 제 2 위에 위치하는 전극 층과 아래 위치하는 전도성 영역은 전기적으로 유기 발광 재료의 두께를 통과해 연결된, EL 디바이스가 제공된다.

발광 구조를 통한 전류 흐름을 제어하기 위한 제 1의, 아래 위치하는 전극에 연결된 소스 드레인 경로를 가지는, 하나의 트랜지스터가 기판 상에 설치될 수 있다.

제 2 전극은 수많은 다른 방식으로 하부의 전도성 영역에 연결될 수 있다. 하나의 실시예에서, 하부 전도성 영역은 유기 발광 재료를 기피하기 위한 방식으로 영역 안에서 처리되고, 제 2 전극은 유기 발광 재료의 두께를 통과해 가로질러 처리된 영역의 하부 전도성 영역에 전기적으로 연결되도록 확장된다.

또 다른 실시예에서, 하부 전도성 영역에는 유기 발광 재료의 두께를 통과해 확장하는 전기적 전도성 돌기가 형성되고, 제 2 전극은 상기 돌기에 전기적으로 연결된다.

또 다른 실시예에서, 유기 발광 재료는 제 2 전도성 영역의 상부에 있는 영역에서 손상되고, 제 2 전극은 손상된 영역을 통해 하부 전도성 영역에 전기적으로 연결된다.

본 발명은 발광 구조가, 예를 들어, 하나의 픽셀에서, 직렬로 연결되게 한다. 제 1 및 제 2 상기 발광 구조를 갖는 본 발명에 따른 디바이스에서, 제 1 발광 구조에 대해, 제 2 상부 전극 층이 제 1 하부 전도성 영역에 연결되도록, 그리고, 제 2 발광 구조에 대해서, 상기 제 1 하부 전극 층이 상기 제 1 하부 전도성 영역에 연결되도록, 연결이 마련될 수 있다.

본 발명은 또한 기판 상의 발광 구조를 제조하는 단계를 포함하는 EL 디바이스를 제조하는 방법으로서, 상기 발광 구조가 전하 캐리어를 유기 재료에 공급하여 유기 재료가 빛을 방출하게 만들기 위한 제 1 및 제 2 전극 층 사이에 위치한 유기 발광 재료를 포함하고, 상기 제 1 및 제 2 전극 층이 각각 유기 발광 재료의 하부와 상부에 위치하고, 전기적 전도성 영역이 기판 상의 발광 구조 하부에 위치하고 유기 발광 재료의 두께를 통과해 제 2 상부 전극 층과 하부 전도성 영역 사이에 전기적 연결을 형성하는, EL 디바이스를 제조하는 방법을 포함한다.

본 발명이 더 완전하게 이해될 수 있도록 하기 위해, 이제 그 실시예가 첨부된 도면을 참조로 예시를 통해 설명될 것이다.

도 1 및 도 2를 참조로, 활성 매트릭스 EL 디바이스는 투명 유리 플레이트 또는 플라스틱 재료의 기판을 포함할 수 있는 기판(1) 위에 형성된 픽셀(P_x,y)의 사각 어레이를 포함한다. 개략적으로 도시된 y 구동기 회로(2)의 제어 하에 열 콘덕더(y_o, y₁...)로부터 데이터가 픽셀들에게 제공된다. 픽셀의 개별적 행들은 행 어드레스 선들(a₀, a₁...)을 이용해서 개별적으로 어드레스될 수 있다. 행 전원 선들(s₀, s₁....)은 픽셀들의 행에 전류를 제공한다. 행 선들은 개략적으로 도시된 x 구동기 회로(3)에 의해 구동된다. 몇몇 픽셀들만이 간략성을 위해 도 1에 도시된 반면, 실제로 이것들의 수백의 행들 및 열들이 존재할 수 있다.

개별적 픽셀(P_0,0)은 도 2에 더 상세하게 도시되었고, 어레이의 다른 픽셀들은 유사한 구조로 되어 있다는 것이 이해될 것이다. 상기 픽셀은 트랜지스터(T1)의 제어 하에 충전되는 캐패시터(C)를 포함한다. 캐패시터(C) 상의 전하는 전원 선(S₀)와 접지 사이에 자신들끼리 직렬로 연결된 세 개의 발광 다이오드(LED1 내지 LED3)와 직렬로 연결된 소스/드레인 경로를 가지는 트랜지스터(T2)의 동작을 제어한다.

사용 중, 데이터는 행 단위로 개별적 픽셀들의 캐패시터(C)에 쓰여진다. 픽셀(P_0,0)을 고려하면서, 행 어드레스 신호가 행 어드레스 선(a₀)에 인가되면, 이것은 트랜지스터(T1)의 소스/드레인 경로를 스위치 온하여, 캐패시터(C)가 열 선(y₀) 상의 데이터의 값에 의존하여 수준으로 충전된다. 트랜지스터(T2)는 전류 소스로 동작하여, 직렬로 연결된 발광 다이오드(LED1 내지 LED3)를 통하여 전류가 전원 선(S₀)에서 접지로 흐르고, 이 전류는 캐패시터(C)에 의해 저장된 전하의 레벨의 함수이다. LED는 캐패시터(C) 상의 전하가 리프레쉬되는 후속적인 행 어드레스 기간까지 계속 발광한다.

각 픽셀마다 직렬 연결된 LED를 가지는 것의 장점은 이것들을 통해 유도된 전류가 하나의 LED와 비교하여 감소된다는 것이고, 이것은 전원 선(s)을 따라 일어날 수 있는 전압 강하를 감소시킴으로써, 매트릭스 전반에 걸쳐 개별 픽셀들로부터의 빛 출력의 균일성을 향상한다는 것이다. 개별적인 LED1 내지 LED3는 모두, 예를 들어, 적색 광인 원색과 같은, 동일한 색의 빛을 만들 수 있고, 인접한 픽셀들은 다른 원색을 만드는 직렬로 연결된 LED를 포함할 수 있어, 만들어지는 빛의 색이 다르게 채색된 출력을 혼합함으로써 제어될 수 있다.

이제 LED1 내지 LED3 사이의 직렬 연결은 도 3 및 도 4를 참조로 더 상세하게 설명될 것이다.

도 3을 참조로, 픽셀(P_0,0)은 데이터 열 선들(y₀, y₁) 사이와 어드레스 및 전원선들(a₀, s₀ 과 a₁, s₁) 사이에 위치하는 평면도로 도시되었다. 픽셀(P_0,0)은 트랜지스터(T1, T2), 캐패시터(C) 및 세 개의 발광 다이오드(LED1 내지 LED3) 포함한다. 이후에 더 상세하게 설명되는 것처럼, 발광 다이오드는 이른바 "paddo"(4)에 의해 경계가 정해진다.

트랜지스터(T1)는 종래 기술에 잘 알려진 방식으로 폴리실리콘 트랙(5)에 형성된 소스(S1) 및 드레인(D1)을 가진다. 트랜지스터의 게이트(G1)는 어드레스 선(a₀)에 결합된다. 폴리 실리콘 트랙(5)은 광 리쏘그래피 및 에칭으로 정의되는, 알루미늄(1%)(T1)으로 형성될 수 있는, 전도성 금속 트랙(6)에 연결된다. 트랙(6)은 트랜지스터(T2)의 게이트(G2)를 형성하고, 또한 캐패시터(C)에 대한 연결을 제공한다.

도 4의 단면도는 픽셀(P_0,0)에 대한 LED1 내지 LED3와 트랜지스터(T2)의 소스/드레인 경로 사이의 직렬 연결을 도시한다. 픽셀은 종래의 PECVD 기술에 의해 100nm의 두께로 질화 규소(7)의 층을 증착함으로써 마련되는 유리 기판(1) 위에 형성된다. 그런 후에, 이산화 실리콘 층(8)은 300-400nm의 두께까지 자란다.

박막 트랜지스터(T2)는 일반적으로 종래 기술에 의해 기판 위에 형성된다. 트랜지스터(T2)는 종래의 리쏘그래피 및 에칭에 의해 정의되는 폴리실리콘 채널(9)을 포함한다. 종래 기술에서 알려진 것처럼, 채널은, 무정형 실리콘 층으로 초기에 증착되고, 후속적으로, 예를 들어, 폴리 실리콘으로 변환하기 위해 엑시머 레이저를 사용하여 제련된, 40nm의 두께일 수 있고, 트랜지스터를 위한 소스/드레인 채널을 제공할 수 있다. 채널(9)은 예를 들어, 40-150nm의 두께로 게이트 절연기를 형성하는 절연 산화 실리콘 층(10)으로 커버되었다. 그런 후, 금속 게이트(G2)가 형성되고, 소스 및 드레인 영역은 이 기술의 당업자에게 잘 알려진 방식으로 주입되고 활성화되었다. 게이트 산화층(10)은 200-500nm의 두께로 증착된 추가의 산화 실리콘 층(11)에 의해 겹쳐졌다.

산화 실리콘 층(11)은 100-200nm의 두께로 ITO 층(12)에 의해 덮히고, 직렬 연결된 발광 다이오드(LED1 내지 LED3) 사이에 상호 연결을 제공하는 별도의 접촉 패드(12-1, 12-2, 12-3)를 형성하기 위한 종래의 포토 리쏘그래피 및 에칭 기술에 의해 적절하게 패턴이 되었다. 접촉 패드(12-1)는 개구(13)를 통해 트랜지스터(T2)의 드레인 영역(D2)에 연결되었다. 대안적으로, 금속 스트랩(미도시)이 D2를 ITO 영역(12-1)에 연결하는데 사용될 수 있다. 비슷한 통로(14)는 전원 레일(s₀)과 트랜지스터의 소스(S2) 사이에 연결을 제공한다. 전원 레일(s₀)은 적절한 전도성 경로를 제공하기 위해 금속으로 형성되었고, 앞서 언급된 스트랩은 전원 레일과 동일한 증착 단계의 일부로서 형성될 수 있다.

ITO 접촉 영역(12)은 500-1000nm의 두께로 증착된 예를 들어 산화 실리콘과 같은 지원 재료의 층(15)의 함몰부에 형성된 직렬로 연결된 LED에 의해 겹쳐진다.

LED는 발광 재료의 층(16)의 개별적인 부분을 포함한다. 이 기술의 당업자에게 명백한 것처럼, 비록 다른 발광 유기 재료가 사용될 수 있지만, 상기 층(16)은 PPV를 포함할 수 있다. 실제로, 상기 층(16)은 이중 하부-층, 즉, ITO 층(12)을 겹치고, 그 자체는 PPV에 의해 겹쳐지는 PEDOT 폴리머를 포함할 수 있다. PEDOT은 ITO 층(12)으로부터의 정공 주입을 향상한다. PEDOT은 수용성이다. 개별 LED에 대한 음극은 보통 좋은 전자 주입을 위한 높은 일 함수 금속인 반사, 전기적 전도성 재료의 층(17)으로부터 형성된다. 칼슘, 바륨, 및 알루미늄/바륨 합금이 사용될 수 있다. 빛이 위쪽으로 방출될 수 있게, 투명 음극을 제공하는 것이 바람직할 수 있고, 이 경우, 상기 음극은 상부에 ITO를 갖는 얇은 금속을 포함할 수 있다. 상기 음극은 스퍼터링이나 물리 증착(PVD)에 의해 증착될 수 있다. LED는 광 저항 또는 정의된 폴리머로 만들어진 전기적인 절연 배리어를 포함하는 앞서 언급된 "paddo"(4)에 의해 서로 서로 전기적으로 분리되었다. 도 4에서 도시된 것처럼, 높이와 함께 증가하는 두께를 가지도록 paddo(4)는 지원층(15) 위에 형성된다.{paddo는 버섯을 의미하는 네덜란드 단어이고, 이후에 더 상세하게 설명되는 것처럼, 배리어(4)의 일반 성질을 설명하는 전문 용어로 간주될 수 있다.}

그래서, 다이오드(LED1)는 하부 양극 영역(12-1), 유기 발광 재료의 영역(16-1), 그리고 금속 층(17)으로부터 형성된 상부 양극(17-1)을 포함한다.

산화 실리콘 층(15)은 또한 다이오드들(LED1, LED2) 사이에 직렬 연결을 만들기 위해 LED1을 위한 음극(17-1)이 접촉 영역(19-1)의 LED2의 하부의 양극(12-2)과 전기적 접촉을 할 수 있게 하는 함몰부(18-1)를 포함한다.

다이오드(LED2, LED3)는 비슷하게 직렬로 연결된다. 다이오드의 다양한 요소는 도 4에, 각각, 2와 3을 추가하여 도시되어, LED2가 양극(12-2), PPV 영역(16-2), 및 음극(17-2)을 포함하고, LED3가 양극(12-3), PPV 영역(16-3), 및 음극(17-3)을 포함한다.

이제 디바이스를 제조하는 방법이 도 5를 참조로 상세하게 설명될 것이다. 도5a를 참조하면, 기판(1)은, 앞서 설명된 것처럼, 질화 규소의 층(7)을 증착하고 PECVD 프로세스에 의해 산화 실리콘의 층(8)을 겹침으로써 준비된다. 그러면, 무정형 실리콘의 층(9)은 PECVD에 의해 증착되고, 그런 후, 예를 들어, 상기 층(9)이 폴리실리콘으로 변환되도록, 엑시머 레이저에 의해 제련된다. 상기 층(9)은 채널 영역(9)을 형성하기 위해 종래의 광 리쏘그래피 및 에칭에 의해 패턴된다. 그런 후, 산화 실리콘 층(10)은 40-150nm의 두께까지 성장한다. 더 상세한 설명을 위해, 에스. 디. 브라더튼, 제이. 디. 맥컬로크의 1997년 11월 15일판, 저널 응용 물리 82 (8)를 참조한다.

그 후에, Al(1%) TI 층(6)이 스퍼터 증착에 의해 0.5-1μm의 두께까지 증착되었다. 그러면, 결과로 나오는 금속 층은 도 5a에 도시된 게이트 영역(G2)을 한정하기 위해 종래의 광 리쏘그래피 및 에칭 기술을 사용하여 패턴이 된다.

n+도펀트가 그 자체로 잘 알려진 방식으로 채널(9)의 소스 및 드레인 영역(S2, D2)에 증착되도록 하기 위해, 게이트 영역(G2)은 자체-정렬된 마스크로 사용될 수 있다.

도 5b를 참조로, 산화 실리콘 층(11)은 PECVD에 의해 증착되고, 통로(13, 14)는 종래의 광 리쏘그래피 및 에칭에 의해 형성된다.

도 5c에 도시된 것처럼, ITO 층(12)은 층(11)에 겹치도록, 또한 드레인 연결을 제공하기 위해 통로(13)로 확장되도록 증착된다. 또한, 전원 레일(s₀)은 통로(14c)로 확장하도록 그리고 소스 연결을 제공하도록 증착된다.

그런 후, 상기 층(12)은 층(20)으로 코팅되고, 이 층은 층(16)의 재료, 즉, PEDOT 및 PPV에 대해 기피재이다. 이 예에서, 기피재 층(20)은, 종래 기술에 알려진 PVD나 다른 기술에 의해 증착된 은이나 금 같은, 쉽게 산화하지 않는 얇은 금속 플래시(flash)를 포함한다. ITO 층(12) 및 기피재 층(20)은 종래의 광 리쏘그래피 및 에칭에 의해 개별적인 접촉 영역(12-1, 12-2, 12-3)을 제공하도록 패턴된다.

그러면, 산화 층(15)은 PECVD에 의해 증착되고, 도 5d에 도시된 것처럼 함몰부(21 내지 25)를 포함하도록 종래의 광 리쏘그래피 및 에칭에 의해 패턴된다. 상기 함몰부(21 내지 25)는 두 개의 별개의 그룹으로 에칭된다. 초기에 함몰부(21, 23, 25)는 형성되고 접촉 영역(12-1, 12-2, 12-3)은 에칭 프로세스에 의해 각각의 함몰부의 베이스에서 노출된다. 함몰부(21, 23, 25)의 노출된 접촉 영역은 발광 층(16)에 대한 기피재인 재료(20)로 된 코팅을 갖는다. 하지만, 발광 유기 층(16)은 함몰부(21, 23, 25)에 적용될 것이고 그래서 이것들은 발광 재료를 수용할 준비가 될 필요가 있다. 이 목적을 위해, 함몰부(21, 23, 25)의 바닥의 기피재 코팅의 노출된 영역들(20-1, 20-3, 20-5)은 종래의 에칭 기술에 의해 제거되어야 한다.

또한, 상기 함몰부들(21, 23, 25)의 측벽들은 후속적으로 적용되는 층 설치(16)에 의해 습윤을 향상시키기 위해 처리된다. 습윤 향상은 HMDS(헥사메틸디실리잔), 산소 플라즈마 노출 또는 UV 오존(UVO) 노출과 같은 프라이머를 적용함으로써 수행될 수 있다.

도시되지 않은 저항이 상기 함몰부(21, 23, 25)를 보호하기 위해 적용되고, 상기 함몰부(22, 24)는 산화 실리콘 층(15)으로 에칭된다. 에칭은 상기 층(16)의 기피재인 코팅(20)의 영역들(20-2, 20-4)을 노출시킨다. 상기 함몰부(22, 24)의 형성 후에 상기 저항은 제거된다. 그러면, 도 5d에서와 도 3의 평면도에서도 도시되는 것과 같이, PECVD 및 선택적인 에칭에 의한 SiO₂의 증착에 의해, LED1과 LED2를 형성하는 영역들의 주변에 paddo(4)가 형성된다.

그러면, LED1 내지 LED3는 상기 함몰부(21, 23, 25) 안에 형성되고, 이후에 설명되는 것처럼, 다이오드들 사이의 직렬 음극 연결이 함몰부들(22, 24) 안에 제조된다.

도 5e를 참조로, 상기 층(16)은 예를 들어 종래 기술에 잘 알려진 스핀 코팅 또는 잉크 제트 프린팅에 의해 적용된다. 이전에 설명된 것처럼, 이것은 겹치는 PEDOT 및 PPV 하부-층을 포함할 수 있다.

paddo(4)는 상기 층(16)을 다이오드들(LED1 내지 LED3) 각각에 대한 개별적인 영역(16-1, 16-2, 16-3)으로 분리시킨다. 영역들(16-1, 16-2, 16-3)은 서로로부터 전기적으로 절연되었다. 영역(16-1)은, 앞서 언급된 습윤 향상에 의해 보조되는, 함몰부(21)의 벽을 덮지만, 기피재 코팅(20)의 영역(20-2)의 기피 작용 때문에 상기 함몰부(22)의 벽을 덮지는 않고, 결과적으로, 접촉 영역(19-1)은 층 영역(16-1)에 의해 덮이지 않는다. 비슷하게, 층 영역(16-2)은, 습윤 향상에 의해 보조되는, 함몰부(23)의 측벽을 덮지만, 영역(20-4)의 기피 작용 때문에 접촉 영역(19-2)를 덮지는 않는다. 층 영역(16-3)은, 앞서 언급된 습윤 향상에 의해 보조된, 함몰부(25)의 측벽을 덮는다.

그 후에, 금속 층(17)이 도 4에 도시된 설치를 달성하기 위해, 예를 들어, 스퍼터링 또는 PVD에 의해 적용된다. paddo(4)의 효과는 다이오드(LED1, LED2)의 주변에 전기적으로 절연되는 배리어 벽을 제공하기 위해 층(17)의 연속성에 있어 끊김을 제공하는 것이다. 그 베이스에서보다 상부 표면에서 더 넓도록 paddo가 설치되고, 그 결과로, 증착된 층(17)은 paddo를 겹치는 부분에서 끊어지고 paddo 벽의 단면의 모양은 연속적인 층의 형성을 억제함으로써, 상기 층(17)에서의 끊김을 만들고, 영역들(17-1 내지 17-3)을 서로로부터 전기적으로 고립시킨다. paddo의 사용의 예의 더 상세한 설명을 위해, 2002년 5월 23일 공개된 WO02/41400 A1을 참조한다.

그래서, 도 4로부터, 음극 영역(17-1)이 LED1 안의 PPV 영역(16-1)을 겹친다는 것과 또한, PPV 영역(16-1)의 두께를 가로질러 함몰부(18-1)로 확장하고 접촉 영역(19-1) 안의 하부 ITO 영역(12-2)과 전기적 접촉을 형성한다는 것을 알 수 있다. 그래서, 음극(17-1)은 LED2의 하부 양극 영역(19-1)과 접촉을 형성하고, 그럼으로써, 두 개의 다이오드 사이에 직렬 연결을 제공한다. 비슷하게, 영역(19-2) 안에서 LED3의 하부 양극(12-3)과의 전기적 접촉을 형성하기 위해 LED2는 겹치는 음극(17-2) LED2가 PPV 영역(16-2)의 두께를 걸쳐 가로질러 함몰부(18-2)로 확장하기 때문에 다이오드(LED3)에 직렬로 연결된다. 습윤제가 도 5e에 도시된 함몰부(21, 23)에 적용되기 때문에, PPV 영역은 접촉 영역(19-1, 19-2)에 접착하지 않아서, 음극 층(17)이 적용될 때, 다이오드 사이에 직렬 연결을 제공하기 위해 PPV 영역(16-1, 16-2)의 두께를 통과해 연결을 형성한다는 것이 이해될 것이다.

PPV 층(17)이 함몰부(21, 23)에 들어가는 것을 방지하는 대안적인 방법이 사용될 수 있고 도 6은 제 1 대안을 도시한다. 접촉 영역(19-1)의 표면은 확대된 스케일로 도시되었다. ITO 접촉 영역(12-2)은 표면 거칠기를 제공하도록 처리되어, 일련의 돌기(25)가 ITO층 안에 형성되었다. 디바이스의 제조 도중, 아무런 기피층이 사용될 필요가 없고 발광 재료의 층(16-1)은 함몰부(21)의 내부 표면 위에 확장할 수 있다. 하지만, 돌기(26)는 층(16-1)을 통해 확장하고 금속 음극(17-1)과 전기적인 연결을 형성한다. 돌기(26)는 예를 들어 200-500nm의 두께로 두꺼운 ITO 층(12)을 거칠게 하고 함몰부(18-1) 안에서만 이것을 에칭함으로써 제조될 수 있다. 비록 건식 에칭 HCI/HBr 혼합물이 사용될 수 있지만, 적절한 습윤 에칭제는 염화 제 2 철 및 염산 혼합물이다. 거칠게 하는 또 다른 방법은 알루미늄과 같은 금속을 ITO 층(12) 위에 증착시키고, 함몰부의 영역 안에 패턴을 만드는 것이다. 이것은 매우 꺼끌하고 거칠게 될 것이고, 산화 층(15)의 증착 도중 또는 300-400C의 열 처리에 의해, 스파이크(spike) 및 둔덕(hillock)이 될 것이다.

또 다른 대안은 도 7에 도시되었고, 여기에는, 아무런 기피제가 사용되지 않았으며, 그 대신, 상기 층(16-1)이 영역(27) 안에서 전기적으로 전도성이 되도록 함몰부(18-1) 안에 처리되어서, 위에 위치한 음극(17-1)은 영역(27)에서 전기적으로 전도성이 되도록 접촉 함몰부(18-1)와 전기적인 연결을 형성하여, 상부 음극(17-1)은 전도성 영역(26)을 통해 접촉 영역(19-1)과 전기 연결을 형성한다.

상기 층(16-1)을 처리하는 하나의 방법은 습윤시키거나, 예를 들어, 소금 액으로부터 이온으로 도핑시키는 것이고, 이 때, 습윤은, 예를 들어, 함몰부의 바닥에서 상기 층(16-1)을 소금 용액에 담그고 나머지 표면이 저항으로 보호되는 동안 말림으로써 함몰부(18-1)의 바닥에서 선택적으로 수행된다.

그래서 상기 처리는 상기 층(16)의 발광 특성에 피해를 주지만, 이것은 발광이 디바이스의 동작에 중요하지 않은 접촉 영역(19-1, 19-2)에서 일어나기 때문에, 그 발광 특성은 감퇴되지 않는다.

본 발명을 읽음으로써, 다른 변형 및 변경은 당업자에게 명백할 것이다. 그러한 변형 및 변경은 전계 발광 디바이스와 다른 반도체 디바이스와 그 구성 요소 부분을 포함하는 전자 디바이스의 설계, 제조 및 사용에서 이미 알려진, 그리고 여기서 설명된 특성 대신 또는 이것에 추가로 사용될 수 있는, 등가 및 다른 특성을 포함할 수 있다.

상술한 바와 같이 본 발명은 평면 패널 디스플레이에 사용될 수 있는 전계 발광(EL) 디바이스에 응용될 수 있다.

Claims

기판(11), 기판 상의 발광 구조(LED1 내지 LED3)를 포함하는 전계 발광 디바이스로서, 상기 발광 구조는 유기 재료 안으로 전하 캐리어를 공급하여 유기 재료가 빛을 방출하게 만들기 위해 제 1 및 제 2 전극 층들(12-1, 17-1) 사이에 위치한 유기 발광 재료(16-1, 16-2, 16-3)를 포함하고, 상기 제 1 및 제 2 전극 층이 각각 유기 발광 재료의 위에 및 아래에 위치하고, 전기적으로 전도성 영역(12-2)이 기판 상의 상기 발광 구조 아래에 있고, 상기 제 2 위에 위치하는 전극 층 및 상기 아래 위치한 전도성 영역이 유기 발광 재료의 두께를 통과해 전기적인 연결이 된, 전계 발광 디바이스.
제 1항에 있어서, 발광 구조를 통해 흐르는 전류를 제어하기 위해 제 1의 아래 위치한 전극(12-1)에 연결된 소스 드레인 경로를 가지는 기판 상의 트랜지스터(T2) 포함하는, 전계 발광 디바이스.
제 1항 또는 제 2항에 있어서, 하부 전도성 영역(12-2)이 유기 발광 재료를 기피하기 위한 방식으로 그 영역(19-1)에서 처리되고, 상기 제 2 전극(17-1)이 유기 발광 재료의 두께를 통과해 가로질러 확장하고 상기 처리된 영역의 아래 위치한 전도성 영역에 전기적으로 연결된, 전계 발광 디바이스.
제 1항 또는 제 2항에 있어서, 아래 위치한 전도성 영역에 유기 발광 재료(16-1)의 두께를 통과해 확장하는 전기적으로 전도성 돌기(26)가 형성되고, 상기 제 2 전극(17-1)이 상기 돌기에 전기적으로 연결된, 전계 발광 디바이스.
제 1항 또는 제 2항에 있어서, 상기 유기 발광 재료가 상기 제 2 전도성 영역(12-2) 위에 위치한 영역(27)에서 손상되고, 상기 제 2 전극이 손상된 영역을 통해 아래 위치한 전도성 영역에 전기적으로 연결된, 전계 발광 디바이스.
제 1항 내지 제 5항 중 어느 한 항에 있어서, 제 1 및 제 2 상기 발광 구조로서,

상기 제 1 발광 구조(LED1)에 대해, 상기 제 2 위에 위치한 전극 층(17-1)은 제 1 아래 위치한 전도성 영역(12-2)에 연결되고,

상기 제 2 발광 구조(LED2)에 대해, 상기 제 1 아래 위치한 전극 층(12-2)은 상기 제 1 아래 위치한 전도성 영역에 연결되어서,

상기 발광 구조가 직렬로 전기적으로 연결된, 제 1 및 제 2 상기 발광 구조를 포함하는, 전계 발광 디바이스.
제 6항에 있어서, 공통 층(12-2)이 상기 제 1 발광 구조에 대한 상기 제 1 아래 위치한 전도성 영역과 상기 제 2 발광 구조의 상기 제 1 전극 층을 제공하는, 전계 발광 디바이스.
제 6항 또는 제 7항에 있어서, 상기 제 1 및 제 2 발광 구조와 직렬로 연결된 적어도 하나의 추가의 상기 발광 구조(LED3)를 포함하는, 전계 발광 디바이스.
기판(11) 상의 발광 구조(LED1 내지 LED3)를 제조하는 단계를 포함하는 전계 발광 디바이스를 제조하는 방법으로서, 상기 발광 구조는 유기 재료로 전하 캐리어를 공급하여 상기 유기 재료가 빛을 방출하게 만들기 위한 제 1 및 제 2 전극 층들(12-1, 17-1) 사이에 위치한 유기 발광 재료(16-1, 16-2, 16-3) 포함하고, 상기 제 1 및 제 2 전극 층들은 각각 상기 유기 발광 재료의 아래와 위에 있고, 전기적으로 전도성 영역(12-2)은 상기 기판 상의 발광 구조 아래에 있고, 상기 유기 발광 재료의 두께를 통과해 제 2 위에 위치한 전극 층과 아래 위치한 전도성 영역 사이에 전기적 연결을 형성하는, 전계 발광 디바이스를 제조하는 방법.
제 9항에 있어서, 유기 발광 재료를 기피하기 위한 방식으로 영역(20-1)의 아래 위치한 전도성 영역(12-2)을 처리하는 단계와, 상기 유기 발광 재료(16-1)의 두께를 통과해 가로질러 확장하고 상기 처리된 영역의 아래 위치한 전도성 영역(12-2)에 전기적으로 연결되기 위한 상기 제 2 전극(17-1)을 제조하는 단계를 포함하는, 전계 발광 디바이스를 제조하는 방법.
제 10항에 있어서, 아래 위치한 전도성 영역을 발광 재료에 기피재인 재료(20)로 코팅하는 단계를 포함하는, 전계 발광 디바이스를 제조하는 방법.
제 11항에 있어서, 상기 코팅(20)을 상기 제 1 아래 위치한 전극(12-1)과 상기 아래 위치한 영역(12-2)에 적용하는 단계와, 상기 제 1 아래 위치한 전극 상의 기피재 코팅의 부분을 선택적으로 제거하는 단계를 포함하는, 전계 발광 디바이스를 제조하는 방법.
제 9항 내지 제 12항 중 어느 한 항에 있어서, 상기 제 1 전극 층(12-1) 상의 발광 층(16)의 습윤을 향상시키도록 디바이스의 영역들(21, 23, 25)을 처리하는 단계를 포함하는, 전계 발광 디바이스를 제조하는 방법.
제 9항에 있어서, 상기 유기 발광 재료(16-1)의 두께를 통과해 확장하는 전기적 전도성 돌기(26)로 아래 위치한 전도성 영역(12-1)을 형성하는 단계와, 상기 제 2 전극(17-1)을 상기 돌기에 전기적으로 연결하는 단계를 포함하는, 전계 발광 디바이스를 제조하는 방법.
제 9항에 있어서, 전기적으로 전도성이 되도록 상기 제 2 전도성 영역을 위에 위치한 영역(27)의 상기 유기 발광 재료를 처리하는 단계와, 상기 처리된 영역을 통해 상기 제 2 전극을 아래 위치한 전도성 영역에 전기적으로 연결하는 단계를 포함하는, 전계 발광 디바이스를 제조하는 방법.
제 9항 내지 제 13항 중 어느 한 항에 따른 방법에 의해 제조된, 전계 발광 디바이스.
제 1항 내지 제 8항 중 어느 한 항에 있어서, 상기 기판 위에 설치된 상기 발광 구조의 매트릭스(P_x,y)를 포함하는, 전계 발광 디바이스.