KR20050085169A - 평행 플레이트 트렌치 캐패시터를 가진 반도체 디바이스 - Google Patents
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Abstract
반도체 디바이스(10)는 반도체 기판(12) 상에 형성되고 상기 기판(12)의 표면(24)에는 트렌치(18)가 형성된다. 캐패시터(20)는 상기 트렌치의 제 1 및 제 2 측벽들(25) 각각을 라이닝하는 제 1 및 제 2 부분들을 갖는, 상기 기판 표면 위에 형성되는 제 1 플레이트(22)를 가진다. 제 2 플레이트(35, 38)는 상기 제 1 플레이트 위에 형성되고 상기 제 1 및 제 2 부분들 사이의 상기 트렌치로 연장한다.
Description
본 발명은 일반적으로 반도체 디바이스들에 관한 것이고, 보다 상세하게는 고주파 바이패스 캐패시터들이 형성된 집적 회로들에 관한 것이다.
셀룰러 전화들 및 다른 무선 통신 디바이스들의 제조업자들은 통신 디바이스들의 제조 비용 및/또는 물리적 크기를 줄이기 위해 수동 부품들의 수가 증가된 집적 회로들을 요구하고 있다. 한 가지 그러한 유형의 개별 수동 부품은 바이패스 캐패스터들이고, 상기 캐패시터들은 전원 공급 단자들 사이에 접속되어 전원 공급시 전압 스파이크들 및 다른 교란들을 평활화하고, 또한 저역 통과 필터 응용들을 제공한다.
도 1은 제 1 제조 단계 후의 캐패시터가 형성되는 반도체 디바이스의 단면도.
도 2는 제 2 제조 단계 후의 상기 반도체 디바이스의 단면도.
도 3은 제 3 제조 단계 후의 상기 반도체 디바이스의 단면도.
지금까지, 많은 반도체 제조업체들은 다른 부품들과 함께 반도체 다이상에 바이패스 캐패시터들을 집적하는데 어려움을 겪고 있었는데, 그 이유는 집적시 이들의 큰 전기값 또는 이들의 낮은 성능 때문이었다. 셀룰러 전화들 및 다른 무선 통신 디바이스들에서, 바이패스 캐패시터들은 1 나노패럿 이상의 값을 가져야 하고 6 기가헤르츠 이상의 주파수들에서 동작하는 신호들을 필터링할 수 있어야 한다. 그 결과 바이패스 캐패시터들을 집적하기 위한 시도들은 큰 다이 영역을 차지하는 부품들을 생기게 하였고, 이는 높은 등가 직렬 저항(ESR)과 결과적으로 불량한 주파수 응답을 초래했다. 더욱이, 상기 다이 영역은 상기 캐패시터들을 제조하는데 상당한 비용을 부가한다.
따라서, 저비용을 유지하면서 고주파 응답을 달성하기 위해 큰 값과 낮은 ESR을 가진 바이패스 캐패시터가 형성되는 집적 회로에 대한 필요성이 있다.
도면들에서, 같은 참조 번호들을 가진 요소들은 같은 기능을 가진다.
도 1은 반도체 기판(12)상에 형성되는 반도체 디바이스(10)를 도시하고 제 1 처리 단계 후의 캐패시터(20)를 포함하는 단면도이다. 일실시예에서, 기판(12)은 단결정 실리콘으로 형성되고 반도체 디바이스(10)는 무선 통신 디바이스에서의 사용을 위해 약 1 기가헤르츠와 약 6기가헤르츠 사이의 주파수들에서 동작하는 집적 회로로서 형성된다. 일실시예에서, 캐패시터(20)는 전원 공급 필터 또는 적어도 1 나노패럿의 용량을 가진 바이패스 캐패시터로서 동작한다.
베이스층(13)은 짙게 도핑되어 캐패시터(20)와 반도체 디바이스(10)의 다른 부분들에 존재하는 고주파 신호들에 대한 저저항 접지면(low resistance ground plane)을 제공한다. 일실시예에서, 베이스층(13)은 p형 도전성과 0.1 옴-센티미터의 저항률을 가지도록 붕소 원자들로 도핑되는 단결정 실리콘을 포함한다. 일실시예에서, 베이스층(13)은 접지 전위에서 동작하도록 바이어스된다.
에피택셜층(14)이 p형 도전성과 비교적 높은 저항률을 가지도록 베이스층(13)상에 성장된다. 높은 저항률은 기판(12)상에 형성되는 트랜지스터들(도시되지 않음)에 대해 낮은 기생 기판 용량(parasitic substrate capacitance)을 제공하여 반도체 디바이스(10)의 전체적인 고주파 동작을 달성한다. 일실시예에서, 에피택셜층(14)은 약 2.75 마이크로미터의 두께와 약 1014 원자/cm3의 도핑 농도를 가진다.
양극성 NPN 트랜지스터들(도시되지 않음)에 대해 낮은 컬렉터 저항 경로를 제공하고 기판(12)상에 형성되고 반도체 디바이스(10)의 일부로서 캐패시터(20)와 집적되는 바이폴라 PNP 트랜지스터들(도시되지 않음)에 대해 낮은 베이스 저항을 제공하기 위해 매립층(15)이 에피택셜층(14)상에 형성된다. 일실시예에서, 매립층(15)은 n형 도전성, 약 1 마이크로미터의 두께 및 약 6.0*1019 원자/cm3의 도핑 농도를 가지도록 주입된다.
에피택셜층(16)은 약 0.8 마이크로미터의 두께로 매립층(15)상에 성장된다. 일실시예에서, 에피택셜층(16)은 n형 도전성과 대략 2.0*1016 원자/cm3의 도핑 농도를 가진다.
복수의 트렌치들(17)이 베이스층(13)에 도달하기에 충분한 깊이로 기판(12)의 표면(24)에서 에칭되어 기판 접촉들을 형성한다. 일실시예에서, 트렌치들(17)은 약 7 마이크로미터의 깊이로 형성되고 약 1 마이크로미터의 폭을 가진다.
동시에, 복수의 트렌치들(18)이 캐패시터(20)의 플레이트들(plates)의 후속 형성을 위해 표면(24)에서 에칭된다. 일실시예에서, 트렌치들(18)은 약 8 마이크로미터의 깊이로 형성되고 약 1.5 마이크로미터의 폭을 가진다. 일실시예에서, 트렌치들(18)은 트렌치들(17)보다 더 큰 폭을 가지므로, 더 빠르게 에칭되는데, 주어진 이들의 동시 형성은 트렌치들(18)이 다소 더 깊은 깊이로 되게 하는 원인이 된다.
등각의 도전층(22)은 표면(24)상에 배치되어 있고 캐패시터(20)의 영역에서 패터닝되어 트렌치들(18)의 측벽들(25) 및 하면들(26)을 덮고, 그에 따라 캐패시터(20)의 제 1 플레이트를 형성한다. 도시된 것처럼 도전층(22)은 또한 트렌치들(17)의 측벽들(27) 및 하면들(28)을 라이닝(lining)한다.
도전층(22)과 같은 등각막들(conformal films)은 그들이 형성되는 하부 윤곽들에 관계없이 실질적으로 일정한 두께를 가진다. 도전층(22)은 트렌치들(18)의 상부 코너들(29)에서 존재하는 것들과 같은 가파른 수직 스텝들에 대한 시닝(thinning)을 피하기 위해 등각막으로서 형성된다. 따라서, 도전층(22)은 코너들(29)에 인접한 영역들(31)에서 실질적으로 일정한 반지름으로 형성된다.
도전층(22)은 일반적으로 화학 기상 증착(CVD), 플라즈마-강화된 CVD, 또는 도금(plating)과 같은 과정을 이용하여 만들어지고, 모든 표면 토포그래피들이 없다면 상기 과정은 양호한 스텝 커버리지와 대부분 상에 균등한 두께를 제공한다. CVD 과정들은 텅스텐, 다결정 실리콘, 구리, 알루미늄 등 또는 그것들의 조합물들과 같은 다양한 도전성 재료들을 증착하기 위해 현재 상업적으로 이용 가능하고, 상기 임의의 재료들 중 어떤 것도 층(22)에 대해 적합한 재료를 제공할 수 있다. 일실시예에서, 도전층(22)은 붕소 원자들로 짙게 도핑된 다결정 실리콘으로 형성되어 p형 도전성, 약 4000 옹스트롬의 두께, 및 낮은 시트 저항을 가진다. 예를 들면, 일실시예에서, 다결정 실리콘 도전층(22)의 도핑 농도는 1020 원자/cm3과 비슷할 수도 있다. 영역들(31)에서의 도전층(22)의 반경방향 두께는 표면(24) 및/또는 측벽들(25)과 같은 평탄면들에 대해 그것의 두께의 약 10% 내에 있는 것이 바람직하다. 모든 하부 윤곽들 상의 도전층(22)의 등각 성질과 실질적으로 균등한 두께는 균일한 용량, 높은 항복 전압(breakdown voltage) 및 높은 주파수 응답을 생성하는 낮은 등가 직렬 저항(ESR)을 가진 캐패시터(20)를 제공한다. 더욱이, 도전층(22)의 외부 표면(32) 상에 후속하여 증착된 막들은 균일한 두께로 더 쉽게 형성되고, 그에 따라 특정 범위의 처리 변동들에 대해 이들 장점들을 보장한다.
도전층(22)은 트렌치들(18)의 측벽들(25)을 따라 형성되고 동일한 p형 도전성을 가지며, 따라서 베이스층(13)과 옴 전기 접촉을 만든다. 층(22)은 일반적으로 베이스층(13)의 유효 저항율 및 캐패시터(20)의 ESR을 더욱 감소시키기 위해 붕소 원자들이 층(22)으로부터 층들(13 내지 16)로 확산하는 도펀트 소스로서 작용하도록 붕소의 용해 한계들 근처의 레벨로 도핑된다. 도핑 소스로서 도전층(22)을 사용하는 것은 가볍게 도핑되는 에피택셜층(14)의 저항을 줄이고 사실상 베이스층(13)이 짙게 도핑되기보다는 오히려 가볍게 도핑된 것을 포함하기 위해 어느 응용에서 낮은 등가 직렬 저항과 고주파 응답을 갖는 캐패시터들을 제공하기 위해 쉽게 확장된다.
도 2는 제 2 제조 단계 후의 반도체 디바이스(10)의 단면도이다.
절연막(33)이 캐패시터 유전체로서 작용하도록 외부 표면(32)상에서 형성된다. 반도체 디바이스(10)의 하부 토포그래피들 전체에 걸쳐 일정한 두께로 되게 하는 등각 처리를 이용하여 유전체막(33)은 성장되거나 증착된다. 일정한 두께의 유전체막(33)이 도전층(22)의 등각 성질에 의해 조장되고, 상기 도전층(22)의 외부 표면(32)은 그것의 내부 표면 아래에 있는 윤곽들보다 더 평탄하다. 일실시예에서, 유전체막(33)은 약 4000 내지 약 6000 옹스트롬 범위의 두께로 증착된 실리콘 질화물을 포함하고, 일반적인 두께는 약 400 옹스트롬이다. 대안의 실시예에서, 유전체막(33)은 예컨대, 산화물-질화물 스택 또는 산화물-질화물-산화물 스택으로 구성되는 유전체 스택으로서 형성된다. 다른 대안의 실시예에서, 유전체막(33)은 알루미나, 탄탈 5 산화물, 하프늄 산화물, 또는 다른 높은 유전율의 유전체들이나 그들의 조합물들로 형성될 수도 있다.
캐패시터(20)의 제 2 플레이트로서 작용하도록 도전층(35)은 또한 바람직하게는 등각 형식으로 유전체막(33)상에 형성된다. 그다지 필요로 되지 않지만, 도전층(35)은 도전층(22)의 것과 같은 재료로 형성될 수도 있다. 도전층(35)에 기인하는 등가 직렬 저항의 성분은 고주파 능력을 제공하기 위하여 낮은 것이 바람직하다. 일실시예에서, 도전층(35)은 p-형 도전성과 약 1020 원자/cm3의 도핑 농도를 가진 다결정 실리콘을 포함한다. 일실시예에서, 층(35)은 약 4000 옹스트롬의 두께로 CVD 처리를 이용하여 증착된다.
일실시예에서, 블랭킷 에치 백 처리(blanket etch back process)는 표면(24)위에 놓인 영역들로부터 도전층(35)을 제거하고 유전체막(33)의 상면보다 약간 더 낮은 레벨로 리세싱될(recessed) 수도 있는 트렌치들(18)내에 부분들을 남긴다. 트렌치들(17)이 충분히 좁다면, 증착될 도전층(35)으로부터의 재료는 트렌치들(17)내에는 남겨진 공간이 거의 또는 전혀 없다.
도 3은 제 3 제조 단계 후의 집적 회로(10)의 단면도이다. 도전막(22)이 캐패시터(20)의 하부 플레이트를 형성하기 위해 패터닝되고 에칭된다.
도전막(36)은 절연막(33) 위에 증착되고 이후 도시된 것처럼 트렌치들(18)의 개구들 부근의 도전층(35)의 노출된 부분들을 접촉시키는 플레이트들(38)을 형성하기 위해 패터닝되고 에칭된다. 일실시예에서, 플레이트들(38)은 약 1800 옹스트롬의 두께로 놓인 도핑되지 않은 다결정 실리콘으로 형성되고 이후 저항들, 트랜지스터 전극들 및 반도체 디바이스(10)의 다른 부품들(도시되지 않음)을 형성하기에 적합한 p형 도전성을 가지도록 패터닝되며 도핑된다.
다른 실시예에서, 상기 설명된 블랭킷 평탄화 에칭 단계 및 도전막(36)의 증착은 생략된다. 대신에, 도전층(35)은 트렌치들(18)내의 부분들의 계속적인 확장으로서 플레이트들(38)을 형성하도록 패터닝되고 선택적으로 에칭된다. 이후 절연막(33) 및 도전층(22)은 도시된 바와 같이 패터닝되고 에칭된다.
이후 절연막(40)이 플레이트들(38) 위에 형성된다. 일실시예에서, 절연막(40)은 약 500 옹스트롬의 두께로 놓인 실리콘 질화물 및 약 600 옹스트롬의 두께로 증착된 실리콘 이산화물을 포함한다.
이후 절연막(40)이 패터닝되고 유전체막들(33 및 40)의 선택된 부분들을 제거하기 위해 에칭이 적용되며, 그에 따라 트렌치들(17)에 인접한 영역들(45)내의 도전막(22)의 외부 표면(32)을 노출시킨다. 에칭은 또한 플레이트들(38)의 표면들(39)을 노출시킨다.
이후 다른 구성 요소들(도시되지 않음) 뿐만아니라, 트랜지스터들과 같은 능동 디바이스들(도시되지 않음)은 반도체 디바이스(10)에 형성될 수도 있다. 그러나, 캐패시터(20)는 본질적으로 트랜지스터들과 같은 중요한 구성 요소들의 형성 이전에 완전히 완성되어 있다. 결과적으로, 캐패시터(20) 제조는 전체적인 열 예산(overall thermal budget)에 관한 어떤 영향이 중요한 능동 디바이스들 및 다른 구성 요소들을 형성하기 위해 사용된다면 거의 없다.
유전체막(33)이 도전층들(22 및 35) 사이에 놓여 있는, 트렌치들(18)내에 있는 캐패시터(20)의 부분들은 트렌치 부분들이라고 언급된다. 플레이트들(38)이 절연막(33)에 의해 도전층(22)으로부터 분리되어 있는, 영역들(41)내의 부분들은 표면 부분들이라고 언급된다. 캐패시터(20)에 의해 생성되는 총 용량이 표면과 트렌치 부분들 모두를 포함하므로, 그 결과 다이 영역(die area)을 효율적으로 사용하고, 단위 면적당 전체 용량이 높아지고 제조 비용이 낮아지게 된다.
상호 접속 금속화막은 캐패시터(20)의 전극들(42 및 44)을 형성하도록 증착 및 패터닝된다. 전극들(42)이 영역들(45)내의 도전층(22)과 접촉하고, 그에 따라 캐패시터(20)의 제 1 플레이트와의 전기 접촉하는 구조를 제공한다. 전극들(44)은 영역(41)내의 플레이트(38)와 접촉하고, 그에 따라 캐패시터(20)의 제 2 플레이트와 전기 접촉하는 구조를 제공한다.
캐패시터(20)의 동작은 다음과 같이 진행된다. 전극들(42)은 도 3의 관측면 밖에서 함께 결합되고 일반적으로 접지 전위에서 동작하며, 이것은 베이스층(13) 뿐만아니라 캐패시터(20)의 하나의 플레이트를 접지한다. 전극들(44)은 도 3의 관측면 밖에서 함께 결합되고 약 1 기가헤르츠와 약 6 기가헤르츠 사이의 주파수들에서 동작하는 교류 전류 성분을 가진 전류 신호 IIN을 포함하는 신호를 수신한다. 일실시예에서, IIN은 반도체 디바이스(20)를 바이어싱(biasing)하기 위해 전력을 공급하는 단자 상의 노이즈, 스위칭 전류들 또는 다른 교란들을 나타낸다.
전류 신호 IIN은 전극들(44)을 통해 플레이트들(38)로 라우팅(routing)되고, 이 플레이트들(38)은 표면(24) 위에 놓이고 캐패시터(20)의 하나의 플레이트의 일부로서 기능한다. 전류 신호 IIN은 또한 도전층(35)으로 라우팅되고, 상기 도전층(35)은 트렌치(18)내에서 형성되고 상기 플레이트의 제 2 부분으로서 역할을 한다. 전류 신호 IIN은 절연막(33)을 통해 전기 용량적으로 도전층(22)에 결합되고, 상기 도전층은 표면(24) 및 측벽들(25) 상에 형성되어 캐패시터(20)의 다른 플레이트로서 작용하여, 교류 전류 성분의 진폭을 필터링하여 제거하거나 줄인다. 신호 IIN은 전극들(44)로부터 도전층들(22 및 35), 플레이트들(38) 및/또는 베이스층(13)을 포함하는 기생 저항 경로들(parasitic resistive paths)을 통해 전극들(42)로 효과적으로 라우팅되고, 상기 전극들은 접지 전위에서 동작한다. 저항 경로들은 그들의 고농도 도핑으로 인해 낮은 저항을 가지고, 고주파 능력을 제공한다.
요약하면, 본 발명은 다양한 기술들에서 집적에 적합한 반도체 디바이스 및 캐패시터 구조를 제공한다. 반도체 기판은 트렌치가 형성된 표면을 가지고, 상기 캐패시터는 트렌치의 측벽들을 라이닝(lining)하는 제 1 및 제 2 부분들을 갖는, 기판 표면 위에 형성된 제 1 플레이트를 가진다. 상기 캐패시터의 제 2 플레이트는 상기 제 1 플레이트 상에 형성되고 상기 제 1 및 제 2 부분들 사이의 트렌치로 연장한다.
상기 캐패시터의 플레이트들은 일반적으로 다이 영역과 주파수 응답 사이의 균형을 최적화하도록 배열되는 복수의 트렌치들에 형성된다. 즉, 고주파 응답이 요구된다면, 더 많은 기판 접촉 트렌치들이 캐패시터의 전류 경로들 내의 저항을 줄이기 위해 형성되고, 그에 따라 낮은 ESR을 생성한다. 기판 접촉 트렌치들은 캐패시터 전류들이 흐르도록 병렬 저항 경로들을 제공하고, 그러한 경로들이 더 많을수록 저항은 낮아지며 다이 영역은 커진다. 일실시예에서, 트렌치들은 약 100 마이크로미터의 길이로 형성되고, 하나의 기판 접촉 트랜치가 10 기가헤르츠 이상의 주파수 응답을 달성하도록 각 캐패시터 트렌치에 제공된다.
상기 설명된 캐패시터 구조는 작은 다이 영역에서 1 나노패럿 이상의 큰 용량들을 생성할 수 있고, 그에 따라 저비용을 달성한다. 트렌치들을 라이닝하는 도전층의 사용은 인접한 단결정 반도체층의 공핍을 방지함으로써 플레이트 전압의 함수로서 일정한 용량을 생성한다. 상기 캐패시터의 표면 레이아웃은 행들의 어레이 또는 셀들의 매트릭스로서 형성될 수 있거나, 원형이거나, 꾸불꾸불하거나 실제로 어느 다른 모양일 수 있다. 결과적으로, 캐패시터의 면적을 최소화하거나 주어진 이용 가능한 다이 영역에 대한 그 값을 최대로 하기 위해 상기 캐패시터는 다른 디바이스들 사이에서 반도체 다이의 외부에 또는 고감도 서브회로들에 인접하여 놓여질 수 있다. 더욱이, 상기 캐패시터는 능동 디바이스들의 형성 전에 형성될 수 있어서, 캐패시터를 형성하기 위해 이용되는 열 사이클은 능동 디바이스들을 제조하기 위해 할당된 열 예산에 거의 또는 아무런 영향을 미치지 않는다.
Claims (12)
- 반도체 디바이스에 있어서,트렌치(17, 18)가 형성된 기판 표면(24)을 가진 반도체 기판(12), 및상기 트렌치의 제 1 및 제 2 측벽들(25) 각각을 라이닝(lining)하는 제 1 및 제 2 부분들을 갖는, 상기 기판 표면 위에 형성된 제 1 플레이트(first plate)(22), 및 상기 제 1 플레이트 위에 형성되고 상기 제 1 및 제 2 부분들 사이의 트렌치로 연장하는 제 2 플레이트(35, 38)를 가진 캐패시터(20)를 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 플레이트의 제 3 부분(예컨대, 영역(45) 부근)이 상기 기판 표면 위에 놓이고, 상기 제 1 부분 위에 형성되고 상기 제 1 플레이트의 상기 제 1 및 제 2 부분들에 인접한 상기 트렌치로 연장하는 유전체막(33)을 더 포함하는, 반도체 디바이스.
- 제 2 항에 있어서,상기 유전체막은 실리콘 질화물을 포함하는, 반도체 디바이스.
- 제 2 항에 있어서,상기 유전체막은 200 옹스트롬보다 더 큰 두께로 형성되는, 반도체 디바이스.
- 제 2 항에 있어서,상기 유전체막은 상기 제 1 플레이트의 제 3 부분 위에 있는 제 1 부분 및 상기 제 1 및 제 2 플레이트들 사이의 상기 트렌치로 연장하는 제 2 부분을 가진, 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 플레이트는 다결정 실리콘으로 형성되는, 반도체 디바이스.
- 제 6 항에 있어서,상기 제 2 플레이트는 다결정 실리콘으로 형성되는, 반도체 디바이스.
- 제 7 항에 있어서,상기 반도체 기판은 제 1 도전형을 가지도록 도핑되는, 반도체 디바이스.
- 제 8 항에 있어서,상기 제 1 플레이트는 옴 접촉(ohmic contact)을 상기 반도체 기판에 제공하기 위해 상기 제 1 도전형을 가지도록 도핑되는, 반도체 디바이스.
- 제 1 항에 있어서,상기 기판 표면 위에 형성되고 기판 접촉을 형성하도록 상기 제 1 플레이트를 전기적으로 접촉시키는 금속화층(42, 44)을 더 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 도전 재료는 상기 측벽들에 따른 제 1 두께 및 상기 기판 표면 위에서 상기 제 1 두께와 실질적으로 같은 제 2 두께를 가진, 반도체 디바이스.
- 제 11 항에 있어서,상기 기판 표면 및 제 1 측벽은 코너에서 교차하고 상기 제 1 도전 재료는 상기 코너에서 상기 제 1 및 제 2 두께들과 실질적으로 같은 제 3 두께를 가진, 반도체 디바이스.
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