KR20050058761A

KR20050058761A - 감마보정 디지털 아날로그 변환기 및 그 변환방법과, 이를사용한 소스구동 집적회로 및 평판표시장치

Info

Publication number: KR20050058761A
Application number: KR1020030090725A
Authority: KR
Inventors: 김경면
Original assignee: 삼성전자주식회사
Priority date: 2003-12-12
Filing date: 2003-12-12
Publication date: 2005-06-17
Also published as: TWI275069B; TW200521953A; US20050128113A1; KR100517734B1; US6950045B2

Abstract

감마보정 디지털 아날로그 변환기를 개시한다. 본 발명의 변환기는 제1 및 제2디지털아날로그변환부들과 출력선택부를 포함한다. 제1 디지털아날로그 변환부는 k(= l+m+n; k,l,m,n은 자연수) 비트 디지털 입력신호의 상위 l 비트가 하위 및 상위 코드그룹에 대응하는 값일 경우에는 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n× 2개의 제1 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택한다. 제2 디지털 아날로그 변환부는 k 비트 디지털 입력신호의 상위 l 비트가 하위 및 상위 코드 그룹 사이의 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+m 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ] 개의 제2 감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하고, 선택된 한 쌍의 제2 감마보정 기준전압신호들 사이를 2ⁿ 등분할하여 얻은 2ⁿ-1개의 분압신호들과 한 쌍의 제2 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택한다. 출력선택부는 제1 또는 제2 디지털 아날로그 변환부에서 선택된 계조신호를 선택하여 출력한다. 따라서, 본 발명에서는 디지털 아날로그 변환기의 사이즈를 줄이면서 전체적으로 감마보정을 충실하게 구현할 수 있다.

Description

감마보정 디지털 아날로그 변환기 및 그 변환방법과, 이를 사용한 소스구동집적회로 및 평판표시장치{Apparatus and Method for Converting Digital Data to Gamma Corrected Analog Signal, Source Driver Integrated Circuits and Flat Panel Display using the same}

본 발명은 감마보정 디지털 아날로그 변환기(GC-DAC : Gamma　Correction Digital - to - Analog Converter) 및 그 변환방법과 이를 사용한 소스구동집적회로 및 평판표시장치(FPD : Flat Panel Display)에 관한 것으로서, 보다 상세하게는 FPD의 소스구동집적회로 내의 GC-DAC가 차지하는 면적을 감소하면서 감마보정을 충실히 구현할 수 있는 것에 관한 것이다.

최근에 영상표시장치의 주류를 이룬 음극선관(CRT : CATHOD RAY TUBE)이 TFT-LCD와 같은 평판표시장치(FPD)들로 빠르게 대체되어 가고 있다. 따라서, 노트북 컴퓨터, TFT-LCD 모니터, TFT-LCD 텔레비전의 슬림화가 경쟁적으로 진행되고 있다.

일반적으로 평판표시장치는 유리기판 상에 매트릭스 상으로 액티브 스위칭 소자들을 배열하고 각 픽셀의 액티브 스위칭 소자를 구동하기 위하여 소스 또는 데이터구동회로와 게이트 또는 스캔 구동회로들이 표시패널에 실장된다.

TFT-LCD 표시패널의 소스구동 집적회로칩에서 가장 많은 면적을 차지하는 블록이 감마보정 디지털 아날로그 변환기 블록이다. 감마보정 디지털 아날로그 변환기 블록은 소스라인 또는 채널 수에 대응하는 수의 단위 DAC회로들로 구성되고, 각 단위블록들에는 계조표시에 대응하는 수의 감마보정 기준전압신호라인들이 연결되므로 칩 내의 대부분의 면적을 차지하게 된다.

일반적으로 그레이 스케일(Gray scale) 또는 계조표시란 인간의 시각이 느끼는 빛의 양을 단계적으로 나눈 것이라 할 수 있는 데, LCD에서는 액정이 빛을 통과시키는 정도를 인위적으로 조절함으로써 화상을 표시하게 된다.

이러한 조절의 수단으로 전압을 사용하게 되는데 일반적으로 액정의 빛에 대한 투과율은 액정 양단에 인가된 전압의 크기, 즉 액정을 통과하는 전계의 세기에 따라 일정한 관계를 가지고 변화하게 된다. 따라서 액정 양단의 전압과 액정이 빛을 통과시키는 능력, 즉 투과율 사이에는 도 1과 같은 관계가 존재하게 되며 이러한 곡선을 V-T 곡선이라 하고, 이러한 액정의 특성을 액정의 V-T 특성이라 한다. 코드값의 00H~1FH와 EOH~FFH(여기서 H는 16진수의 표기임)의 L, H 그룹에서는 코드값의 선형적인 변화에 대해 전압값은 비선형적으로 변하는 비선형구간이고, 20H~DFH의 C그룹에서는 코드값의 선형적인 변화에 대해 전압값이 대체적으로 선형적으로 변하는 선형구간이다.

투과율 곡선을 보면 대략 2부분으로 나누어 생각할 수 있는데 패널의 공통전극 전압에 대해 매우 작은 전압을 인가했을 때(white)와 매우 큰 전압을 인가했을 때(black)는 전압이 변화해도 투과율의 변화는 거의 없는 반면 중간 부분에서는 인가전압에 대해 거의 비례적으로 투과율이 변하는 것을 볼 수 있다.

따라서 중간 밝기의 계조를 표시하기 위해서는 중간의 선형적인 구간을 주로 이용하게 된다. 처음 전압을 인가하기 시작해서 투과율의 변화가 본격적으로 일어나기 시작하는 지점의 전압을 액정의 문턱전압이라 하며, 이 문턱전압의 크기가 크면 액정에 인가해 주어야 하는 전압의 크기도 커져 결국 전력 소모를 증가시키는 요인이 되기도 한다.

실제 화상을 구현하는데 있어서는 인가전압에 대해 투과율이 거의 선형적으로 변화하는 구간을 몇 단계로 나누어 계조를 표시하게 된다. 그런데 이처럼 전압을 나누는데 있어 일정 간격으로 나누게 되면 투과율의 비선형적인 특성 때문에 투과율은 일정한 간격이 되지 못한다. 즉, 섬세한 화상 표시를 위해서는 중간 부분의 계조가 잘게 나누어져야 하는 데, 투과율의 분포가 어느 한 쪽은 간격이 크고 한쪽은 작게 되어 휘도의 분포가 불균일하게 된다. 이런 상태로 화상을 표시하게 되면 섬세한 계조 표시가 어렵고 결국 화상은 거칠어지게 된다.

따라서 부드러운 화상을 표시하기 위해서는 전압보다는 투과율을 일정한 간격으로 유지해 줄 필요가 있다. 즉, 계조 전압을 중간 부분은 좁게, white나 black 쪽은 넓게 해줄 필요가 생기는데 이처럼 액정 표시 소자와 인간의 시각인지 특성간의 차이를 매칭시켜주는 작업을 감마보정(gamma-correction)이라 한다. 이 감마보정은 LCD의 표시 특성을 결정짓는 아주 중요한 작업이므로 LCD를 개발하는데 있어서 아주 세심한 주의를 필요로 하는 부분이다. 따라서, 각 LCD 패널마다 감마보정특성이 다르게 나타나게 된다.

통상적으로 감마보정 기준전압신호들은 저항스트링에 의해 분압되어 발생되므로 8비트 디지털 데이터인 경우에 2⁸ = 256 계조를 표현하기 위해서는 총 256개의 감마보정 기준전압신호라인들이 필요하게 된다.

미국특허 5,784,041호에서는 감마보정 기준전압신호라인들을 256개에서 32개로 대폭 줄인 인터폴레이팅(Interpolating) 기술을 개시한다. 이 특허에서는 32개 기준전압신호들 중 한 쌍의 서로 다른 기준전압신호들을 선택하고 선택된 기준전압신호 쌍의 사이를 다시 8단계로 분할하여 그 중의 하나를 최종 계조신호로 발생함으로써 256계조를 구현한다.

그러나, 상기 특허는 감마보정을 충실하게 구현할 수 없는 문제점을 가지고 있다. 왜냐하면 전체 256계조를 32부분으로 등분할하고 각 등분할 부분을 다시 8단계로 세분할하여 감마보정 기준전압신호를 발생하기 때문에 감마특성곡선의 중앙부에서는 비례적이므로 대체적으로 일치하나 좌우 양측부에서는 코드값에 대한 투과율의 특성이 비선형적인 특성을 가지게 되므로 이와 같은 2단계 분압방식에 의해서는 감마특성을 충실하게 구현할 수 없는 문제가 발생된다.

따라서 상기 특허에서는 면적을 대폭적으로 줄일 수는 있으나 감마보정특성이 떨어지는 문제가 있다.

미국특허 6,154,121호에서는 상술한 등분할 방식의 양측부의 근사 오차를 줄이기 위하여 중앙부에 비해 양측부의 분할 구간을 좁게 하는 비등분할 기술을 개시한다. 그러나 양측부에서의 근사 오차는 여전히 존재한다.

그러므로 평판표시장치의 데이터 구동 집적회로 설계자 또는 제조자는 감마특성과 칩 사이즈 사이에서 항상 최적의 트레이드 오프(TRADE OFF)를 고민하게 된다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 칩에서 차지하는 면적을 줄이면서 감마보정을 충실하게 구현할 수 있는 감마보정 디지털 아날로그 변환기 및 그 변환방법을 제공하는 데 있다.

본 발명의 다른 목적은 칩 사이즈를 소형화하면서도 감마 보정을 충실하게 할 수 있는 소스구동집적회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 상기 소스구동집적회로를 사용한 평판표시장치를 제공하는 데 있다.

상술한 본 발명의 목적을 달성하기 위하여 본 발명의 평판표시장치는 복수의 소스라인들과 복수의 게이트라인들의 교차점에 표시셀들이 배열된 표시셀 어레이, 복수의 게이트라인들을 순차적으로 스캔하는 게이트 구동부 및 복수의 소스라인들을 대응하는 계조신호로 구동하기 위한 소스구동부를 구비한다.

본 발명의 소스구동부는 적어도 하나 이상의 소스구동집적회로를 포함한다.

본 발명의 소스구동 집적회로는 입력부, p 채널 감마보정 디지털 아날로그 변환기, p 채널 출력버퍼를 포함한다. 여기서 p 채널은 384, 420, 480 등으로 구성할 수 있다. 따라서 평판표시장치의 수평해상도의 크기에 따라 소스구동 집적회로의 수가 결정된다.

입력부는 데이터 제어부, 쉬프트 레지스터, 데이터 레지스터, 데이터 래치 등을 포함하고 픽셀 클럭에 동기하여 k(= l+m+n) 비트 디지털 데이터 열을 입력하고, 극성제어신호에 응답하여 p 개의 k 비트 디지털 데이터를 병렬 출력하거나 홀수 번째와 짝수 번째를 교차하여 병렬 출력한다.

감마보정 디지털 아날로그 변환기는 병렬 데이터를 입력하여 홀수 번째 채널에서는 2^k계조 중 대응하는 정극성 계조신호를 각각 발생하고, 짝수 번째 채널에서는 2^k계조 중 대응하는 부극성 계조신호를 각각 발생한다. 각 계조신호는 상기 k 비트 디지털 입력신호가 하위 및 상위 코드그룹일 경우에는 상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 복수의 제1 감마보정 기준전압신호들 중 하나로 한다. 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+m 비트에 응답하여 복수의 제2 감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하여 선택된 한 쌍의 제2 감마보정 기준전압신호들 사이를 2ⁿ등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 한 쌍의 제2 감마보정 기준전압신호들 중 하나로 한다.

p 채널 출력버퍼는 극성선택신호에 응답하여 각 채널의 정극성 및 부극성 계조신호를 출력하거나 홀수 번째와 짝수 번째를 교차하여 출력한다.

본 발명의 감마보정 디지털 아날로그 변환기는 홀수 번째 채널은 정극성 DAC를 포함하고 짝수 번째 채널은 부극성 DAC를 포함한다. 정극성 DAC는 PMOS 트랜지스터를 기본소자로 구성하고 부극성 DAC는 NMOS 트랜지스터를 기본 소자로 구성한다.

또한, 본 발명의 감마보정 디지털 아날로그 변환기는 정극성 기준전압 발생부와 부극성 기준전압 발생부를 포함한다.

본 발명에서 k(=l+m+n, 여기서 k,l,m,n은 자연수) 비트 디지털 데이터의 2^k 개의 코드들은 크게 2^l개의 그룹으로 분할된다. 여기서 최상위 코드그룹(이하 상위코드그룹이라 칭함)과 최하위 코드그룹(이하 하위코드그룹이라 칭함)은 전압 대 투과율 곡선의 비선형 범위에 대응하고, 나머지 코드그룹들은 전압 대 투과율 곡선의 중앙 범위에 대응하는 중앙코드그룹으로 구분된다.

각 기준전압발생부는 상위코드그룹 및 하위코드그룹에 대하여 각각 2^m+n개씩 파인(fine) 또는 제1 감마보정 기준전압신호들을 발생한다. 또한, 중앙코드그룹에 대하여 {2^k-(2 × 2^m+n)}/2ⁿ개의 코스(coarse) 또는 제2 감마보정 기준전압신호들을 발생한다.

2^m+n × 2개의 하위 및 상위 감마보정 기준전압신호들은 전압 대 투과율 곡선의 비선형 특성을 추종하도록 서로 다른 편차를 가진다. {2^k-(2 × 2^m+n)}/2ⁿ개의 중앙 감마보정 기준전압신호들은 전압 대 투과율 곡선의 선형 범위에 최적화하기 위하여 서로 동일 편차를 가진다.

정극성 또는 부극성 DAC는 제1 DAC부와 제2 DAC부를 포함한다.

제1 DAC부는 k(= l + m + n; k,m,n은 자연수) 비트 디지털 입력신호의 상위 l 비트가 하위 및 상위 코드그룹에 대응하는 값일 경우에는 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n × 2개의 하위 및 상위 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택한다.

제2 DAC부는 k 비트 디지털 입력신호의 상위 l 비트가 상기 하위 및 상위 코드 그룹 사이의 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+m 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개의 중앙 감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하고, 선택된 한 쌍의 제2 감마보정 기준전압신호들 사이를 2ⁿ 등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 한 쌍의 제2 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하여 출력하고, 하위 및 상위 코드 그룹에 대응하는 경우에는 제1 디지털 아날로그 변환부에서 선택된 계조신호를 출력한다.

본 발명에서 제1 DAC부는 k 비트 디지털 입력신호의 상위 l 비트에 응답하여 하위 및 상위 코드그룹 선택신호를 발생하는 코드그룹선택부와, 코드그룹 선택신호에 응답하여 2^m+n개의 하위 감마보정 기준전압신호들과 2^m+n개의 상위 감마보정 기준전압신호들 중 하나를 선택하는 기준전압 선택부와, k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 선택된 2ⁿ개의 기준전압신호들 중 하나를 대응하는 계조신호로 선택하여 출력하는 m+n 비트 디코더를 포함한다.

본 발명에서 제2 DAC부는 k 비트 디지털 입력신호의 상위 l+m 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개 중 최대값을 제외한 {2^k-(2 × 2^m+n)}/2ⁿ개의 중앙 감마보정 기준전압신호들 중 하나를 로우 기준전압신호로 선택하는 로우 기준전압 디코더와, k 비트 디지털 입력신호의 상위 l+m 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개 중 최소값을 제외한 {2^k-(2 × 2^m+n)}/2ⁿ의 중앙 감마보정 기준전압신호들 중 하나를 하이 기준전압신호로 선택하는 하이 기준전압 디코더와, k 비트 디지털 입력신호의 하위 n 비트에 응답하여 선택된 로우 및 하이 기준전압신호들 사이를 2ⁿ 등분할하여 얻은 2ⁿ-1개의 분압신호들과 로우 및 하이 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 커패시터 디지털 아날로그 변환부를 포함한다.

본 발명에서 커패시터 디지털 아날로그 변환부는 출력단자에 일측이 연결되고, 기준 커패시턴스 값을 가진 기준 커패시터와, 출력단자에 일측이 공통으로 연결되고 2진 가중치의 커패시턴스 값을 가진 n 개의 커패시터 어레이와, k 비트 디지털 입력신호의 상위 l 비트가 하위 및 상위 코드 그룹 사이의 중앙 코드그룹에 대응하는 값일 경우에는 선택된 로우 및 하이 기준전압신호를 제1 및 제2 노드에 각각 입력하고, 하위 및 상위 코드 그룹에 대응하는 값일 경우에는 제1 디지털 아날로그 변환부에서 선택된 계조신호를 제1 및 제2노드에 동시에 입력하는 입력선택부와, k 비트 디지털 입력신호의 하위 n 비트에 응답하여 커패시터 어레이 및 기준 커패시터의 타측 단자들을 제1 노드 또는 제2 노드에 스위칭하는 스위칭 회로부를 포함한다.

본 발명에서 커패시터 디지털 아날로그 변환부는 입력선택부에 신호가 입력되기 전에 커패시터들을 방전하기 위하여 제어클럭신호에 응답하여 커패시터 어레이 및 기준 커패시터의 타측 단자들을 제1 노드에 연결하고 출력단자를 제1 노드에 연결하는 방전회로를 더 포함하는 것이 바람직하다.

또한, 본 발명에서 제1 DAC부는 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n개의 하위 감마보정 기준전압신호들 중 하나를 선택하는 m+n 비트 제1 디코더와, k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n개의 상위 감마보정 기준전압신호들 중 하나를 선택하는 m+n 비트 제2 디코더와, k 비트 디지털 입력신호의 상위 l 비트에 응답하여 하위 및 상위 코드그룹 선택신호를 발생하는 코드그룹선택부와, 하위 및 상위 코드 그룹 선택신호에 응답하여 제1 및 제2 디코더에서 각각 선택된 기준전압신호 중 하나를 선택하여 대응하는 계조신호로 출력하는 선택부를 포함한다.

본 발명의 디지털 아날로그 변환방법은 k(= m + n; k,m,n은 자연수) 비트 디지털 입력신호의 상위 l 비트가 하위 및 상위 코드그룹에 대응하는 값인지 판단하는 단계와, 판단단계에서 하위 및 상위 코드그룹일 경우에는 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n × 2개의 하위 및 상위 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 단계와, 판단단계에서 하위 및 상위 코드그룹 사이의 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+m 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개의 중앙 감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하는 단계와, 선택된 한 쌍의 제2 감마보정 기준전압신호들 사이를 2ⁿ 등분할하여 얻은 2ⁿ-1개의 분압신호들과 한 쌍의 제2 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 단계와, 선택된 계조신호를 선택적으로 출력하는 단계를 포함한다.

본 발명의 방법에서 하위 및 상위 코드그룹인 경우에는 k 비트 디지털 입력신호의 상위 l 비트에 응답하여 하위 및 상위 코드그룹 선택신호를 발생하는 단계와, 하위 및 코드그룹 선택신호에 응답하여 2^m+n 하위 감마보정 기준전압신호들과 2^m+n개의 상위 감마보정 기준전압신호들 중 하나를 선택하는 단계와, k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 선택된 2^m+n개의 기준전압신호들 중 하나를 대응하는 계조신호로 선택하여 출력하는 단계를 포함하는 것이 바람직하다.

또한 본 발명의 방법에서 중앙 코드그룹인 경우에는 k 비트 디지털 입력신호의 상위 l+m 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개 중 최대값을 제외한 {2^k-(2 × 2^m+n)}/2ⁿ개의 중앙 감마보정전압신호들 중 하나를 로우 기준전압신호로 선택하는 단계와, k 비트 디지털 입력신호의 상위 l+m 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개 중 최소값을 제외한 {2^k-(2 × 2^m+n)}/2ⁿ개의 중앙 감마보정 기준전압신호들 중 하나를 하이 기준전압신호로 선택하는 단계와, k 비트 디지털 입력신호의 하위 n 비트에 응답하여 선택된 로우 및 하이 기준전압신호들 사이를 2ⁿ 등분할하여 얻은 2ⁿ-1개의 분압신호들과 로우 및 하이 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 단계를 포함한다.

또한, 본 발명에서 하위 및 상위 코드그룹인 경우에는 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n개의 하위 감마보정 기준전압신호들 중 하나를 선택하는 단계와, k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n개의 상위 감마보정 기준전압신호들 중 하나를 선택하는 단계와, k 비트 디지털 입력신호의 상위 l 비트에 응답하여 하위 및 상위 코드그룹 선택신호를 발생하는 단계와, 하위 및 상위 코드 그룹 선택신호에 응답하여 제1 및 제2 디코더에서 각각 선택된 기준전압신호 중 하나를 선택하여 대응하는 계조신호로 출력하는 단계를 포함한다.

본 발명에서 제1 및 제2 증폭기 각각은 입력 오프셋 제거형 증폭기로 구성하는 것이 바람직하다. 입력 오프셋 증폭기는 계조신호가 인가되는 비반전 입력단자를 가진 연산증폭기와, 연산증폭기의 반전입력단자에 일측이 연결된 커패시터와, 비반전 입력단자와 커패시터의 타측 사이에 연결되고, 오프셋 샘플링 기간동안 턴온되는 제1스위치와, 연산증폭기의 반전단자와 출력단자 사이에 연결되고, 오프셋 샘플링 기간동안 턴온되는 제2스위치와, 커패시터의 타측과 연산증폭기의 출력단자 사이에 연결되고, 오프셋 샘플링 기간동안은 턴오프되고, 신호출력 기간동안 턴온되는 제3스위치와, 상기 연산증폭기의 출력단자와 대응하는 멀티플렉서의 사이에 연결된 제4스위치를 포함한다.

본 발명에서 선택부는 오프셋 샘플링 기간동안 증폭기의 출력단자와 소스라인을 차단하고 신호출력 기간동안 연결되거나 오프셋 샘플링 기간 중간부터 증폭기의 출력단자와 소스라인을 연결할 수 있다.

본 발명에서 예컨대, 3-to-8 가중치 디지털 아날로그 변환기를 사용한 경우에 있어서,

8비트(k) 256계조 표시인 경우에는 상위 3비트(l), 중앙 2비트(m), 하위 3비트(n)로 구분되고 제1감마 보정 기준전압신호는 32+32개로 총 64개이고, 제2감마보정 기준전압신호들은 24개이다.

9비트(k) 512계조 표시인 경우에는 상위 3비트(l), 중앙 3비트(m), 하위 3비트(n)로 구분되고 제1감마 보정 기준전압신호는 64+64개로 총 128개이고, 제2감마보정 기준전압신호들은 48개이다.

10비트(k) 1024계조 표시인 경우에는 상위 3비트(l), 중앙 4비트(m), 하위 3비트(n)로 구분되고 제1감마 보정 기준전압신호는 128+128개로 총 256개이고, 제2감마보정 기준전압신호들은 96개이다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.

도 2를 참조하면, 액정표시장치는 표시셀 어레이부(100), 게이트 구동부 또는 로우 구동부(200), 소스 구동부 또는 컬럼 구동부(300), 백라이트 유니트(400)를 포함한다. 액정표시장치는 게이트 구동부(200)에 의해 선택된 라인의 표시셀들을 소스 구동부(300)로부터 제공된 계조신호에 응답하여 구동한다. 따라서, 계조신호에 의해 구동되는 액정의 회전각의 차이에 의해 표시셀을 통과하는 빛의 양을 제어하여 계조영상을 표시한다.

소스 구동부(300)는 적어도 하나 이상의 소스구동 집적회로들로 구성된다. 소스구동 집적회로는 RGB 데이터와 제어신호들을 입력하고 복수의 채널, 즉 소스라인들에 연결되는 복수의 출력단자들을 포함한다. 본 발명의 바람직한 일 실시예의 소스구동집적회로는 480채널을 가지며 256계조 표시를 한다.

도 3을 참조하면, 각 소스구동 집적회로는 데이터 제어블록(DCT)(310), 쉬프트 레지스터 블록(SRG)(320), 데이터 레지스터 블록(DRG)(330), 데이터 래치 블록(DLT)(340), 디지털 아날로그 변환 블록(DAC)(350), 출력버퍼 블록(OBF)(360)을 포함한다. 데이터 제어블록(310)은 RGB 시리얼 데이터를 입력하여 8비트 병렬 데이터로 변환하여 출력한다. 쉬프트 레지스터 블록(320)은 쉬프트 방향 제어신호(SHL)에 응답하여 DIO1의 입력을 DIO2로 쉬프팅 출력하거나, DIO2의 입력을 DIO1로 쉬프팅 출력한다. 데이터 레지스터 블록(330)은 데이터 제어블록(310) 또는 쉬프트 레지스터 블록(320)으로부터 제공된 데이터를 480개의 채널에 대응하여 각각 저장한다. 데이터 래치블록(340)은 데이터 레지스터 블록(330)에 저장된 480개의 8비트 채널 데이터를 픽셀 클럭신호에 응답하여 래치한다. 데이터 래치블록(340)은 극성제어신호(POL)에 응답하여 대응하는 홀수번째 출력과 짝수번째 출력을 스위칭하여 출력한다. 디지털 아날로그 변환블록(350)은 외부 감마기준전압신호(GMA1~GMA16)를 입력받고, 데이터 래치블록(340)으로부터 래치된 480개의 채널 데이터의 각 코드값에 응답하여 480개의 아날로그 계조신호를 발생한다. 출력버퍼 블록(360)은 모드신호(MODE) 및 극성제어신호(POL)에 응답하여 정극성 또는 부극성 아날로그 신호를 대응하는 480개의 소스라인(SL1~SL480)에 제공한다.

도 4를 참조하면, 데이터 래치블록(340)은 각 채널에 대응하는 480개의 8비트 래치들(LT)과 240개의 멀티플렉서들(LTMUX)로 구성한다. 각 멀티플렉서(LTMUX)는 홀수번째 래치와 짝수번째 래치의 출력 데이터를 극성제어신호(POL)에 응답하여 스위칭한다.

디지털 아날로그 변환부(350)는 정극성 기준전압 발생부(352), 부극성 기준전압 발생부(354), 480개의 채널 DAC(CHDAC1~CHDAC480)로 구성된다.

정극성 기준전압 발생부(352)는 8개의 외부 감마기준전압신호(GMA1~GMA8)를 입력하여 88개의 내부 정극성 감마기준전압신호들(PGMA1~PGMA88)을 발생한다. 부극성 기준전압 발생부(354)는 8개의 외부 감마기준전압신호(GMA9~GMA16)를 입력하여 88개의 내부 부극성 감마기준전압신호들(NGMA1~NGMA88)을 발생한다. 통상적으로 기준전압 발생부는 저항 스트링 또는 커패시터 어레이에 의한 전압 분압에 의해 기준전압들을 생성한다.

PGMA1~PGMA32, NGMA1~NGMA32, PGMA57~PGMA88, NGMA57~NGMA88의 감마기준전압신호들은 액정표시패널의 전압 대 투과율 곡선의 비선형 범위에 최적화하기 위하여 서로 다른 편차를 가진 것이 바람직하다. PGMA33~PGMA56, NGMA33~NGMA56의 감마기준전압신호들은 액정표시패널의 전압 대 투과율 곡선의 선형 범위에 최적화하기 위하여 서로 동일 편차를 가진 것이 바람직하다.

하위 코드그룹(0~31)에 대해서 PGMA1~PGMA32, NGMA1~NGMA32가 1:1로 대응하고, 상위 코드그룹(224~255)에 대해서 PGMA57~PGMA88, NGMA57~NGMA88이 1:1로 대응한다. 센터 코드그룹(32, 40, 48, 56, 64, 72, 80, 88, 96, 104, 112, 120, 128, 136, 144, 152, 160, 168, 176, 184, 192, 200, 208, 216)의 24개 코드값에 대해서 PGMA33~PGMA56, NGMA33~NGMA56이 1:1로 대응한다.

홀수번째 채널 DAC(CHDACi)는 정극성 DAC(PDAC)로 구성하고, 짝수번째 채널 DAC(CHDACi+1)는 부극성 DAC(NDAC)로 구성한다. 정극성 DAC(PDAC)는 PGMA1~PGMA88과 연결되고, 부극성 DAC(NDAC)는 NGMA1~NGMA88과 연결된다.

출력버퍼블록(360)에서 홀수번째 채널은 버퍼증폭기(PBA)로 구성되고 짝수번째 채널은 버퍼증폭기(NBA)로 구성된다. 또한, 제어클럭신호 발생기(CCLK)에서 P 제어클럭신호들, P1, P1B, P2, P2B, P1P, P1PB 등을 생성하여 디지털 아날로그 변환블록에 제공한다. 또한, Q 제어클럭신호들, Q1, Q1B, Q2, Q2B, Q3, Q3B, Q1P, Q1PB 등을 생성하여 버퍼증폭기의 타이밍을 제어한다.

버퍼증폭기(PBA)와 버퍼증폭기(NBA)의 출력 쌍은 극성제어신호(POL)에 응답하는 멀티플렉서(BFMUX)에 의해 스위칭된다.

즉, 채널1의 래치 데이터가 정극성이고 채널2의 래치 데이터가 부극성인 경우에는 LTMUX에 의해 CHD1는 PDAC에 전달되고, CHD2는 NDAC에 전달된다. 이에 PDAC를 통해 생성된 아날로그 신호(VOP)는 BFMUX에 의해 SL1에 전달되고 NDAC를 통해 생성된 아날로그 신호(VON)는 BFMUX에 의해 SL2에 전달된다.

반대로 채널1의 래치 데이터가 부극성이고 채널2의 래치 데이터가 정극성인 경우에는 LTMUX에 의해 CHD1는 NDAC에 전달되고, CHD2는 PDAC에 전달된다. 이에 PDAC를 통해 생성된 아날로그 신호(VOP)는 BFMUX에 의해 SL2에 전달되고 NDAC를 통해 생성된 아날로그 신호(VON)는 BFMUX에 의해 SL1에 전달된다.

1. PRE-MUX 방식

< 정극성 DAC >

도 5를 참조하면, 정극성 DAC(PDAC)는 감마특성곡선의 양측 비선형구간에 대응하는 제1 DAC블록(NLDACP)과 중앙의 선형구간에 대응하는 제2 DAC블록(LDACP)으로 구분된다.

제1 DAC블록(NLDACP)은 코드그룹선택부(CGSELP), 멀티플렉서(MUXP), 비선형 멀티플렉서(NLMUXP) 및 디코더(DECP)를 포함한다.

코드그룹선택부(CGSELP)는 8비트 채널데이터(CHDi) 중 상위 3비트[7:5]를 입력하여 채널 데이터의 코드값이 비선형 구간에 대응하는 코드 그룹인지를 판단하여 선택신호(HGP, LGP)를 발생한다.

도 6을 참조하면, 코드그룹선택부(CGSELP)는 상위 3비트를 반전 입력하여 모두 OOO 인 경우 L 상태의 LGP를 출력하는 낸드게이트(G1)와 상위 3비트를 입력하여 모두 111 인 경우 L 상태의 HGP를 출력하는 낸드 게이트(G2)로 구성한다.

도 7을 참조하면, 멀티플렉서(MUXP)는 PGMA1~PGMA32와 PGMA57~PGMA88을 입력하여 선택신호(LGP,HGP)에 응답하여 그 중 하나를 선택하여 출력한다. LGP 신호가 L 상태이면 PGMA1~PGMA32가 선택되어 출력되고, HGP 신호가 L 상태이면 PGMA57~PGMA88이 선택되어 출력된다.

멀티플렉서(MUXP)는 드레인이 공통 연결된 32 개의 PMOS 트랜지스터 쌍(PMA,PMB)들로 구성된다. PMA의 소오스에는 PGMA1이 결합되고, PMB의 소오스에는 PGMA57이 결합된다. PMA의 게이트에는 LGP가 결합되고, PMB의 게이트에는 HGP가 결합된다.

디코더(DECP)는 채널 데이터의 하위 5비트를 입력하여 MUX에서 선택된 32개의 내부 감마기준전압신호들 중 하나를 선택하여 대응하는 아날로그 계조신호(VA)로 출력한다.

도 8을 참조하면 디코더(DECP)는 62개의 PMOS 트랜지스터들을 사용하여 2진 트리 구조로 구성한다.

따라서, NLDACP는 내부 감마기준전압신호 PGMA1~PGMA32 및 PGMA57~PGMA88의 64개 중 코드값에 대응하는 하나의 전압값을 대응하는 계조신호로 출력하는 저항스트링 DAC로 동작한다.

비선형 멀티플렉서(NLMUXP)는 HGP 신호와 LGP 신호에 응답하여 VA 신호를 제2DAC 블록(LDACP)에 제공한다.

제2 DAC 블록(LDACP)은 로우 기준전압 디코더(VLDECP), 하이 기준전압 디코더(VHDECP), 커패시터 2진 가중치 DAC(CDACP)를 포함한다.

로우 기준전압 디코더(VLDECP)는 8비트 채널데이터(CHDi) 중 상위 5비트[7:3]에 응답하여 감마특성곡선의 중앙 선형구간에 대응하는 24개의 내부 감마기준전압신호들(PGMA33~PGMA56) 중 하나를 로우 기준전압신호(VL)로 출력한다.

하이 기준전압 디코더(VHDECP)는 8비트 채널데이터(CHDi) 중 상위 5비트[7:3]에 응답하여 24개의 내부 감마기준전압신호들(PGMA34~PGMA57) 중 하나를 하이 기준전압신호(VH)로 디코딩하여 출력한다.

도 9를 참조하면, 로우 및 하이 기준전압 디코더(VLDECP, VHDECP) 각각은 내부 감마기준전압신호 중 하나를 선택하기 위하여 50개의 PMOS 트랜지스터를 이용하여 변형된 2진 트리 구조로 구성한다.

CDACP는 8비트 채널 데이터(CHDi) 중 하위 3비트[2:0]에 응답하여 VL과 VH 사이를 8분할한 전압신호 중 하나를 계조신호(VOP)로 출력한다.

도 10을 참조하면, 비선형 멀티플렉서(NLMUXP)는 DECP의 VA를 입력하여 LGP 및 HGP 신호에 응답하여 선택적으로 출력한다. 2개의 PMOS 트랜지스터들(SW9,SW10)은 LGP 신호에 응답하고, 나머지 2개의 PMOS 트랜지스터들(SW15,SW16)은 HGP 신호에 응답하여 VA 신호를 VL, VH 입력단자에 스위칭한다. 따라서, 하위 및 상위 코드그룹인 경우에만 VA 신호가 CDACP에 연결된다.

본 발명의 바람직한 일실시예의 CDACP는 2진 가중치를 가진 4개의 커패시터(C1,C2,C3,C4)를 포함한다. C2는 C1과 동일하고 C3은 2 × C1과 동일하고 C4는 4 × C1과 동일하다.

커패시터(C1~C4)의 일단은 출력단자(OT)에 공통으로 연결된다. 커패시터(C1)의 타단은 스위치 소자(SW1)를 통하여 VL에 결합된다. 커패시터(C2,C3,C4)의 타단은 스위치소자(SW2, SW3, SW4)를 각각 통하여 스위치 소자(SW1)의 일단에 공통 결합되고, 스위치 소자(SW1)의 타단은 VL에 결합된다. 또한, 커패시터(C2,C3,C4)의 타단은 스위치 소자(SW5, SW6, SW7)를 각각 통하여 스위치 소자(SW8)의 일단에 공통 결합되고, 스위치 소자(SW8)의 타단은 VH에 결합된다. 디코더(DECP)의 출력전압(VA)은 스위치 소자(SW9)를 통하여 VL에 결합되고, 또한 스위치 소자(SW10)를 통하여 VH에 결합된다. 출력단자(OT)와 VL 사이에 스위치 소자(TG)가 연결되고, 커패시터(C1~C4)의 타단들은 각각 스위치 소자(SW11~SW14)를 통하여 VL에 공통으로 연결된다.

여기서 스위치 소자(SW1~SW8)는 피모스 트랜지스터로 구성하고, 스위치 소자(SW11~SW14)는 전송게이트로 구성한다.

TG에는 P1P, P1PB 신호가 인가되고, SW11~SW14에는 P1, P1B 신호가 인가되며, SW1와 SW8의 게이트에는 P2B 신호가 인가된다. P1P는 P1과 동상으로 채널전하주입에러(CCIE : Channel Charge Injection Error)를 줄이기 위해 시간 지연된 신호이다.

SW2의 게이트에는 CHD<0>의 비트가 인가되고, SW3의 게이트에는 CHD<1>의 비트가 인가되고, SW4의 게이트에는 CHD<2>의 비트가 인가된다. SW5의 게이트에는 CHDB<0>의 비트가 인가되고, SW6의 게이트에는 CHDB<1>의 비트가 인가되고, SW7의 게이트에는 CHDB<2>의 비트가 인가된다.

따라서, 코드값에 따라 다음 수학식1에 표시된 바와 같이 출력전압 VOP가 얻어진다.

VOP = VL + C_VH × (VH - VL ) / 2³C

여기서, C_VH는 VH에 연결되는 커패시터의 총합을 나타낸다. 이를 수학식으로 표시하면 다음 수학식2와 같다.

C_VH= CHD<2> × 2²C + CHD<1> × 2¹C + CHD<0> × 2⁰C

따라서, CHD[2:0]의 3비트 코드값에 따라 커패시터의 직병렬 전압분배공식에 의거하여 다음 < 표 1 >과 같은 전압 분배가 이루어진다.

< 부극성 DAC >

상술한 정극성 DAC는 각 구성블록, MUXP, NLMUXP, DECP, VLDECP, VHDECP, CDACP의 트랜지스터들이 PMOS 트랜지스터로 구성한 것이나 부극성 DAC는 NMOS 트랜지스터로 구성한 점이 다르고 전체적인 구성은 동일하므로 구체적인 설명은 생략한다. NMOS 트랜지스터로 구성함으로써 로직 액티브 상태가 L 상태에서 H 상태로 바뀌게 된다. 그러므로, 정극성 회로에서 로우 액티브인 신호들은 부극성에서는 하이 액티브인 신호로 변경된다.

코드값	SW2/SW5	SW3/SW6	SW4/SW7	VL/VH	출력(VOP)
000	ON/OFF	ON/OFF	ON/OFF	8C/0	VL
001	OFF/ON	ON/OFF	ON/OFF	7C/1C	VL + 1/8(VH-VL)
010	ON/OFF	OFF/ON	ON/OFF	6C/2C	VL + 2/8(VH-VL)
011	OFF/ON	OFF/ON	ON/OFF	5C/3C	VL + 3/8(VH-VL)
100	ON/OFF	ON/OFF	OFF/ON	4C/4C	VL + 4/8(VH-VL)
101	OFF/ON	ON/OFF	OFF/ON	3C/5C	VL + 5/8(VH-VL)
110	ON/OFF	OFF/ON	OFF/ON	2C/6C	VL + 6/8(VH-VL)
111	OFF/ON	OFF/ON	OFF/ON	1C/7C	VL + 7/8(VH-VL)

도 11을 참조하면, CGSELN은 상위 3비트를 입력하여 모두 OOO 인 경우 H 상태의 LGN를 출력하는 노어게이트(G5)와 상위 3비트를 반전 입력하여 모두 111 인 경우 H 상태의 HGN 를 출력하는 노어게이트(G4)로 구성한다.

도 12를 참조하면, CDACN은 CDACP와 동일한 구성이나 SW1, SW8가 PMOS에서 NMOS로 변경되므로 게이트에 인가되는 신호는 P2B에서 P2신호로 변경된다. 또한, SW2, SW3, SW4의 게이트에 인가되는 신호는 CHD<0>, CHD<1>, CHD<2>에서 CHDB<0>, CHDB<1>, CHDB<2>로 변경되고, SW5, SW6, SW7의 게이트에 인가되는 신호는 CHDB<0>, CHDB<1>, CHDB<2>에서 CHD<0>, CHD<1>, CHD<2>로 변경된다.

비선형 멀티플렉서(NLMUXN)는 DECN의 VA를 입력하여 LGN 및 HGN 신호에 응답하여 선택적으로 출력한다. 2개의 NMOS 트랜지스터들(SW9,SW10)은 LGN 신호에 응답하고, 나머지 2개의 NMOS 트랜지스터들(SW15,SW16)은 HGN 신호에 응답하여 VA 신호를 VL, VH 입력단자에 스위칭한다. 따라서, 하위 및 상위 코드그룹인 경우에만 VA 신호가 CDACN에 연결된다.

2. POST-MUX 방식

< 포스트 정극성 DAC >

도 13을 참조하면, 포스트 정극성 DAC(PPDAC)는 감마특성곡선의 양측 비선형구간에 대응하는 제1 DAC블록(PNLDAC)과 중앙의 선형구간에 대응하는 제2 DAC블록(PLDAC)으로 구분된다.

PNLDAC는 코드그룹선택부(CGSELP), 비선형 멀티플렉서(NLMUXP) 및 디코더(DECP1, DECP2)를 포함하며 감마기준전압신호(PGMA1~PGMA32, PGMA57~PGMA88)들을 먼저 DECP1, DECP2에서 디코딩하고 디코딩된 결과를 NLMUXP에서 멀티플렉싱한다. 여기서 DECP1, DECP2는 DECP와 동일한 구성을 한다.

비선형 멀티플렉서(NLMUXP)는 DECP1, DECP2의 VALG, VAHG를 입력하여 LGP 및 HGP 신호에 응답하여 선택적으로 출력한다. 따라서, 하위코드그룹인 경우에는 VALG 신호가 CDACP에 VA 신호로 연결되고, 상위코드그룹인 경우에는 VAHG 신호가 CDACP에 VA 신호로 연결된다.

PLDAC는 로우 기준전압 디코더(VLDECP), 하이 기준전압 디코더(VHDECP), 커패시터 2진 가중치 DAC(CDACP)를 포함한다. VLDEC, VHDEC, CGSELP, DECP1, DECP2는 상술한 프리 멀티플렉싱 방식의 대응하는 구성요소와 동일하므로 동일 부호로 처리하고 구체적인 설명은 생략한다.

< 포스트 부극성 DAC >

포스트 부극성 DAC는 상술한 프리방식의 정극성 DAC와 부극성 DAC의 차이점과 동일한 구조로 포스트 정극성 DAC와 다른 차이점을 가지므로 구체적인 설명은 생략한다.

3. 출력버퍼

출력버퍼 블록(360)은 모드신호(MODE) 및 극성제어신호(POL)에 응답하여 정극성 및 부극성 아날로그 신호(VOP, VON)를 대응하는 홀수 번째 소스라인과 짝수 번째 소스라인에 멀티플렉싱한다.

도 14를 참조하면, 출력버퍼블록(360)의 홀수 번째 채널들은 각각 출력버퍼증폭기(PBA)로 구성하고 짝수 번째 채널들은 각각 출력버퍼증폭기(NBA)로 구성한다. PBA의 출력단자는 TG11을 통하여 BFMUX의 일측 입력단자에 연결되고, NBA의 출력단자는 TG12를 통하여 BFMUX의 타측 입력단자에 연결된다. PBA와 NBA의 출력은 버퍼멀티플렉서(BFMUX)를 통하여 홀수 번째 소스라인 SL1과 짝수 번째 소스라인 SL2에 각각 연결된다. 각 버퍼멀티플렉서(BFMUX)는 전송게이트 TG1~TG4를 포함한다.

PBA의 비반전 단자에는 VOP가 인가되고, 반전 단자는 출력단자에 연결되고 출력단자는 TG1을 통하여 SL1에 연결되고 또한, TG2를 통하여 SL2에 연결된다. NBA의 비반전 단자에는 VON가 인가되고, 반전 단자는 출력단자에 연결되고 출력단자는 TG3를 통하여 SL1에 연결되고, 또한 TG4를 통하여 SL2에 연결된다.

TG1, TG4의 비반전 단자 및 TG2, TG3의 반전 단자에는 POL 신호가 인가되고 TG1, TG4의 반전 단자 및 TG2, TG3의 비반전 단자에는 /POL 신호가 인가된다. 따라서, POL 신호가 H 상태이면 VOP는 SL1로 출력되고, VON은 SL2로 출력된다. POL 신호가 L 상태이면 VOP는 SL2로 출력되고, VON은 SL1로 출력된다.

그러나, 이와 같은 출력버퍼 증폭기는 연산증폭기를 사용하기 때문에 입력전압 오프셋 에러를 가지게 된다. 그러므로, 출력전압 VO의 값에 오프셋 에러가 포함되므로 채널마다 서로 다른 오프셋 전압 차이로 인하여 채널간 부정합이 발생하게 된다.

도 15는 이와 같은 오프셋을 제거하기 위한 채널 출력버퍼의 다른 실시예를 나타낸다. 오프셋 제거형 출력버퍼증폭기(OC-PBA)는 비반전 단자와 반전 단자 사이에 전송게이트(TG5)와 샘플링 커패시터(CS1)를 직렬 연결한다. TG5와 CS1의 공통접점과 출력단자 사이에 TG6을 연결하고, 반전 단자와 출력단자 사이에 TG7을 연결한다. 오프셋 제거형 출력버퍼증폭기(OC-NBA)는 비반전 단자와 반전 단자 사이에 전송게이트(TG8)와 샘플링 커패시터(CS2)를 직렬 연결한다. TG8과 CS2의 공통접점과 출력단자 사이에 TG9를 연결하고, 반전 단자와 출력단자 사이에 TG10을 연결한다.

TG5, TG8의 비반전 단자에는 Q1 제어클럭신호가 인가되고 반전 단자에는 Q1B 제어클럭신호가 인가된다. TG6, TG9의 비반전 단자에는 Q2 제어클럭신호가 인가되고, 반전 단자에는 Q2B 제어클럭신호가 인가된다. TG7, TG10의 비반전 단자에는 Q1P 제어클럭신호가 인가되고 반전 단자에는 Q1PB 제어클럭신호가 인가된다.

도 16을 참조하면, 오프셋 제거형 채널 출력버퍼(OC-PBA)에서 TG5, TG7이 턴온되고 TG6이 턴오프된 상태에서 샘플링 커패시터 CS1에는 입력 오프셋 전압 VOS이 샘플링된다. 이어서, 도 17을 참조하면 TG5, TG7이 턴오프되고 TG6이 턴온된 상태에서는 상태에서는 PBA의 오프셋 전압과 CS1에 샘플링된 VOS 가 서로 상쇄되므로 VOP가 PBA의 오프셋이 제거된 상태로 VO로 출력된다. NBA 에서도 동일한 방법으로 오프셋전압이 제거된다.

도 18은 본 발명의 제어클럭신호의 일 실시예의 타이밍도를 나타낸다. 도 18에서 P2의 하강에지에서 SW1, SW8이 턴오프된다. P1의 상승에지에서 SW11~SW14가 턴온된다. P1P의 상승에지에서 TG가 턴온된다. 그러므로, C1~C4는 TG, SW11~SW14에 의해 형성된 방전 폐루프를 통하여 방전된다.

한편, Q3의 하강에지에서 TG11이 턴오프되어 증폭기의 출력이 차단된다. Q2의 하강에지에서 TG6이 턴오프되고, Q1의 상승에지에서 TG5가 턴온된다. Q1P의 상승에지에서 TG7이 턴온된다. 그러므로, 커패시터 CS1에 증폭기의 오프셋전압이 샘플링된다.

Q1의 하강에지에서 TG5가 턴오프된다. Q1P의 하강에지에서 TG7이 턴오프된다. P1의 하강에지에서 SW11~SW14가 턴오프된다. P1P의 하강에지에서 TG가 턴오프된다. Q2의 상승에지에서 TG6이 턴온되어 증폭기는 오프셋 제거 증폭 상태로 된다. P2의 상승에지에서 SW1, SW8이 턴온되므로 하위 3비트 데이터 신호에 응답하여 CDAC에 입력된 신호가 커패시터들에 분압되어 감마 보상된 아날로그 신호(VOP)가 증폭기에 전달된다. 증폭기에 전달된 신호는 오프셋 제거 증폭되어 PBA의 출력단자에 나타나게 된다. Q3의 상승에지에서 TG11이 턴온되므로 PBA의 출력신호는 BFMUX를 통하여 SL1에 인가된다.

따라서 제1실시예의 제어방식은 증폭기의 출력단과 소스라인, 즉 부하를 TG11에 의해 분리시킨 상태에서 오프셋 샘플링을 수행하기 때문에 샘플링 시간을 부하에 관계없이 일정하게 할 수 있다. 그러나 패널부하, 즉 소스라인을 충전하는 시간이 줄어들게 된다.

도 19는 본 발명의 제어클럭신호의 다른 실시예의 타이밍도를 나타낸다. 다른 실시예는 상술한 일 실시예와 비교하여 Q3 신호에 응답하여 오프셋 샘플링 동안 TG11이 턴온되어 소스라인이 연결된 점이 다르다. 따라서, 패널 부하를 충전하는 시간이 충분히 확보되지만 패널부하에 따라 오프셋 샘플링 시간을 달리 조정하여야 한다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

예컨대, 실시예의 3-to-8 CDAC를 9비트 또는 10비트 GC-DAC에서는 4-to-16 CDAC 또는 5-to-32 CDAC로 변경한다면 중앙 감마보정 기준전압 신호라인의 수를 줄일 수 있다.

상술한 바와 같이 본 발명의 DAC는 감마특성과 사이즈의 트레이드 오프(TRADE OFF)에 의해 최적화한 것으로 적절한 사이즈로 우수한 감마특성을 달성할 수 있다.

감마특성 및 사이즈 대비표

	저항 스트링 DAC	기존 하이브리드 방식 DAC	인터폴레이팅DAC	본 발명 하이브리드 방식 DAC
	저항 스트링 DAC	기존 하이브리드 방식 DAC	인터폴레이팅DAC	프리 멀티플렉싱 DAC	포스트 멀티플렉싱 DAC
architecture	one step	two stepsubranging	two stepinterpolating	two stepsubranging	two stepsubranging
기본소자	R/CMOS	R/C/CMOS	R/C/CMOS	R/C/CMOS	R/C/CMOS
감마특성	우수	나쁨	나쁨	보통	보통
감마기준전압라인수	256	32	32	88	88
decoder	8bit- decoder	5bit- decoder 23bit CDAC	5bit-decoder 23bit- decoderinterpolating network	5bit decodermux4.5bit- decoder 23bit CDAC	5bit- decoder 24.5bit- decoder 23bit CDAC
저항스트링 DAC 대비 사이즈 비율	1	2/8 + α	2/8 + α	4/8 + α	4/8 + α

즉, 상기의 < 표 2 >는 기존의 DAC 방식들과 본 발명의 하이브리드 방식의 성능을 비교한 것이다.

표 2에서 α 는 3비트 CDAC의 사이즈를 말한다.

표 2에 나타낸 바와 같이 본 발명의 DAC는 저항열 DAC에 비하여 감마특성은 떨어지지만 라인수가 256라인에서 88라인으로 약 1/3으로 줄어들고 전체적으로 사이즈를 대략 1/2로 줄일 수 있다. 또한, 기존의 하이브리드 DAC 또는 인터폴레이팅 DAC에 비하여 사이즈는 2배 정도로 커지지만 감마특성이 우수함을 알 수 있다.

도 1은 본 발명에 관련된 액정표시장치의 전압 대 투과율 감마특성 곡선 그래프.

도 2는 본 발명에 관련된 액정표시장치의 구성도.

도 3은 도 2의 소스구동부의 소스구동 집적회로의 블록도.

도 4는 본 발명에 의한 감마보정 디지털 아날로그 변환기를 포함한 채널구조의 바람직한 일 실시예의 구성도.

도 5는 도 4의 정극성 디지털 아날로그 변환기의 제1실시예인 프리 멀티플렉싱 타입의 블록도.

도 6은 도 5의 코드그룹선택부의 바람직한 일 실시예의 상세회로도.

도 7은 도 5의 멀티플렉서의 바람직한 일 실시예의 상세회로도.

도 8은 도 5의 5비트 디코더의 바람직한 일실시예의 회로도.

도 9는 도 5의 로우전압 디코더의 바람직한 일실시예의 회로도.

도 10은 도 5의 정극성 커패시터 디지털 아날로그 변환부의 바람직한 일 실시예의 회로도.

도 11은 도 4의 부극성 디지털 아날로그 변환기의 코드그룹선택부의 바람직한 일실시예의 상세회로도.

도 12는 도 4의 부극성 디지털 아날로그 변환기의 부극성 커패시터 디지털 아날로그 변환부의 바람직한 일 실시예의 회로도.

도 13은 도 4의 정극성 디지털 아날로그 변환기의 제2실시예인 포스트 멀티플렉싱 타입의 블록도.

도 14는 본 발명에 의한 출력버퍼의 바람직한 일 실시예의 2채널 회로도.

도 15는 본 발명에 의한 출력버퍼의 바람직한 다른 실시예의 2채널 회로도.

도 16 및 도 17은 도 15의 오프셋 제거동작을 설명하기 위한 회로도.

도 18은 본 발명에 의한 디지털 아날로그 변환기의 제1동작방법을 설명하기 위한 타이밍챠트.

도 19는 본 발명에 의한 디지털 아날로그 변환기의 제2동작방법을 설명하기 위한 타이밍챠트.

* 도면의 주요 부분에 대한 간단한 설명*

100 : 표시셀 어레이 200 : 게이트 구동부

300 : 소스구동부 310 : 데이터 제어부

320 : 쉬프트 레지스터 330 : 데이터 레지스터

340 : 데이터 래치 350 : 디지털아날로그 변환기

352 : 정극성 기준전압 발생부 354 : 부극성 기준전압 발생부

360 : 출력버퍼 400 : 백라이트 유니트

PDAC : 정극성 DAC NDAC : 부극성 DAC

MUXP : 멀티플렉서 DECP, DECP1, DECP2 : 5비트 디코더

VLDECP : 로우전압 디코더 VHDECP : 하이전압 디코더

CGSELP, CGSELN : 코드그룹선택부 CDACP : 커패시터 DAC

NLMUXP : 비선형 멀티플렉서 PBA, NBA : 버퍼출력증폭기

OC-PBA, OC-NBA : 오프셋 제거형 버퍼출력증폭기

Claims

k(= l + m + n; k,l,m,n은 자연수) 비트 디지털 입력신호의 상위 l 비트가 하위 및 상위 코드그룹에 대응하는 값일 경우에는 상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 복수의 제1감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 제1 디지털 아날로그 변환부;

상기 k 비트 디지털 입력신호의 상위 l 비트가 상기 하위 및 상위 코드 그룹 사이의 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+m 비트에 응답하여 복수의 제2감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하고, 선택된 한 쌍의 제2감마보정 기준전압신호들 사이를 2ⁿ 등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 한 쌍의 제2 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 제2 디지털 아날로그 변환부; 및

상기 제1 또는 제2 디지털 아날로그 변환부에서 선택된 계조신호를 선택하여 출력하는 출력 선택부를 구비한 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
k(= l + m + n; k,l,m,n은 자연수) 비트 디지털 입력신호의 상위 l 비트가 하위 및 상위 코드그룹에 대응하는 값일 경우에는 상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n × 2개의 하위 및 상위 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 제1 디지털 아날로그 변환부; 및

상기 k 비트 디지털 입력신호의 상위 l 비트가 상기 하위 및 상위 코드 그룹 사이의 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+m 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개의 중앙 감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하고, 선택된 한 쌍의 제2 감마보정 기준전압신호들 사이를 2ⁿ등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 한 쌍의 제2 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하여 출력하고, 상기 하위 및 상위 코드 그룹에 대응하는 경우에는 상기 제1디지털 아날로그 변환부에서 선택된 계조신호를 출력하는 제2 디지털 아날로그 변환부를 구비한 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제2항에 있어서, 상기 하위 및 상위 코드그룹은 전압 대 투과율 곡선의 비선형 범위에 대응하고, 상기 중앙 코드그룹은 상기 전압대 투과율 곡선의 중앙 범위에 대응하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제3항에 있어서, 상기 2^m+n × 2개의 하위 및 상위 감마보정 기준전압신호들은 상기 전압 대 투과율 곡선의 비선형 범위에 최적화하기 위하여 서로 다른 편차를 가진 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제3항에 있어서, 상기 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개의 중앙 감마보정 기준전압신호들은 상기 전압 대 투과율 곡선의 선형 범위에 최적화하기 위하여 서로 동일 편차를 가진 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제2항에 있어서, 상기 제1 디지털 아날로그 변환부는

상기 k 비트 디지털 입력신호의 상위 l 비트에 응답하여 하위 및 상위 코드그룹 선택신호를 발생하는 코드그룹 선택부;

상기 상위 및 하위 코드그룹 선택신호에 응답하여 상기 2^m+n개의 하위 감마보정 기준전압신호들과 상기 2^m+n개의 상위 감마보정 기준전압신호들 중 하나를 선택하는 기준전압 선택부; 및

상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 상기 선택된 2^m+n개의 기준전압신호들 중 하나를 상기 대응하는 계조신호로 선택하여 출력하는 m+n 비트 디코더를 포함하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제6항에 있어서, 상기 m+n 비트 디코더는 이진 트리구조인 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제2항에 있어서, 상기 제2 디지털 아날로그 변환부는

상기 k 비트 디지털 입력신호의 상위 l+m 비트에 응답하여 상기 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개 중 최대값을 제외한 {2^k-(2 × 2^m+n)}/2ⁿ개의 중앙 감마보정 기준전압신호들 중 하나를 로우 기준전압신호로 선택하는 로우 기준전압 디코더;

상기 k 비트 디지털 입력신호의 상위 l+m 비트에 응답하여 상기 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개 중 최소값을 제외한 {2^k-(2 × 2^m+n)}/2ⁿ개의 중앙 감마보정 기준전압신호들 중 하나를 하이 기준전압신호로 선택하는 하이 기준전압 디코더; 및

상기 k 비트 디지털 입력신호의 하위 n 비트에 응답하여 상기 선택된 로우 및 하이 기준전압신호 쌍 사이를 2ⁿ 등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 로우 및 하이 기준전압신호들 중 하나를 상기 대응하는 계조신호로 선택하는 커패시터 디지털 아날로그 변환부를 포함하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제8항에 있어서, 상기 로우 및 하이 기준전압 디코더는 각각 변형된 2진 트리구조인 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제8항에 있어서, 상기 커패시터 디지털 아날로그 변환부는

출력단자에 일측이 연결되고, 기준 커패시턴스 값을 가진 기준 커패시터;

상기 출력단자에 일측이 공통으로 연결되고 2진 가중치의 커패시턴스 값을 가진 n 개의 커패시터 어레이;

상기 k 비트 디지털 입력신호의 상위 l 비트가 상기 하위 및 상위 코드 그룹 사이의 중앙 코드그룹에 대응하는 값일 경우에는 상기 선택된 로우 및 하이 기준전압신호를 제1 및 제2 노드에 각각 입력하고, 상기 하위 및 상위 코드 그룹에 대응하는 값일 경우에는 상기 제1디지털아날로그 변환부에서 선택된 계조신호를 상기 제1 및 제2노드에 동시에 입력하는 입력선택부; 및

상기 k 비트 디지털 입력신호의 하위 n 비트에 응답하여 상기 커패시터 어레이 및 기준 커패시터의 타측단자들을 상기 제1노드 또는 제2 노드에 스위칭하는 스위칭회로부를 포함하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제10항에 있어서, 상기 커패시터 디지털 아날로그 변환부는

상기 입력선택부에 신호가 입력되기 전에 상기 커패시터들을 방전하기 위하여 제어클럭신호에 응답하여 상기 커패시터 어레이 및 기준 커패시터의 타측단자들을 상기 제1노드에 연결하고 상기 출력단자를 상기 제1노드에 연결하는 방전회로를 더 구비하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제2항에 있어서, 상기 제1 디지털 아날로그 변환부는

상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 상기 2^m+n개의 하위 감마보정 기준전압신호들 중 하나를 선택하는 m+n 비트 제1디코더;

상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 상기 2^m+n개의 상위 감마보정 기준전압신호들 중 하나를 선택하는 m+n 비트 제2디코더;

상기 k 비트 디지털 입력신호의 상위 l 비트에 응답하여 하위 및 상위 코드그룹 선택신호를 발생하는 코드그룹 선택부; 및

상기 하위 및 상위 코드 그룹 선택신호에 응답하여 상기 제1 및 제2 디코더에서 각각 선택된 기준전압신호 중 하나를 선택하여 상기 대응하는 계조신호로 출력하는 선택부를 포함하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
제12항에 있어서, 상기 m+n 비트 제1 및 제2디코더는 각각 이진 트리구조인 것을 특징으로 하는 감마보정 디지털 아날로그 변환기.
k(= m + n; k,m,n은 자연수) 비트 디지털 입력신호의 상위 l 비트가 하위 및 상위 코드그룹에 대응하는 값인지 판단하는 단계;

상기 판단단계에서 하위 및 상위 코드그룹일 경우에는 상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 2^m+n × 2개의 하위 및 상위 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 단계;

상기 판단단계에서 상기 하위 및 상위 코드그룹 사이의 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+n 비트에 응답하여 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개의 중앙 감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하는 단계;

상기 선택된 한 쌍의 제2 감마보정 기준전압신호들 사이를 2ⁿ등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 한 쌍의 제2 감마보정 기준전압신호들 중 하나를 대응하는 계조신호로 선택하는 단계; 및

상기 선택된 계조신호를 선택적으로 출력하는 단계를 구비한 것을 특징으로 하는 감마보정 디지털 아날로그 변환방법.
제14항에 있어서, 상기 하위 및 상위 코드그룹은 전압 대 투과율 곡선의 비선형 범위에 대응하고, 상기 중앙 코드그룹은 상기 전압대 투과율 곡선의 중앙 범위에 대응하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환방법.
제14항에 있어서, 상기 2^m+n × 2개의 하위 및 상위 감마보정 기준전압신호들은 상기 전압 대 투과율 곡선의 비선형 범위에 최적화하기 위하여 서로 다른 편차를 가진 것을 특징으로 하는 감마보정 디지털 아날로그 변환방법.
제14항에 있어서, 상기 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개의 중앙 감마보정 기준전압신호들은 상기 전압 대 투과율 곡선의 선형 범위에 최적화하기 위하여 서로 동일 편차를 가진 것을 특징으로 하는 감마보정 디지털 아날로그 변환방법.
제14항에 있어서, 상기 하위 및 상위 코드그룹인 경우에는

상기 k 비트 디지털 입력신호의 상위 l 비트에 응답하여 하위 및 상위 코드그룹 선택신호를 발생하는 단계;

상기 하위 및 상위 코드그룹 선택신호에 응답하여 상기 2^m+n개의 하위 감마보정 기준전압신호들과 상기 2^m+n개의 상위 감마보정 기준전압신호들 중 하나를 선택하는 단계; 및

상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 상기 선택된 2^m+n개의 기준전압신호들 중 하나를 상기 대응하는 계조신호로 선택하여 출력하는 단계를 포함하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환방법.
제14항에 있어서, 상기 중앙 코드그룹인 경우에는

상기 k 비트 디지털 입력신호의 상위 l+m 비트에 응답하여 상기 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개의 중앙 감마보정 기준전압신호들 중 최대값을 제외한 나머지들 중에서 하나를 로우 기준전압신호로 선택하는 단계;

상기 k 비트 디지털 입력신호의 상위 l+m 비트에 응답하여 상기 1+[{2^k-(2 × 2^m+n)}/2ⁿ]개의 중앙 감마보정 기준전압신호들 중 최소값을 제외한 나머지들 중에서 하나를 하이 기준전압신호로 선택하는 단계; 및

상기 k 비트 디지털 입력신호의 하위 n 비트에 응답하여 상기 선택된 로우 및 하이 기준전압신호들 사이를 2ⁿ등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 로우 및 하이 기준전압신호들 중 하나를 상기 대응하는 계조신호로 선택하는 단계를 포함하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환방법.
제14항에 있어서, 상기 하위 및 상위 코드그룹인 경우에는

상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 상기 2^m+n개의 하위 감마보정 기준전압신호들 중 하나를 선택하는 단계;

상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 상기 2^m+n개의 상위 감마보정 기준전압신호들 중 하나를 선택하는 단계;

상기 k 비트 디지털 입력신호의 상위 l 비트에 응답하여 하위 및 상위 코드그룹 선택신호를 발생하는 단계; 및

상기 하위 및 상위 코드 그룹 선택신호에 응답하여 상기 제1 및 제2 디코더에서 각각 선택된 기준전압신호 중 하나를 선택하여 상기 대응하는 계조신호로 출력하는 단계를 포함하는 것을 특징으로 하는 감마보정 디지털 아날로그 변환방법.
픽셀 클럭에 동기하여 k(= l+m+n) 비트 디지털 데이터 열을 입력하고, 극성제어신호에 응답하여 p 개의 k 비트 디지털 데이터를 병렬 출력하거나 홀수 번째와 짝수 번째를 교차하여 병렬 출력하는 입력부;

상기 병렬 데이터를 입력하여 홀수 번째 채널에서는 2^k계조 중 대응하는 정극성 계조신호를 각각 발생하고, 짝수 번째 채널에서는 2^k계조 중 대응하는 부극성 계조신호를 각각 발생하되, 각 계조신호는 상기 k 비트 디지털 입력신호가 하위 및 상위 코드그룹일 경우에는 상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 복수의 제1 감마보정 기준전압신호들 중 하나로 하고, 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+m 비트에 응답하여 복수의 제2 감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하여 선택된 한 쌍의 제2 감마보정 기준전압신호들 사이를 2ⁿ등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 한 쌍의 제2 감마보정 기준전압신호들 중 하나로 하는 p채널 감마보정 디지털 아날로그 변환기; 및

상기 극성선택신호에 응답하여 상기 각 채널의 정극성 및 부극성 계조신호를 출력하거나 홀수 번째와 짝수 번째를 교차하여 출력하는 p 채널 출력버퍼를 구비한 것을 특징으로 하는 소스구동집적회로.
제21항에 있어서, 상기 p채널 출력버퍼는

상기 p 채널 중 홀수번째 채널에 대응하여 정극성 계조신호를 버퍼링하는 p/2 제1버퍼증폭기들;

상기 p 채널 중 짝수번째 채널에 대응하여 부극성 계조신호를 버퍼링하는 p/2 제2버퍼증폭기들; 및

대응하는 제1버퍼증폭기의 출력신호와 제2버퍼증폭기의 출력신호를 상기 극성제어신호에 응답하여 대응하는 홀수 번째 소스라인과 짝수 번째 소스라인에 그대로 출력하거나 교차 출력하는 p/2 멀티플렉서들을 구비한 것을 특징으로 하는 소스구동 집적회로.
제22항에 있어서, 상기 제1 및 제2 버퍼증폭기들 각각은

입력 오프셋 제거형 증폭기인 것을 특징으로 하는 소스구동 집적회로.
제23항에 있어서, 상기 입력 오프셋 제거형 증폭기는

계조신호가 인가되는 비반전 입력단자를 가진 연산증폭기;

상기 연산증폭기의 반전 입력단자에 일측이 연결된 커패시터;

상기 비반전 입력단자와 상기 커패시터의 타측 사이에 연결되고, 오프셋 샘플링 기간동안 턴온되는 제1스위치;

상기 연산증폭기의 반전단자와 출력단자 사이에 연결되고, 상기 오프셋 샘플링 기간동안 턴온되는 제2스위치;

상기 커패시터의 타측과 상기 연산증폭기의 출력단자 사이에 연결되고, 상기 오프셋 샘플링 기간동안은 턴오프되고, 신호출력 기간동안 턴온되는 제3스위치; 및

상기 연산증폭기의 출력단자와 대응하는 멀티플렉서의 사이에 연결된 제4스위치를 구비한 것을 특징으로 하는 소스구동 집적회로.
제24항에 있어서, 상기 제4스위치는

상기 오프셋 샘플링 기간동안 상기 증폭기의 출력단자와 소스라인을 차단하고 신호출력 기간동안 연결하는 것을 특징으로 하는 소스구동 집적회로.
제24항에 있어서, 상기 제4스위치는

상기 오프셋 샘플링 기간 중간부터 상기 증폭기의 출력단자와 소스라인을 연결하는 것을 특징으로 하는 소스구동 집적회로.
복수의 소스라인들과 복수의 게이트라인들의 교차점에 표시셀들이 배열된 표시셀 어레이; 상기 복수의 게이트라인들을 순차적으로 스캔하는 게이트 구동부; 및 상기 복수의 소스라인들을 대응하는 계조신호로 구동하기 위한 소스구동부를 구비하고, 상기 소스구동부는 적어도 하나 이상의 소스구동집적회로를 포함하고,

상기 각 소스구동 집적회로는

픽셀 클럭에 동기하여 k(= l+m+n) 비트 디지털 데이터열를 입력하고, 극성제어신호에 응답하여 p 개의 k 비트 디지털 데이터를 병렬 출력하거나 홀수 번째와 짝수 번째를 교차하여 병렬 출력하는 입력부;

상기 병렬 데이터를 입력하여 홀수 번째 채널에서는 2^k계조 중 대응하는 정극성 계조신호를 각각 발생하고, 짝수 번째 채널에서는 2^k계조 중 대응하는 부극성 계조신호를 각각 발생하되, 각 계조신호는 상기 k 비트 디지털 입력신호가 하위 및 상위 코드그룹일 경우에는 상기 k 비트 디지털 입력신호의 하위 m+n 비트에 응답하여 복수의 제1 감마보정 기준전압신호들 중 하나로 하고, 중앙 코드그룹에 대응하는 값일 경우에는 상위 l+m 비트에 응답하여 복수의 제2 감마보정 기준전압신호들 중 서로 인접한 한 쌍을 선택하여 선택된 한 쌍의 제2 감마보정 기준전압신호들 사이를 2ⁿ등분할하여 얻은 2ⁿ-1개의 분압신호들과 상기 한 쌍의 제2 감마보정 기준전압신호들 중 하나로 하는 p채널 감마보정 디지털 아날로그 변환기; 및

상기 극성선택신호에 응답하여 상기 각 채널의 정극성 및 부극성 계조신호를 출력하거나 홀수 번째와 짝수 번째를 교차하여 출력하는 p 채널 출력버퍼를 구비한 것을 특징으로 하는 평판표시장치.
k 비트 디지털 데이터를 감마 보정된 아날로그 신호로 변환하는 디지털 아날로그 변환기에 있어서,

코드값에 대한 전압 값의 변화가 비선형적인 구간에서는 비선형특성을 추종하도록 파인(fine) 분압된 복수의 제1감마보정 기준전압신호들 중 하나를 대응하는 코드값에 대한 감마보정된 아날로그 신호로 변환하는 제1디지털아날로그 변환부; 및

코드값에 대한 전압 값의 변화가 선형적인 구간에서는 선형구간을 등분할한 조악한(coarse) 복수의 제2감마보정 기준전압신호들 중 인접하는 한 쌍을 선택하고 선택된 한 쌍의 제2감마보정 기준전압신호들 사이를 대응하는 코드값에 따라 이진 가중치 분할하여 얻어진 신호를 대응하는 코드값에 대한 감마보정된 아날로그 신호로 변환하는 제2디지털아날로그 변환부를 구비한 것을 특징으로 하는 디지털 아날로그 변환기.