KR101085106B1 - 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법 - Google Patents

하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법 Download PDF

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Abstract

본 발명은 선형근사 알고리즘을 사용하면서도 베이스 디코딩 없이 고품질의 아날로그 신호 합성이 가능하도록 하여 크기와 효율을 개선한 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법에 관한 것으로, 비선형 DAC과 선형 DAC으로 구성되는 하이브리드 DAC을 적용하여 상기 비선형 DAC과 위상 누적기의 출력 데이터 중 일부 비트를 이용하여 직접 베이스 포인트 전류를 출력하고, 선형 DAC이 위상 누적기 출력 데이터의 다른 비트들을 이용하여 생성한 기울기 정보에 따른 기울기 전류를 출력하여 이들을 합산하여 아날로그 출력을 제공하도록 함으로써, DAC의 복잡성을 크게 높이지 않으면서도 위상 누적기의 출력 데이터를 사인파로 변환하는 PAM의 구성을 단순화 할 수 있도록 하여 크기와 전력 소모를 크게 줄일 수 있는 효과가 있다.
Figure R1020090076716
직접 디지털 주파수 합성기, DDFS, PAM, DAC, 비선형, 선형, 하이브리드, 선형 근사

Description

하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법{DIRECT DIGITAL FREQUENCY SYNTHESIZER USING HYBRID DIGITAL TO ANALOG CONVERTER AND SYNTHESIZING METHOD THEREOF}
본 발명은 직접 디지털 주파수 합성에 관한 것으로, 특히 선형근사 알고리즘을 사용하면서도 베이스 디코딩 없이 고품질의 아날로그 신호 합성이 가능하도록 하여 크기와 효율을 개선한 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법에 관한 것이다.
정보통신의 발전에 따른 고속 처리 시스템의 필요성에 따라서, 원하는 주파수를 최소 대기시간으로 빠르게 합성하는 디지털 주파수 합성 방식의 고속화 요구가 높아지고 있다.
일반적으로, 주파수 합성 방식에는 직접 주파수 방식과 간접 주파수 방식이 있는데, PLL 주파수 합성기와 같은 간접 주파수 방식은 전압 제어 발진기(VCO)가 요구되어 그로 인한 위상 노이즈가 발생하고 궤환 루프 구성을 가지므로 주파수 합 성을 위한 시간 지연(latency)이 심하기 때문에 정밀한 고속 주파수 합성을 위해서는 주파수 합성을 위한 지연이 짧고 위상 노이즈가 작은 직접 디지털 주파수 합성 방식이 주로 사용되고 있다.
직접 디지털 주파수 합성기(Direct Digital Frequency Synthesiaer, 이하 DDFS라 칭함)는 넓은 대역에 대해서 순간적인 위상과 주파수 변환이 가능하고, 디지털 신호처리의 장점에 의해 신호 불연속 없는 정확한 위상과 주파수 제공이 가능하기 때문에 고속의 정밀 주파수 합성에 적합하여 레이더나 일정하게 높은 민첩성을 가진(regular high agility) 주파수 도약이 필요한 무선 통신에 주로 적용되며, 그 하드웨어 구성을 간소화하는 것으로 비용을 낮추어 다양한 응용 영역으로 그 적용 범위를 넓히고 있다. 또한, 디지털 아날로그 변환기(Digital to Analog Converter, 이하 DAC라 칭함)를 제외한 부분이 디지털 회로로 구현되기 때문에 반도체 집적회로의 집적도 증가에 따라 그 사용이 증가하고 있는 추세이다.
도 1은 일반적인 DDFS의 구성을 보인 것으로, 도시한 바와 같이 제어 워드(Frequency Control Word, 이하 FCW라 칭함)를 누적하여 매 분할(segmented) 클럭마다 새로운 위상 데이터를 오버플로우를 통해 원 주위의 위상각들(0~2π)로 발생시키는 위상 누적기(Phase Accumulator)(10)와, 상기 위상 누적기(10)가 제공하는 위상 데이터를 대응하는 사인파(sine wave)에 대응하는 진폭을 이산적으로 맵핑하는 위상 진폭 맵핑부(Phase to Amplitude Mapper, 이하 PAM이라 칭함)(20)와, 상기 PAM(20)이 제공하는 이산 진폭들을 원하는 주파수의 파형의 아날로그 신호로 변환하는 DAC(30)으로 구성된다.
상기 PAM(20)에서 위상과 진폭을 맵핑하는 방식으로 ROM(Read Only Memory)를 이용하는 방법, 테일러 시리즈(Talyor series)를 이용하는 방법, CORDIC(COordinated Rotation DIgital Computer)을 이용하는 방법 등이 있다.
ROM을 이용하는 경우, 비록 다양한 크기 경감을 위한 방식들이 제공되고 있기는 하지만 여전히 공간 효율이 낮고 크기 경감을 위한 복잡한 회로들이 추가되어 전력 소모가 크기 때문에 ROM을 최소화 하는 방식인 테일러 시리즈나 CORDIC을 이용하는 방식으로 그 구성이 변화되고 있는 실정이다.
하지만, 테일러 시리즈를 이용하는 경우나 CORDIC을 이용하는 경우 모두 대단히 복잡한 연산부 구성이 필요하고 룩업 테이블 규모의 ROM도 여전히 필요하기 때문에 집적 효율은 그리 개선되지 않으면서 소비 전력이 커지며 여전히 복잡성에 의한 지연 문제가 존재하게 된다.
이러한 문제점을 해결하기 위하여 최근에는 ROM의 사용을 배제하면서 비교적 복잡도가 낮은 제어부 구성을 가지는 DDFS 구조도 제안되고 있는데, 미국특허공개번호 US20070174371호, 'DDFS를 위한 하드웨어 효율적인 PAM 설계(Hardware-efficient phase-to0amplitude mapping design for direct digital frequency synthesizer)'에서는 FCW를 사인파형의 진폭을 가지는 바이너리 코드로 변환하는 PAM을 구성하고, 바이너리 코드를 사인파로 변환하는 DAC을 구성하는 방식을 이용한다.
도 2는 상기 미국특허공개번호 US20070174371호의 DDFS 구성을 보인 것으로, 도시한 바와 같이 위상 누적기로부터 제공되는 14비트의 출력을 이용하여 해당 출 력의 일부인 5비트는 낮은 해상도로 진폭의 기본 위치를 설정하는 베이스 포인트를 설정하는데 이용하고, 해당 출력의 다른 일부인 7비트는 베이스 포인트 사이를 사인파의 형태에 맞추어 선형 근사화하기 위한 확장 진폭값을 설정하는데 이용하며, 이를 통해 얻어지는 1/4 사인파 진폭을 나머지 2비트를 이용하여 전체 한주기의 사인파로 확장 맵핑 시키는데 이용하도록 구성된 PAM(40)과, 상기 PAM(40)을 통해 출력되는 사인파 진폭에 대한 단일한 바이너리값을 아날로그 값으로 변환 출력하도록 구성한 선형 DAC(50)으로 이루어진다.
상기 선형 DAC(50)은 도시된 12비트 DAC의 전체가 바이너리 가중치를 가지는 선형 DAC로 구성될 수 있으나, 일부 상위 비트는 온도계 디코더를 적용한 선형 DAC(51)를 통해 처리되도록 구성하고, 나머지 하위 비트는 바이너리 가중치가 적용된 DAC(52)를 통해 처리되도록 구성하여 하드웨어 구성을 간소화 할 수 있다. 여기서, 상기 PAM에서 분리 처리되는 비트와 선형 DAC(50)의 내부 DAC의 구성 비트는 무관한 것이다.
상기 PAM(40)은 위상 누적기를 통해 출력되는 위상 데이터를 정확한 사인 파형의 바이너리값으로 맵핑하여 출력하도록 동작하는데, 위상 누적기에서 제공되는 14비트의 데이터 중에서, 상위 2비트를 이용하여 1/4 사인파 진폭의 4개 사분면 중 그 위치를 지정하기 위한 제 1보수기(41)와 제 2보수기(46)의 동작을 제어하는데 사용하고, 차상위 5비트를 베이스 디코더(42)를 통해 분석하여 낮은 해상도를 가지는 기본 진폭의 위치인 베이스 포인트를 지정하는 12비트의 정보로 출력하도록 하며, 상기 5비트를 제어부(43)에서 이용하여 상기 베이스 포인트 사이를 선형 근사 하기위한 소정의 기울기들을 생성하기 위한 16비트의 신호와, 상기 생성된 기울기들을 더하거나 빼는 조합을 지정하는 4비트의 신호를 생성한다. 상기 기울기 생성부(44)는 상기 위상 누적기에서 제공되는 14비트 데이터 중에서 하위 7비트와 상기 제어부(43)에서 제공되는 16비트 신호를 이용하여 8종류의 상이한 기울기들을 생성(T-Term 블록을 이용)하고, 상기 기울기 생성부(44)가 제공하는 8개 중에 4종류의 8비트 기울기값과 상기 제어부(43)가 제공하는 상기 기울기값들의 조합 정보 및 상기 베이스 디코더(12)가 제공하는 12비트의 베이스 포인트 정보를 12비트 연산부(45)에서 연산하여 진폭에 대한 바이너리 정보를 11비트로 출력하며, 제 2보수기(46)에 의해서 해당 진폭의 상하 위치에 대한 쉬프팅 정보가 최상위에 1비트 포함된 총 12비트의 완전한 전체 사인파 위상에 대한 진폭을 바이너리 값으로 출력한다.
결국, 상기 방식은 베이스 디코더(42)를 구성하여 낮은 해상도의 기본 진폭 위치를 설정하고 해당 설정된 기본 진폭(즉, 진폭에 대한 커스 세그먼트(coarse segment)) 사이 지점을 연결하는 기울기를 복수의 기울기 값들을 조합하여 근사화하도록 하는 방식으로, 이들을 모두 고려한 최종 바이너리 정보를 PAM에서 생성하게 된다.
상기와 같은 방식은 ROM 없이 DDFS를 구성할 수 있으나, 고속 연산을 위해서 상당한 크기의 파이프라인들이 필요하게 되고, 복잡한 연산부들이 구성되어야하는 문제점은 여전히 존재하게 된다. 또한, PAM의 출력이 단일한 진폭 지정을 위한 바이너리값이기 때문에 설정된 비트 수로 그 해상도가 고정되게 된다.
즉, 도시한 바와 같이 베이스 포인트를 얻기 위한 베이스 디코더(42)를 위해서는 상당히 복잡한 로직 구성이 필요하며, 그 출력을 위하여 12비트 파이프라인이 필요하게 된다. 또한, 이러한 베이스 포인트와 기울기를 연산하기 위해서는 베이스 디코더(42)의 출력 비트 크기와 동일한 12비트 연산부(45)가 필요하게 되며, 역시 그에 따른 파이프라인이 필요하여 구성이 복잡해진다. 이러한 구성의 복잡성은 집적도를 낮추어 비용을 높이며, 전력소모량을 증가시키고 동작의 지연을 유발하게 되므로 DDFS의 응용범위 확장을 위해서는 이러한 기존의 복잡한 구성을 단순화해야한다.
결국, 이러한 구성의 복잡성을 해소하여 구성을 단순화함으로써, 실제 전체 면적의 대다수를 차지하는 PAM의 구성을 간소화하여 구성 면적을 줄여 집적도를 높이고, 전력을 더욱 줄이면서도 출력 품질은 유지하거나 혹은 더욱 높일 수 있는 새로운 방식의 DDFS가 요구되고 있다.
전술한 문제점을 개선하기 위한 본 발명 실시예들의 목적은 비선형 DAC과 선형 DAC으로 구성되는 하이브리드 DAC을 적용하여 상기 비선형 DAC이 위상 누적기의 출력 데이터 중 일부 비트를 이용하여 직접 베이스 포인트 전류를 출력하고, 선형 DAC이 위상 누적기 출력 데이터의 다른 비트들을 이용하여 생성한 기울기 정보에 따른 기울기 전류를 출력하여 이들을 합산하여 아날로그 출력을 제공하도록 함으로써, DAC의 복잡성을 크게 높이지 않으면서도 위상 누적기의 출력 데이터를 사인파 로 변환하는 PAM의 구성을 단순화 할 수 있도록 한 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법을 제공하는것이다.
본 발명 실시예들의 다른 목적은 베이스 포인트 값을 하이브리드 DAC에서 직접 생성하도록 하여 베이스 포인트와 기울기에 대한 처리 구성을 분리함으로써, PAM에서 베이스 포인트와 기울기를 합산할 필요성을 원천적으로 차단하며, 그로인해 연산부 구성을 크게 간소화 할 수 있고, 베이스 포인트 생성이나 연산에 필요하던 복잡한 파이프라인 구성을 크게 간소화하도록 한 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법을 제공하는것이다.
본 발명 실시예들의 또 다른 목적은 기존 선형 DAC에서 사용되던 온도계 디코더를 이용하는 선형 DAC 부분을 온도계 디코더를 이용하는 비선형 DAC 부분으로 변경 구성하도록 하여 비선형 DAC 적용에 따른 DAC 구조 복잡성이 크게 증가하지 않도록 함으로써 PAM 구성 간소화에 의한 개선 효과를 극대화하도록 한 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법을 제공하는것이다.
본 발명 실시예들의 또 다른 목적은 기존과 유사한 DAC 구성을 이용하더라도 더 높은 출력 해상도를 제공하면서 구성은 대폭 간소화하여 집적도를 대폭 향상시키고 전력 소모를 크게 낮춘 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법을 제공하는것이다.
본 발명 실시예들의 또 다른 목적은 기존과 유사한 출력 해상도를 제공하면서도 DAC 구성을 간소화하도록 한 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법을 제공하는것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기는 베이스 포인트에 해당하는 전류를 비선형으로 생성하는 비선형 DAC(Digital to Analog Converter) 부분과, 상기 베이스 포인트를 연결하는 선형 근사화를 위한 기울기에 대응되는 전류를 생성하는 선형 DAC 부분으로 구성되어 상기 각 DAC 부분의 전류를 합산 출력하는 하이브리드 DAC과; 외부 위상 누적기의 출력 데이터 중 상위 제 1 데이터를 직접 상기 하이브리드 DAC의 비선형 DAC 부분에 제공하고, 상기 제 1데이터의 하위 제 2데이터와 상기 제 1데이터를 이용하여 기울기를 생성한 후 이를 상기 하이브리드 DAC의 선형 DAC 부분에 제공하는 PAM(Phase to Amplitude Mapper)을 포함한다.
상기 PAM에는 상기 위상 누적기의 출력 데이터 중 최상위 제 3데이터를 이용하여 상기 제 1및 제 2데이터를 이용하여 연산하는 1/4 사인파 영역의 진폭을 정확한 사분면으로 이동시키는 복수의 보수기를 더 구비한다.
상기 하이브리드 DAC는 상기 제 3데이터 중 한 비트를 이용하여 상기 비선형 DAC 부분과 상기 선형 DAC 부분을 통해 얻어지는 진폭의 쉬프팅 여부를 결정하는 1비트 DAC를 더 포함할 수 있다.
상기 PAM은 상기 위상 누적기의 출력 데이터 중 최상위 2비트에 해당하는 제 3데이터를 이용하여 상기 제 1데이터와 제 2데이터를 선택적으로 보수연산하고, 상기 선택적으로 보수연산된 제 1데이터를 상기 비선형 DAC 부분에 제공하는 제 1보수기와; 상기 제 1보수기에서 선택적으로 보수연산된 제 1데이터와 제 2데이터를 이용하여 단위 기울기들을 생성하고, 이들을 상기 선택적으로 보수연산된 제 2데이터를 이용하여 가감산 조합 연산하여 선형 근사치의 바이너리 값을 생성하는 기울기 생성부와; 상기 기울기 생성부의 출력을 상기 제 3데이터를 이용하여 선택적으로 보수 연산하여 이를 상기 선형 DAC 부분에 제공하는 제 2보수기를 포함하여 이루어진다.
상기 하이브리드 DAC의 상기 비선형 DAC는 입력 데이터에 따른 단일 선택 출력을 제공하는 온도계 디코더와, 상기 온도계 디코더에 의해 선택된 값에 따라 동작되는 상기 온도계 디코더의 출력에 대응하는 수의 스위치와, 상기 스위치들마다 각각 연결되어 비선형적 전류를 제공하는 비선형 전류원을 포함하여 이루어진다.
상기 하이브리드 DAC는 상기 비선형 DAC에 포함된 온도계 디코더의 동작과 상기 선형 DAC의 동작을 동기화 하기 위해 상기 선형 DAC의 동작을 지연시키는 지연 블록을 더 포함할 수 있다.
상기 온도계 디코더와 상기 스위치 사이에 상기 위상 누적기가 제공하는 제 3의 신호를 이용하여 사분면을 선택하는 보수기를 더 포함할 수 있다.
상기 하이브리드 DAC는 위상 누적기가 제공하는 데이터 중 쉬프팅 지정 데이터에 따라 생성 진폭을 쉬프팅하는 1비트 선형 DAC와, 베이스 포인트 지정 데이터에 따라 베이스 포인트에 해당하는 커스 진폭을 생성하는 비선형 DAC와, 선형 근사화 기울기를 위한 바이너리 값에 따라 상기 베이스 포인트 사이의 기울기를 생성하는 선형 바이너리 DAC로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성 방법은 위상 누적기의 출력을 베이스 포인트 지정을 위한 제 1데이터와, 선형 근사화를 위한 제 2데이터로 구분하는 데이터 구분 단계와; 상기 제 1데이터를 비선형 DAC와 선형 DAC로 이루어진 하이브리드 DAC의 비선형 DAC에 직접 제공하는 베이스 포인트 매핑 단계와; 상기 제 2데이터와 상기 제 1데이터를 이용하여 선형 근사화를 위한 기울기에 대한 바이너리 값을 생성하여 상기 선형 DAC에 제공하는 기울기 생성 단계와; 상기 비선형 DAC에서 제 1데이터에 대응하는 비선형 전류원을 연결하여 베이스 포인트 전류를 생성하고, 상기 선형 DAC에서 상기 기울기 바이너리 값에 해당하는 확장 기울기 전류를 생성하여 합산 출력하는 변환 단계를 포함하여 이루어진다.
본 발명 실시예에 따른 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법은 비선형 DAC과 선형 DAC으로 구성되는 하이브리드 DAC을 적용하여 상기 비선형 DAC이 위상 누적기의 출력 데이터 중 일부 비트를 이용하여 직접 베이스 포인트 전류를 출력하고, 선형 DAC이 위상 누적기 출력 데이터의 다른 비트들을 이용하여 생성한 기울기 정보에 따른 기울기 전류를 출력하여 이들을 합산하여 아날로그 출력을 제공하도록 함으로써, DAC의 복잡성을 크게 높이지 않으면서도 위상 누적기의 출력 데이터를 사인파로 변환하는 PAM의 구성을 단순화 할 수 있도록 하여 크기와 전력 소모를 크게 줄일 수 있는 효과가 있다.
본 발명 실시예에 따른 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법은 베이스 포인트 값을 하이브리드 DAC에서 직접 생성하도록 하여 베이스 포인트와 기울기에 대한 처리 구성을 분리함으로써, PAM에서 베이스 포인트와 기울기를 합산할 필요성을 원천적으로 차단하며, 그로인해 연산부 구성을 크게 간소화 할 수 있고, 베이스 포인트 생성이나 연산에 필요하던 복잡한 파이프라인 구성을 크게 간소화하여 집적도를 높이고 지연을 줄이며 전력 소모를 줄일 수 있는 효과가 있다.
본 발명 실시예에 따른 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법은 기존 선형 DAC에서 사용되던 온도계 디코더 기반 선형 DAC 부분을 온도계 디코더 기반 비선형 DAC 부분으로 변경 구성하도록 하 여 비선형 DAC 적용에 따른 DAC 구조 복잡성이 크게 증가하지 않도록 함으로써 PAM 구성 간소화에 의한 개선 효과를 극대화할 수 있다.
본 발명 실시예에 따른 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법은 기존과 유사한 DAC 구성을 이용하더라도 더 높은 출력 해상도를 제공하면서 구성은 대폭 간소화할 수 있는 효과가 있다.
본 발명 실시예에 따른 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법은 기존과 유사한 출력 해상도를 제공하면서도 DAC 구성을 간소화하도록 하여 작은 크기 및 전력 소모 환경에서도 충분한 성능을 제공할 수 있는 효과가 있다.
상기한 바와 같은 본 발명을 첨부된 도면들과 실시예들을 통해 상세히 설명하도록 한다.
도 3은 본 발명을 설명하기 위하여 종래에 사용되는 선형 DAC의 구성을 보인 것이다. 도시한 바와 같이, 도 2에 적용된 기존의 선형 DAC(60)는 p비트(예를 들어 12비트)의 바이너리 사인파 진폭을 병렬 처리하기 위한 제 1파이프라인(61)과, 그 중에서 상위 일부 q 비트(예를 들어 5비트)를 처리하여 해당 비트의 조합 가능한 수(2q-1)로 출력하는 온도계 디코더(62)와, 나머지 비트(p-q)를 상기 q비트와 함께 처리하기 위해 상기 온도계 디코더(62)에 의한 처리 시간을 지연하는 지연 블 록(63)과, 상기 온도계 디코더(62) 및 지연 블록(63)의 출력을 병렬 처리하는 제 2파이프라인(64)과, 상기 제 2파이프라인(64)의 출력으로 선형 구성을 가지는 전류원을 선택하는 스위치(65)를 동작시켜 아날로그 출력을 제공하도록 구성된다.
상기와 같은 구성은 바이너리 값에 따른 스위치 조합으로 원하는 출력을 제공하는 선형 바이너리 DAC 형태로 도시된 영역(B)을 구성할 경우 해상도가 커지면 커질수록 선형적으로 증가하는 전류원 & 스위치(65)의 전류원을 구성하기가 어려워진다. 예를 들어 12비트인 경우 11개의 상이한 전류원이 구성되어야 하며, 가장 큰 전류원과 가장 낮은 전류원의 크기 차이는 2048배 차이가 나게된다.
따라서, 도시한 바와 같이 상위 일부 비트는 온도계 디코더(62)를 이용하는 온도계 디코더 DAC(A)으로 구성하고, 하위 비트는 일반적인 선형 바이너리 DAC 형태로 구성하게 된다. 예를 들어, p가 12비트이고, q가 5비트, p-q가 7비트라면, 선형 바이너리 DAC을 위해서 6종류의 전류원이 있으면 되고, 가장 큰 전류원과 가장 낮은 전류원의 크기 차이는 64배 정도에 불과하게 된다. 한편, q비트를 위해서도 선형적인 16개 전류원과 선택 스위치에 의해서 결정되는 조합 구성만 있으면 된다.
하지만, 이렇게 구성하는 DAC를 DDFS에 적용하기 위해서는 해당 DAC 이전 구성인 PAM에서 완전한 형태의 진폭 바이너리 값이 완성되어 전달되어야 하며, 이러한 진폭 바이너리 값의 비트 수에 의해서 해상도가 고정되게 된다.
도 4는 본 발명의 일 실시예를 보인 PAM(100)과 DAC(200) 구성으로서, 도시한 바와 같이 PAM 구성에서 별도의 베이스 포인트 지정을 위한 베이스 디코더가 배제되였으며, 기울기 생성을 위한 연산부의 구성도 간소화 된 것을 알 수 있다. 한 편, DAC의 경우 본 실시예에서는 인가되는 단일 형태의 진폭 데이터를 이용하는 것이 아니라 낮은 해상도의 베이스 포인트 전류를 출력하기 위한 비선형 DAC(210)과 이렇게 얻어진 낮은 해상도의 베이스 포인트들 사이를 선형 근사 방식으로 연결하여 해상도를 높이기 위한 확장 기울기에 해당하는 전류를 얻기 위한 선형 DAC(220)로 이루어진 하이브리드 DAC(200)를 구성한 것을 알 수 있다.
즉, 위상 누적기로부터 제공되는 위상 데이터에서 상위의 일부 데이터(도시된 예에서는 5비트)를 베이스 포인트에 해당하는 낮은 해상도의 베이스 포인트를 직접 생성하기 위한 전용 데이터로 사용하고, 그 하위의 일부 데이터(도시된 예에서는 7비트)를 선형 근사화를 위한 기울기를 생성하기 위한 데이터로 사용하도록 한다.
도시된 구성과 같이 사인파 매칭 연산 구성의 간소화를 위하여 1/4 사인파 (Quater Sine Wave)위상에 대한 진폭만 연산하고, 전체 사인파 위상으로 확장하는 방식으로 구성할 경우 각각 기준 진폭을 다른 위상 영역으로 전환하기 위한 보수기들이 구성된다.
도 5와 같은 사인파 구성에서, 첫번째 위상 영역(Q1)에 대한 진폭을 얻는 구성을 마련하고, 이러한 선택 진폭을 2번째 위상 영역(Q2)으로 확장하기 위해서는 도시된 제 1보수기(110)를 동작시키고, 3번째 위상 영역(Q3)으로 확장하기 위해서는 도시된 제 2보수기(150)를 동작시키며, 4번째 위상 영역(Q4)으로 확장하기 위해서는 제 1보수기(110)와 제 2보수기(150)를 동시에 동작시키는 방식이다.
이를 위하여 상기 위상 누적기에서 제공되는 위상 데이터 중에서 최상위 2비 트는 사인파 위상 확장을 위하여 사용한다.
그러면, 이제 도 4에 도시된 구체적인 구성을 예로 들어 설명하도록 한다.
도시된 PAM(100)의 구성을 보면, 위상 누적기의 12비트 출력 데이터 중 최상위 2비트를 이용하여 상기 그 하위 10비트 데이터 중 상위 5비트의 제 1데이터와 하위 7비트의 제 2데이터를 선택적으로 보수 연산하고, 상기 제 1데이터를 선택적으로 보수 연산한 값을 직접 하이브리드 DAC(200)의 비선형 DAC(210)에 제공하는 제 1보수기(110)와, 상기 제 1보수기(110)에서 선택적으로 보수 연산된 제 1데이터와 제 2데이터를 이용하여 단위 기울기들을 생성하는 단위 기울기 생성부(130)와, 상기 단위 기울기 생성부(130)에서 생성된 단위 기울기들을 상기 선택적으로 보수연산된 제 1데이터를 이용하여 가감산 조합 연산하는 8비트 연산부(140)와, 상기 제 1데이터를 이용하여 상기 기울기 생성부(130)에 쉬프트값을 제공하며, 상기 단위 기울기 생성부(130)가 생성한 단위 기울기들을 가감산 조합하도록 하는 제어 신호를 생성하는 제어부(120)와, 상기 8비트 연산부(140)의 출력을 상기 위상 누적기의 최상위 2비트를 이용하여 선택적으로 보수 연산하는 제 2보수기(150)로 이루어진다.
여기서, 상기 제어부(120)는 상기 제 1보수기(110)에 의해 선택적으로 보수연산되는 제 1데이터를 적어도 하나의 부호화된 쉬프트값으로 매핑하여 단위 기울기 생성부(130)에 제공하고, 상기 단위 기울기 생성부(130)는 상기 제 1보수기(110)에 의해 선택적으로 보수 연산되는 제 2데이터로부터 베이스 포인트 사이의 기울기를 얻기 위한 단위 기울기를 생성하여 상기 8비트 연산부(140)에 제공한다. 상기 8비트 연산부(140)는 상기 단위 기울기 생성부(130)로부터 32비트(8비트 단위 기울기 4개)의 단위 기울기를 제공받고, 상기 제어부(120)로부터 상기 단위 기울기를 가감산(혹은 스케일링) 조합하여 원하는 기울기를 얻기 위한 4비트 정보를 제공받아 상위 8비트를 출력한다. 상기 단위 기울기 생성부(130)의 구성을 7비트 단위 기울기를 얻도록 변형할 경우 상기 연산부는 7비트 연산부로 대체될 수 있으며 그 출력은 그대로 7비트가 될 수 있다. 즉, 상기 연산부의 크기는 상기 단위 기울기 생성부의 단위 기울기 해상도에 따라 결정될 수 있다.
상기 단위 기울기 생성부(130)는 입력되는 7비트의 제 2데이터를 재귀적으로 쉬프팅시키면서 상이한 값들을 생성하며, 이들을 상기 제어부(120)가 선택하여 그 조합으로 4개의 8비트 단위 기울기(그 수와 크기는 변형될 수 있다)를 만든다. 도시된 실시예에서 사용되는 이러한 단순 쉬프트를 이용하여 선형 근사화를 위한 단위 기울기를 연산하는 방식은 앞서 도 2의 단위 기울기 생성부 구성 및 제어부 구성과 유사하다. 하지만, 연산부 구성은 전혀 상이한 것에 주의한다. 물론, 본 발명의 실시예에서 사용되는 기울기 생성부 구성은 이로서 한정되지 않으며 효과적으로 베이스 포인트 사이를 선형 근사화 할 수 있는 확장 기울기를 선형 DAC를 위한 값으로 제공할 수 있는 구성이라면 어떠한 구성이라도 적용될 수 있다.
본 발명은 하이브리드 DAC(200)에 제공되는 데이터를 단일한 바이너리 진폭값으로 제공하는 것이 아니라, 커스 세그먼트 생성을 위한 베이스 포인트 생성 비트와, 커스 세그먼트 사이를 선형 근사화하는 바이너리 진폭값으로 분리하여 제공한다.
결국, 단일 바이너리값을 생성하기 위하여 DAC 입력 해상도에 대응하는 크기를 가지는 연산부를 이용할 필요가 없다. 즉, 이전과 같이 베이스 디코더의 출력을 DAC 입력 해상도와 같은 크기의 12비트 연산부를 이용하지 않아도 단위 기울기 값들 만을 가감산 조합하기 위한 8비트 연산부로으로 대체할 수 있게 된다. 이러한 상위 4비트의 차이는 연산부 크기와 파이프라인 크기에 있어 16배 차이를 의미하며, 실질적으로 PAM 구성에 있어 기존 방식에 비해 괄목할만한 복잡도 감소와 지연 감소 및 전력 소비 감소가 가능함을 의미한다.
상기 하이브리드 DAC(200)의 5비트 비선형 DAC(210)은 도 6에 도시한 바와 같이 온도계 디코더부(310)와, 상기 온도계 디코더부(310)의 출력에 대응하는 스위치들 및 해당 스위치들에 대응하는 비선형 전류원(320)으로 구성된다.
상기 예에서, 도시된 온도계 디코더부(310)는 31개의 출력을 가지며, 그에 따라 상기 비선형 전류원 & 스위치(320)의 비선형 전류원과 스위치는 각각 31개쌍으로 이루어진다. 결국, 온도계 디코더부(310)의 출력에 따라 N개의 스위치가 온되며, 해당 스위치에 연결된 비선형 전류원 N개가 동작되어 31개 중 N개의 비선형적인 가중치를 가지는 전류를 제공하게 되어 베이스 포인트 전류가 생성된다.
한편, 도 4의 구성을 보면 5비트 비선형 DAC(210)에 입력되는 위상 누적기의 5비트 데이터는 제 1보수기(110)에 의해 선택적으로 보수 연산되어 직접 입력되므로, 1/4 사인파 진폭에 대한 위상을 전체 사인파 위상으로 확장하기 위해서는 제 2 보수기에 해당하는 보수 연산이 선택적으로 가능해야 한다. 따라서, 도 6에 도시된 5비트 비선형 DAC(210)에서는 상기 온도계 디코더부(310)와 상기 비선형 전류원 & 스위치(320) 사이에 상기 위상 누적기의 최상위 비트 값에 따라 온도계 디코더부(310)의 출력을 선택적으로 보수 연산하는 보수기가 구성될 수 있다.
본 발명의 실시예에 따른 하이브리드 DAC은 도 6을 통해 예를 든 비선형 DAC과 선형 바이너리 DAC(실질적으로 도 12와 같이 1비트 DAC 포함 가능)이 조합되어 각각 생성되는 전류를 합산하여 최종 출력하는 방식으로 이루어진다. 이렇게 스위치 개폐에 따라 원하는 전류를 만드는 방식을 세그먼트 전류 스티어링(steering) 방식이라 하며, 이러한 방식들을 가지는 상기 DAC들의 출력은 별도의 합산 회로 없이 합산되어 출력될 수 있다. 한편, 이러한 상이한 DAC들의 동기화를 위하여 선형 바이너리 DAC 에는 지연 블록이 구성될 수 있으며, 하이브리드 DAC의 동작 동기화를 위하여 파이프 라인들이 구성될 수 있다.
상기 하이브리드 DAC에 적용되는 선형 DAC은 바이너리 가중치가 적용된 소스와 이를 선택적으로 연결하는 스위치로 이루어져 입력되는 바이너리 값에 따라 스위치들을 조합하여 개폐하는 것으로 원하는 출력 전류를 생성하는 선형 바이너리 DAC이 적용되는 것이 바람직하지만, 반드시 해당 형태의 DAC로 한정되는 것은 아니며 다른 종류의 선형 DAC가 적용될 수도 있다.
한편, 본 발명의 하이브리드 DAC에는 도시되지는 않았지만 1/4 사인파 신호의 위상 확장 시 π-2π 사이의 위상에 따른 진폭을 쉬프팅하기 위한 1비트의 DAC을 더 포함하고 있으며, 이는 위상 누적기의 최상위 2비트 중 1비트를 이용할 수 있다.
도 7은 도시된 5비트 비선형 DAC의 비선형 전류원들에 대한 가중치를 나타낸 표로서, 도시한 바와 같은 비선형적인 가중치들을 가진 전류원들이 각각 개별적으로 구성되어 비선형 DAC을 이루며, 이들 각각은 개별적인 스위치에 의해 선택된다. 상기 가중치들은 각각 베이스 포인트에 해당하며, 비선형 DAC에 입력되는 위상 누적기의 출력 중 차상위 5비트의 값에 순차적으로 대응한다. 도시된 가중치들에 따른 각 세그먼트 간 전류 가중치 차이들을 살펴보면 하위 세그먼트에서 상위 세그먼트로 갈수록 각 세그먼트 사이의 차이가 비선형적으로 줄어드는 것을 알 수 있다.
상기 실시예에서 예시된 5비트 비선형 DAC 구성은 31개의 상이한 비선형 전류원으로 이루어지므로 이를 구현하는 것은 그리 어렵지 않다. 이후 도 12의 예를 통해 설명하겠지만, 비선형 DAC은 4비트 정도, 즉 15개의 비선형 전류원 구성만으로도 상당히 정밀한 해상도의 출력이 가능하게 되므로 이러한 비선형 전류원 구성에 의한 부담은 최소화 될 수 있다.
도 8은 5비트 비선형 DAC에 의한 출력을 그래프로 보인 것으로, 도시된 바와 같은 형태로 비선형 가중치들에 의해 위상 증가에 따라 비선형적으로 진폭 증가치가 감소하여 1/4 사인파 곡선의 궤적을 따라가는 형태로 출력된다.
도시된 그래프는 위상 누적기에서 출력되는 14비트 위상 데이터 중에서 1/4 사인파 위상 확장을 위한 최상위 2비트를 제외한 1/4 사인파 진폭을 생성하기 위한 12비트 위상 데이터를 기준으로 그 출력을 보인 것이다. 결국, 상위 5비트에 대한 비선형 출력이기 때문에 하위 8비트가 변화되는 동안은 해당 출력값이 유지되어 단위 출력인 세그먼트를 만들게 된다. 실제 이러한 세그먼트는 5비트의 낮은 해상도를 가지면서 1/4 사인파 진폭을 모두 표현해야 하므로 계단식으로 거칠게 표현되는 커스(coarse) 세그먼트 구성을 가지게 되며 해당 값(베이스 포인트)이 유지되는 하위 8비트의 변화에 대한 기준이 된다.
도 9는 도 4에 도시된 8비트 선형 DAC의 출력을 위상 누적기의 1/4 사인파 진폭을 위한 12비트 위상 데이터를 기준으로 나타낸 것이다. 상기 8비트 선형 DAC의 출력은 상기 12비트 위상 데이터의 상위 5비트와 하위 7비트를 이용하여 생성한 기울기의 바이너리 값에 따른 출력으로, 도시한 바와 같이 각각 커스 세그먼트 단위로 기울기가 증가했다가 감소하는 형태를 가지며, 상기 각 단위 영역에서의 기울기 최대값은 커스 세그먼트의 비선형적 변화와 같이 위상 증가에 따라 비선형적으로 줄어들게 된다.
결국, 도 10과 같이 도 8과 도 9의 출력을 결합하게 되면 하이브리드 DAC의 출력이 나타나게 되는데, 실제 사인파에 대단히 정밀하게 근사하고 있음을 알 수 있다. 기존 방식에서는 PAM에서 12비트의 해상도를 가지는 바이너리 값으로 전체 사인파의 위상에 따른 진폭 정보가 포함된 값을 선형 DAC에 제공하는 방식이지만, 본 발명의 실시예에서는 5비트 비선형 DAC과 8비트 선형 DAC에 각각 베이스 포인트를 생성하는 정보와 각 베이스 포인트에 대한 기울기를 제공하는 정보를 분리하여 제공하게 되므로 12비트를 온전히 진폭을 나타내기 위하여 사용할 수 있다. 그에 따라 본 발명에서는 위상 누적기의 출력 중 1/4 사인파 확장을 위해 사용되는 최상위 2비트 중 하나를 이용하여 진폭을 쉬프팅하는 별도의 DAC을 하이브리드 DAC에 적용하도록 하여 실질적으로 PAM의 구현을 간소화 하면서도 13비트 해상도를 가지는 아날로그 출력을 제공해 줄 수 있게 된다.(이러한 MSB를 이용한 쉬프팅 방식은 일반적인 것으로 도 2에도 적용되는 것이다).
도 11은 비선형 DAC이 출력하는 커스 세그먼트(도 8의 출력)에 선형 기울기 확장 값(도 9의 출력)을 적용함으로써 커스 세그먼트 사이 값들을 선형 근사화하는 방식을 보인 것으로, 이러한 과정을 위상 누적기의 각 위상 출력에 대해서 실시하게 되므로 비록 선형으로 근사화 된다 하더라도 하나의 커스 세그먼트에 대해서 128번 정밀한 기울기로 선형 근사화되므로 그 출력은 대단히 정밀하게 된다.
도 12는 본 발명의 다른 실시예를 보인 것으로, 도시한 구성은 도 3에 나타낸 구성을 다소 간소화 한 경우이다.
도시된 바와 같이 FCW(24비트)를 입력받은 위상 누적기(810)는 이 중에서 12비트를 위상각으로 출력하여 PAM(420)에 제공하고, 하이브리드 DAC(430)을 통해서 상기 PAM(420)의 출력을 아날로그 신호로 생성하도록 구성된다.
상기 PAM(420)은 상기 위상 누적기의 12비트 출력 중 최상위 2비트를 1/4 사인파 위상 확장을 위한 제 1데이터로 구분하고, 차상위 4비트를 베이스 포인트 설정을 위한 제 2데이터로 구분하며, 하위 6비트를 선형 근사화를 위한 기울기 생성을 위한 제 3데이터로 구분한다.
상기 PAM(420)은 위상 확장을 위한 제 1보수기(421)와 제 2보수기(424)를 포함하고, 그 사이에 기울기 생성을 위한 기울기 생성부(423)를 이전 도 4의 구성과 유사하게 배치한다. 상기 기울기 생성부(423)에는 4비트 제 2데이터를 이용하여 단위 기울기 생성을 위한 쉬프트 신호와 단위 기울기들의 조합을 제어하는 신호를 생성하는 제어부와, 상기 6비트의 제 3데이터와 상기 제어부의 쉬프트 신호를 이용하 여 7비트의 단위 기울기를 생성하는 기울기 생성부 및 상기 기울기 생성부가 제공하는 단위 기울기들과 상기 제어부가 제공하는 단위 기울기의 가감산 조합을 제어하는 신호를 이용하여 연산하는 7비트 연산부를 포함할 수 있다.
상기 제 1보수기(421)와 연결되는 온도계 디코더(422)는 하이브리드 DAC(430)의 비선형 DAC(432)에 적용되는 구성을 PAM으로 분리하여 구성한 것이고, 온도계 디코더(422)의 15비트 출력과 연결되는 제 2보수기(424)의 일부분 역시 비선형 DAC(432) 내부에 존재하는 부분을 PAM으로 분리하여 기존의 기울기 생성부(423)와 선형 DAC(433) 사이에 존재하는 제 2보수기(424)와 통합한 것이다.
실질적으로 상기 보수기들(421, 424)은 각각의 분리된 입력 데이터들을 XOR하는 XOR논리 회로로 구성될 수 있다.
상기 하이브리드 DAC(430)은 위상 확장을 위한 쉬프팅을 위해서 상기 위상 누적기의 최상위 2비트 출력 중 한 비트에 의해 동작하는 1비트 DAC(431)와, PAM(420)으로 온도계 디코더(422)와 제 2보수기(424)의 일부가 분리되어 스위치와 비선형 전류원만 남은 4비트 비선형 DAC(432)와, 상기 기울기 생성부(423)의 선택적으로 보수 연산된 출력에 의해 기울기를 생성하는 선형 바이너리 DAC(433)으로 이루어진다. 즉, 실질적으로 11비트 해상도를 가진다.
도시된 예를 보면, 12비트 디지털 위상각을 이용하는 PAM(420)은 내부적으로 7비트 연산을 기본으로 하는 기울기 생성부(423)와, 각각 4비트와 6비트로 더 작아진 베이스 포인트 선택과 기울기 생성을 위한 데이터를 처리하는 파이프라인 및 온도계 디코더(422)로 구성되므로 복잡성이 크게 줄어들게 되며, 비선형 DAC 역시 4 비트를 기준으로 하므로 비선형 전류원은 15개 정도만 구성되면 된다.
결국, 도 12의 실시예의 구성은 도 4의 실시예의 구성에 비해 절반 정도의 복잡성을 가지게 되므로 그 크기나 전류 소모 역시 그에 따라 크게 줄어들게 된다.
한편, 이렇게 낮은 복잡성을 가지게 되는 본 발명의 구성은 기존의 다른 DDFS와 같이 그 집적 회로 구현이 있어서도 구현이 어려운 SiGe를 이용한 BiCMOS 공정이나 이중이종접합 바이폴라 트랜지스터(DHBT) 기술을 이용한 InP 공정이 아닌 일반적인 CMOS 공정을 통해서 이루어질 수 있으며, 유사한 성능을 제공하면서도 극단적으로 작은 크기와 낮은 소모 전력을 제공할 수 있어 그 성능지수(Figure Of Merit)가 대단히 크다.
다음의 표 1은 유사한 DDFS 기술을 이용한 다른 디자인과 본 발명의 실시예에 따른 도 12의 디자인을 비교한 것으로, 이를 통해서 본 발명의 실시예에 따른 DDFS의 우수한 성능을 확인할 수 있다. 상기 성능은 GHz·2유효비트수/W를 기준으로 산출한 것이다.
본 발명 실시예 비교 기술1 비교기술 2 비교기술 3
공정 CMOS SiGe InP SiGe
FCW 폭 24 bit 32 bit 8 bit 11 bit
진폭 해상도 11 bit
하이브리드		 12 bit
선형		 4 bit
비선형		 10 bit
비선형
나이퀴스트 출력 전력 -9 dBm -8 dBm N/A -34 dBm
최대 클럭 1.3 GHz 1.7 GHz 32 GHz 8.6 GHz
다이 영역 2 ㎟ 24 ㎟ 3.9 ㎟ 14 ㎟
최악 SFDR 52 dBc 50 dBc 22 dBc 40 dBc
소비전력 0.35 W 3 W 9.45 W 4.8 W
FOM 1207.9 146.1 34.8 182.0
상기 표 1과 같이 본 발명의 실시예에 따른 DDFS는 다른 비교 기술들에 비해서 가장 작은 면적, 가장 낮은 소모 전력, 그리고 가장 좋은 SFDR(Spurious Free Dynamic Range) 특성을 보이고 있음을 알 수 있다.
이상에서는 본 발명에 따른 바람직한 실시예들에 대하여 도시하고 또한 설명하였다. 그러나 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.
도 1은 일반적인 직접 디지털 주파수 합성기 구성도.
도 2는 종래 직접 디지털 주파수 합성기의 구성도.
도 3은 일반적인 선형 DAC 구성도.
도 4는 본 발명의 실시예에 따른 직접 디지털 주파수 합성기 구성도.
도 5는 1/4 사인파 위상 확장을 설명하기 위한 개념도.
도 6은 본 발명의 실시예에 따른 비선형 DAC의 구성도.
도 7은 본 발명의 실시예에 따른 비선형 DAC의 가중치.
도 8은 본 발명의 실시예에 따른 비선형 DAC의 출력 파형도.
도 9는 본 발명의 실시예에 다른 선형 DAC의 출력 파형도.
도 10은 본 발명의 실시예에 따른 하이브리드 DAC의 출력 파형도.
도 11은 하이브리드 DAC의 출력 파형 조합 방식을 보이는 개념도.
도 12는 본 발명의 다른 실시예에 따른 직접 디지털 주파수 합성기 구성도.

Claims (13)

  1. 베이스 포인트에 해당하는 전류를 비선형으로 생성하는 비선형 디지털 아날로그 변환기(Digital to Analog Converter) 부분과, 상기 베이스 포인트를 연결하는 선형 근사화를 위한 기울기에 대응되는 전류를 생성하는 선형 디지털 아날로그 변환기 부분으로 구성되어 상기 각 디지털 아날로그 변환기 부분의 전류를 합산 출력하는 하이브리드 디지털 아날로그 변환기과;
    외부 위상 누적기의 출력 데이터 중 m비트(MSB)에 해당하는 제 1 데이터를 직접 상기 하이브리드 디지털 아날로그 변환기의 비선형 디지털 아날로그 변환기 부분에 제공하고, 상기 제 1데이터의 n비트(LSB)에 해당하는 제 2데이터와 상기 제 1데이터를 이용하여 기울기를 생성한 후 이를 상기 하이브리드 디지털 아날로그 변환기의 선형 디지털 아날로그 변환기 부분에 제공하는 위상 진폭 매퍼(Phase to Amplitude Mapper)을 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  2. 청구항 1에 있어서, 상기 위상 진폭 매퍼에는 상기 위상 누적기의 출력 데이터 중 q비트에 해당하는 최상위 제 3데이터를 이용하여 상기 제 1및 제 2데이터를 연산하는 1/4 사인파 영역의 진폭을 사분면으로 이동시키는 복수의 보수기를 더 구비한 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  3. 청구항 2에 있어서, 상기 하이브리드 디지털 아날로그 변환기는 상기 제 3데이터 중 한 비트를 이용하여 상기 비선형 디지털 아날로그 변환기 부분과 상기 선형 디지털 아날로그 변환기 부분을 통해 얻어지는 진폭의 쉬프팅 여부를 결정하는 1비트 디지털 아날로그 변환기를 더 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  4. 청구항 1에 있어서, 상기 위상 진폭 매퍼은
    상기 위상 누적기의 출력 데이터 중 최상위 2비트에 해당하는 제 3데이터를 이용하여 상기 제 1데이터와 제 2데이터를 선택적으로 보수연산하고, 상기 선택적으로 보수연산된 제 1데이터를 상기 비선형 디지털 아날로그 변환기 부분에 제공하는 제 1보수기와;
    상기 제 1보수기에서 선택적으로 보수연산된 제 1데이터와 제 2데이터를 이용하여 단위 기울기들을 생성하고, 이들을 상기 선택적으로 보수연산된 제 2데이터를 이용하여 가감산 조합 연산하여 선형 근사치의 바이너리 값을 생성하는 기울기 생성부와;
    상기 기울기 생성부의 출력을 상기 제 3데이터를 이용하여 선택적으로 보수 연산하여 이를 상기 선형 디지털 아날로그 변환기 부분에 제공하는 제 2보수기를 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  5. 청구항 1에 있어서, 상기 하이브리드 디지털 아날로그 변환기의 상기 비선형 디지털 아날로그 변환기는 5비트 이하를 입력으로 하는 디지털 아날로그 변환기로 구성되는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  6. 청구항 1에 있어서, 상기 하이브리드 디지털 아날로그 변환기의 상기 비선형 디지털 아날로그 변환기는
    입력 데이터에 따른 단일 선택 출력을 제공하는 온도계 디코더와;
    상기 온도계 디코더에 의해 선택된 값에 따라 동작되는 상기 온도계 디코더의 출력에 대응하는 수의 스위치와;
    상기 스위치들마다 각각 연결되어 비선형적 전류를 제공하는 비선형 전류원을 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  7. 청구항 6에 있어서, 상기 하이브리드 디지털 아날로그 변환기는 상기 비선형 디지털 아날로그 변환기에 포함된 온도계 디코더의 동작과 상기 선형 디지털 아날로그 변환기의 동작을 동기화 하기 위해 상기 선형 디지털 아날로그 변환기의 동작을 지연시키는 지연 블록을 더 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  8. 청구항 6에 있어서, 상기 온도계 디코더와 상기 스위치 사이에 상기 위상 누 적기가 제공하는 제 3의 신호를 이용하여 사분면을 선택하는 보수기를 더 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  9. 청구항 1에 있어서, 상기 하이브리드 디지털 아날로그 변환기는 위상 누적기가 제공하는 데이터 중 쉬프팅 지정 데이터에 따라 생성 진폭을 쉬프팅하는 1비트 선형 디지털 아날로그 변환기와, 베이스 포인트 지정 데이터에 따라 베이스 포인트에 해당하는 전류를 생성하는 1 ~ 5비트의 비선형 디지털 아날로그 변환기와, 선형 근사화 기울기를 위한 바이너리 값에 따라 상기 베이스 포인트 사이의 기울기에 따른 전류를 생성하는 1 ~ 7비트의 선형 바이너리 디지털 아날로그 변환기로 이루어지는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기.
  10. 위상 누적기의 출력을 베이스 포인트 지정을 위한 제 1데이터와, 선형 근사화를 위한 제 2데이터로 구분하는 데이터 구분 단계와;
    상기 제 1데이터를 비선형 디지털 아날로그 변환기와 선형 디지털 아날로그 변환기로 이루어진 하이브리드 디지털 아날로그 변환기의 비선형 디지털 아날로그 변환기에 직접 제공하는 베이스 포인트 매핑 단계와;
    상기 제 2데이터와 상기 제 1데이터를 이용하여 선형 근사화를 위한 기울기에 대한 바이너리 값을 생성하여 상기 선형 디지털 아날로그 변환기에 제공하는 기울기 생성 단계와;
    상기 비선형 디지털 아날로그 변환기에서 제 1데이터에 대응하는 비선형 전류원을 연결하여 베이스 포인트 전류를 생성하고, 상기 선형 디지털 아날로그 변환기에서 상기 기울기 바이너리 값에 해당하는 확장 기울기 전류를 생성하여 합산 출력하는 변환 단계를 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성 방법.
  11. 청구항 10에 있어서, 상기 데이터 구분 단계에서, 상기 위상 누적기의 출력은 최상위의 1/4 사인파 진폭의 위상 결정을 위한 2비트의 제 3데이터를 더 포함하며,
    상기 베이스 포인트 매칭 단계와 기울기 생성 단계 전에 상기 제 3데이터에 따라 선택적으로 상기 제 1 및 제 2데이터를 보수로 변환하는 제 1확장 단계와;
    상기 기울기 생성 단계 이후와 상기 변환 단계의 비선형 디지털 아날로그 변환기의 베이스 포인트 전류 생성 중에 상기 제 3데이터에 따라 선택적으로 상기 보수 연산을 실시하는 제 2확장 단계를 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성 방법.
  12. 청구항 11에 있어서, 상기 제 2확장 단계에서, 상기 위상 결정에 따른 선택적 쉬프팅을 위하여 1비트 선형 디지털 아날로그 변환기를 더 포함하고, 상기 제 3데이터 중 한 비트에 따라 쉬프팅 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성 방법.
  13. 청구항 10에 있어서, 상기 변환 단계에서, 상기 비선형 디지털 아날로그 변환기는 수신되는 제 1데이터를 온도계 디코딩하여 상기 온도계 디코더 출력에 대응하는 수의 스위치 중 하나를 선택하고, 상기 각 스위치들에 대해 비선형적 크기를 가지는 전류원들 중 하나를 선택하여 해당 전류원의 출력을 베이스 포인트 전류로 출력하는 단계를 포함하는 것을 특징으로 하는 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성 방법.
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