KR20050041853A - 전자 장치의 절전 제어 회로 및 그의 동작 방법 - Google Patents

전자 장치의 절전 제어 회로 및 그의 동작 방법 Download PDF

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Abstract

전자 장치의 절전 제어 회로가 제공되어 있다. 상기 절전 제어 회로는 전력 제어 회로, 발진기, 클럭 펄스 생성기, 예약 회로 및 다중 인에이블 모듈을 포함한다. 상기 전자 장치가 절전 모드로 진입될 때, 상기 발진기는 발진 타이밍 신호의 생성을 중지시키고 상기 클럭 펄스 생성기는 동작 클럭 신호의 생성을 중지시킨다. 상기 발진 타이밍 신호 또는 상기 동작 클럭 신호 중 어느 하나에 의해 디지털 타이밍 신호가 생성되기 때문에, 디지털 타이밍 신호는 또한 중지된다. 더욱이, 상기 전자 장치의 플래시 ROM으로의 전력은 또한 상기 전력 제어 회로로부터 상기 발진기, 상기 클럭 펄스 생성기 또는 다중 인에이블 모듈로 전송되는 신호에 의해 차단될 수 있다.

Description

전자 장치의 절전 제어 회로 및 그의 동작 방법{Power-saving control circuitry of electronic device and operating method thereof}
본원은 발명의 명칭이 "신규한 칩 설계(A NEW CHIP DESIGN)"이며 2003년 10월 31일자 출원된 미국 가출원 제60/516,240호에 대한 우선권의 이점을 주장한 것이다. 이 출원의 모든 세부 내용이 본원에 병합되어 있다. 또한, 본원은 2004년 3월 8일자 출원된 타이완 출원 제93106005호에 대한 우선권의 이점을 주장한 것이다.
본 발명은 절전 제어 회로 및 제어 방법에 관한 것이다. 보다 구체적으로 기술하면, 본 발명은 전자 장치의 절전 제어 회로 및 그의 제어 방법에 관한 것이다.
도 1은 종래의 전자 장치(예를 들면, 집적 회로 또는 주문형 집적 회로)의 전자 제어 회로를 개략적으로 보여주는 블럭선도이다. 도 1에 도시된 바와 같이, 상기 전자 장치는 전력 제어 회로(101)를 지닌다. 전력 제어 회로(101)는 클럭 펄스 생성기 회로(103)를 제어하도록 디지털 클럭 신호(DCLK)를 수신한다. 상기 클럭 펄스 생성기 회로(103)는 복수개의 클럭 신호(CLK1,CLK2,CLK3,CLK4)를 생성하고 이들은 여러 주요 집적 회로 칩(예를 들면, 디지털 회로)(105,107,109,111)에 전송된다. 상기 전자 장치가 (대기(stand-by) 또는 슬립(sleep) 모드와 같은) 절전 모드로 진입될 경우, 전력 제어 회로(101)는 클럭 펄스 생성기 회로(103)를 제어하여 클럭 신호(CLK1,CLK2,CLK3,CLK4)의 전송을 중지함으로써 IC 칩으로의 전력이 절전을 위해 임시로 차단된다.
그러나, 종래의 전력 제어 회로는 몇가지 결점을 지닌다. 상기 전자 장치가 대기 또는 슬립 모드로 진입될 때, IC 칩으로의 전력이 단지 IC 칩으로 전달되는 모든 클럭 신호를 중지시킴으로써만 차단될 수 있다. 더욱이, 전력 제어 회로(101)로의 전력은 전력 제어 회로(101)가 여전히 외부 신호를 수신하여야 하며 디지털 클럭 신호(DCLK)가 단지 한 순간 동안에만 중지될 수 없기 때문에 유지되어야 한다. 그러므로, 더 이상의 전류 감소가 저지된다.
그 외에도, 대부분의 종래의 전자 장치는 통상의 회로(디지털 또는 아날로그 회로)와는 별도로 여러 IC 칩의 동작에 도움을 주기 위한 추가의 메모리 유닛을 지닌다. 그러나, 단지 정적 랜덤 액세스 메모리만은 단독으로 모든 전력을 차단하기 위한 자동 전력 차단 설계를 지닌다. 플래시(flash) ROM을 포함하는 다른 유형의 메모리는 어떠한 자체 스위칭 설계도 지니지 않기 때문에 이러한 장치는 외부 제어 회로의 도움으로 턴온 또는 턴오프되어야 한다. 그러므로, 도 1에 도시된 바와 같이 클럭 신호 제어 회로에 의해 제어될 수 있는 IC 칩과는 달리, 상기 메모리 유닛을 제어하기 위한 전용 회로가 전력 제어 회로 내에 설치되어야 한다. 다시 말하면, 복잡한 회로 설계가 도입되어야 하고 생산 비용이 더 높아지게 된다.
본 발명의 목적은 전자 장치가 절전 모드에 있을 때 완전 전력 차단 상태로 거의 간주될 수 있게 하는 절전 제어 회로를 지니는 전자 장치를 제공하는 것이다.
따라서, 본 발명은 전자 장치가 절전 모드에 있을 때 완전 전력 차단 상태로 거의 간주될 수 있게 하는 절전 제어 회로를 지니는 전자 장치를 제공한다. 더욱이, 메모리 장치의 차단을 위한 어떠한 전용 회로도 필요하지 않은 데, 그 이유는 여러 IC 칩을 차단하기 위한 회로가 상기 메모리 장치의 차단에 사용될 수 있기 때문이다.
본 발명은 전자 장치용 절전 제어 회로를 제공한다. 상기 전자 장치는 내부 디지털 회로를 지닌다. 상기 절전 제어 회로는 전력 제어 회로, 발진기, 클럭 펄스 생성기 및 다중 인에이블(enable) 모듈을 포함한다. 상기 전력 제어 회로는 클럭 신호에 의해 활성화되지 않는다. 더구나, 상기 전력 제어 회로는 발진기 전력 신호를 상기 발진기에 제공하고, 클럭 전력 신호를 상기 클럭 펄스 생성기에 제공하며, 디지털 전력 신호를 상기 다중 인에이블 모듈에 제공하여 그들 각각의 활성화 또는 차단을 제어한다. 상기 발진기 및 상기 클럭 펄스 생성기로의 전력은 상기 발진기 전력 신호 및 상기 클럭 전력 신호를 기반으로 하여 차단된다. 그 외에도, 상기 발진기는 발진기 클럭 신호를 상기 클럭 펄스 생성기에 제공하기 때문에 상기 클럭 펄스 생성기는 상기 발진기 클럭 신호를 기반으로 하여 동작 클럭 신호를 생성할 수 있다. 상기 다중 인에이블 모듈은 선택 신호를 이용하여 상기 동작 클럭 신호 또는 상기 발진기 클럭 신호 중 하나를 선택하여 상기 디지털 클럭 신호를 생성한다. 상기 디지털 클럭 신호는 상기 디지털 전력 신호를 기반으로 하여 상기 디지털 회로에 전송된다. 외부적으로 생성된 신호는 상기 전력 제어 회로를 웨이크업(wake up)하는 데 사용된다. 더욱이, 상기 클럭 신호를 턴오프시킨 다음에 중지될 수 없는 디지털 회로의 그러한 부분은 독립 예약(reserve) 회로로서 제외되고 특히 발진기 클럭 신호를 수신하기 위해 상기 발진기에 연결된다. 그 외에도, 상기 전력 제어 회로는 상기 발진기 전력 신호, 상기 클럭 전력 신호 또는 상기 디지털 전력 신호 중 적어도 하나를 상기 디지털 회로와 연계하여 동작하는 (플래시 ROM과 같은) 메모리에 전송할 수 있다. 그러므로, 상기 메모리의 동작 또는 차단은 상기 전력 제어 회로를 통해 제어될 수 있다. 본 발명에 있어서, 상기 다중 인에이블 모듈은 멀티플렉서 및 AND 게이트를 사용하여 구성될 수 있다.
또한, 본 발명은 전자 장치의 변형적인 절전 제어 회로를 제공한다. 상기 전자 장치는 내부 디지털 회로를 지닌다. 상기 절전 제어 회로는 발진기, 클럭 펄스 생성기, 주파수 분할기 및 멀티플렉서를 포함한다. 상기 발진기는 상기 주파수 분할기 및 상기 클럭 펄스 생성기에 발진기 클럭 신호를 제공한다. 상기 클럭 펄스 생성기는 상기 발진기 클럭 신호를 기반으로 하여 동작 클럭 신호를 제공한다. 상기 주파수 분할기는 주파수 분할된 클럭 신호를 생성하도록 수신된 발진기 클럭 신호의 주파수를 N(양의 정수)으로 나눈다. 상기 멀티플렉서는 상기 디지털 회로용 디지털 클럭 신호를 생성하도록 선택 신호를 기반으로 하여 상기 발진기 클럭 신호, 상기 동작 클럭 신호 또는 주파수 분할된 클럭 신호 중 어느 하나를 선택한다. 그 외에도, 상기 멀티플렉서 또는 상기 디지털 회로는 상기 디지털 회로와 연계하여 동작하는 (플래시 ROM과 같은) 메모리에 상기 메모리의 동작 또는 차단을 제어하기 위한 신호를 전송할 수 있다.
또한, 본 발명은 전자 장치의 전력 소비를 감소시키는 방법을 제공한다. 상기 전자 장치는 정상 동작에서 디지털 클럭 신호를 수신하는 디지털 회로를 지닌다. 정상 동작에서, 상기 전자 장치는 상기 디지털 클럭 신호를 생성하는 데 동작 클럭 신호를 사용한다. 상기 절전 방법은 적어도, 상기 디지털 클럭 신호의 생성을 위해 상기 동작 클럭 신호 대신에 발진기 클럭 신호를 사용하는 단계를 포함한다. 상기 동작 클럭 신호는 상기 발진기 클럭 신호보다 높은 주파수를 지닌다. 클럭 전력 신호는 상기 동작 클럭 신호의 생성을 중지시키도록 인에이블된다. 그후, 디지털 전력 신호는 상기 디지털 클럭 신호의 생성을 중지시키도록 인에이블된다. 물론, 외부 이벤트는 상기 발진기 클럭 신호를 재활성화시키기 때문에 상기 전자 장치는 정상 동작으로 복귀된다. 더욱이, 상기 인에이블 신호는 또한 상기 디지털 회로와 연계하여 동작하는 메모리에 전송될 수 있기 때문에 상기 메모리로의 전력은 상기 디지털 클럭 신호의 생성이 중지될 때 차단된다. 그 외에도, 정상 동작 동안 디지털 클럭 신호의 연속 수신을 요구하는 디지털 회로의 그러한 부분은 독립 예약 회로로서 제외될 수 있다. 그러므로, 상기 발진기 클럭 신호의 유지 동안 상기 디지털 클럭 신호의 차단시에는 상기 예약 회로의 동작을 종료시키지 않으면서 상기 디지털 회로가 차단된다.
또한, 본 발명은 전자 장치의 전력 소비를 감소시키는 변형적인 방법을 제공한다. 상기 전자 장치는 정상 동작시 디지털 클럭 신호를 수신하는 디지털 회로를 지닌다. 정상 동작시, 상기 전자 장치는 상기 디지털 클럭 신호의 생성을 위해 동작 클럭 신호를 사용한다. 상기 절전 방법은 적어도, 주파수 분할된 클럭 신호의 생성을 위해 발진기 클럭 신호의 주파수를 N(양의 정수)으로 나누는 단계를 포함한다. 상기 발진기 클럭 신호는 상기 동작 클럭 신호보다 낮은 주파수를 지닌다. 상기 전자 장치의 동작에 의하면, 상기 동작 클럭 신호 또는 상기 주파수 분할된 클럭 신호 중 어느 한 신호가 상기 디지털 회로용 디지털 클럭 신호를 생성하는 데 사용된다. 물론, 외부 이벤트는 상기 발진기 클럭 신호를 재활성화시키기 때문에 상기 전자 장치는 정상 동작으로 복귀된다. 더욱이, 만약 상기 전자 장치가 플래시 ROM과 같은) 메모리를 포함한다면, 주파수 분할된 클럭 신호를 기반으로 한 신호는 메모리 전력을 차단하기 위해 전송될 수 있다.
요약해 보면, 본 발명에 따른 전력 제어 회로는 클럭 신호에 의해 활성화되는 회로가 아니다. 따라서, 상기 전력 제어 회로는 보다 많은 전력이 절약될 수 있도록 상기 전자 장치가 절전 모드에 있을 때 디지털 클럭 신호의 생성을 중지시킬 수 있다. 더욱이, 절전 모드(예를 들면, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)의 재생 동작)시 차단될 수 없는 전자 장치 내의 회로는 독립 예약 회로로서 제외되거나 또는 특히 상기 디지털 회로로부터 직접 보다 낮은 주파수클럭 신호를 수신하도록 설정될 수 있다. 어느 경우이든, 어느 정도의 전력이 절약된다. 그 외에도, 절전 모드시 디지털 회로를 차단하기 위한 신호는 메모리 전력을 차단시키고 보다 높은 전력 효율 레벨에 이르는 데 직접 사용될 수 있다.
위에서 언급된 일반적인 설명 및 이하의 상세한 설명 모두는 대표적인 것이고 또한 청구된 바와 같은 발명의 부가적인 설명을 제공하도록 의도된 것이라는 점을 이해하여야 한다.
첨부 도면은 본 발명의 양호한 이해를 제공하도록 포함되어 있으며, 본원 명세서에 병합되어 본원 명세서의 일부를 구성한다. 이하의 도면은 본 발명의 여러 실시예를 보여주고 있으며, 상기 설명과 함께, 본 발명의 원리를 설명하는 데 도움이 된다.
지금부터 본 발명의 현재 바람직한 실시예가 상세하게 언급될 것이며, 상기 실시예의 예들이 첨부 도면에 예시되어 있다. 가능한 경우에는, 동일한 참조 번호가 동일 또는 유사 부품을 언급하도록 도면 및 설명에 사용된다.
도 2는 본 발명의 바람직한 실시예에 따른 전자 장치 내의 절전 제어 회로를 개략적으로 보여주는 블럭선도이다. 도 2에 도시된 바와 같이, 상기 절전 제어 회로는 전력 제어 회로(201), 발진기(oscillator; OSC; 203), 클럭 펄스 생성기(205 ), 예약(reserve) 회로(207) 및 다중 인에이블 모듈(210)을 포함한다. 전력 제어 회로(201)는 발진기(OSC; 203) 및 클럭 펄스 생성기(205)에 신호를 전송한다. 상기 전자 장치가 플래시 ROM(223)을 포함한다면, 신호는 또한 플래시 ROM(223)(예를 들면, 플래시 ROM의 칩 선택 (chip select; CS) 단자)에 전송된다. 전력 제어 회로( 201)는 (예를 들면, 인버터(21)를 통해) 다중 인에이블 모듈(210)에 신호를 전송할 수 있다. 예약 회로(207)는 디지털 회로에 연결되어 있으며, 슬립(sleep) 모드에서 중지될 수 없는 바와 같이, 중지될 수 없는 동작을 갖는 디지털 회로(221) 내의 회로 중 일부를 포함한다. 더욱이, 전력 제어 회로(201)는 또한 상기 전자 장치가 절전 모드로부터 웨이크업(wake up)될 수 있도록 외부 이벤트를 검출하기 위한 단자를 지닌다.
정상 동작 모드에서, 발진기(203)는 발진기 클럭 신호(CLK1)를 클럭 펄스 생성기(205) 및 다중 인에이블 모듈(210)에 전송한다. 발진기 클럭 신호(CLK1)에 따라, 클럭 펄스 생성기(205)는 동작 클럭 신호(CLK2)를 다중 인에이블 모듈(210)에 전송한다. 다중 인에이블 모듈(210)은 전력 제어 회로(201)에 의해 제공된 디지털 전력 신호(V1)를 기반으로 하여 디지털 회로(221)에 디지털 클럭 신호(DCLK)를 전송한다. 상기 디지털 회로(201)는 디지털 클럭 신호(DCLK)에 따라 동작한다. 이러한 실시예에서, 다중 인에이블 모듈(210)은 멀티플렉서(212) 및 AND 게이트(214)를 서로 접속시킴으로써 구성될 수 있다. 멀티플렉서(212)는 발진기 클럭 신호(CLK1) 또는 동작 클럭 신호(CLK2) 중 하나를 선택하여 외부적으로 트리거되는 선택(SEL) 신호에 따라 AND 게이트(214)에 출력 클럭 신호(CLK3)를 생성한다. AND 게이트( 214)는 전력 제어 회로(201)로부터의 디지털 전력 신호(V1)가 인에이블되는 지의 여부에 따라 디지털 회로(221)에 디지털 클럭 신호(DCLK)를 출력한다.
이러한 실시예에서, 상기 전자 장치가 대기(standby) 또는 슬립 모드와 같은 절전 모드로 진입될 때, 멀티플렉서(212)는 발진기(203)에 의해 생성된 발진기 클럭 신호(CLK1)를 선택하여 다른 한 발진기 클럭 신호(CLK3)를 생성한다. 한편, 전력 제어 회로(201)는 클럭 전력 신호(V2)가 클럭 펄스 생성기(205)를 차단할 수 있게 하여 동작 클럭 신호(CLK2)의 생성이 중지되게 한다. 그후, 전력 제어 회로(201 )는 디지털 전력 신호(V1)가 AND 게이트를 디스에이블시킬 수 있게 하고 임의의 디지털 클럭 신호(DCLK)의 출력을 저지할 수 있게 한다. 만약 디지털 클럭 신호( DCLK)가 제공되지 않으면, 디지털 회로(221)에의 전력이 단절된다. 현재의 상태에서, 만약 동적 메모리의 재생(refreshing)과 같이 클럭 신호 없이 작동할 수 없는 임의의 회로가 디지털 회로(221) 내에 존재한다면, 상기 회로는 분리되어 예약 회로(207) 내에 유지된다(물론, 그같은 회로가 복사될 수 있지만 이는 회로 중복의 결과로 나타난다). 상기 예약 회로(207)는 발진기(203)로부터 발진기 클럭 신호( CLK1)를 수신함으로써 정상적으로 계속 동작한다(그러므로, 발진기(203)는 차단되어선 안된다). 그 외에도, 프레시 ROM(223)의 칩 선택(CS) 단자는 프레시 ROM(223)으로의 전력이 또한 차단되도록 전력 제어 회로(201)가 디지털 전력 신호(V1)를 인에이블시킬 경우에 디스에이블될 수 있다.
더욱이, 디지털 회로(221) 내의 모든 기능 회로가 절전 모드로 동작할 수 있다면, 디지털 회로(221)는 완전히 전력 강하될 수 있다. 이러한 경우에, 전력 제어 회로(201)는 발진기 클럭 신호(CLK1)가 더 이상 생성되지 않도록 발진기 전력 신호 (V3)가 발진기(203)를 차단할 수 있게 한다. 더욱이, 사람이 상기 전자 장치의 키보드를 누르는 것과 같은 외부 이벤트 또는 외부 장치에 의해 데이터 교환이 요구될 때, 비동기식 제어형 전력 제어 회로(201)가 웨이크업(wake up) 신호를 수신한다. 그후, 전력 제어 회로(201)는 상기 전자 장치가 정상 동작으로 복귀되도록 발진기(203) 및 클럭 펄스 생성기(205)를 재활성화시키는 신호를 보낸다.
이러한 실시예에서, 전력 제어 회로(201)는 어떠한 외부 클럭 신호 없이도 동작가능하다. 절전 모드에서, 비록 예약 회로(207)가 계속 동작해야 한다고 하더라도, 단지 발진기 클럭 신호(CLK1)만이 필요하다. 발진기 클럭 신호(CLK1)는 동작 클럭 신호(CLK2) 및 디지털 클럭 신호(DCLK)보다 훨씬 낮은 동작 주파수를 지닌다. 그러므로, 발진기(203)는 매우 적은 전력을 소비한다. 만약 디지털 회로(221)가 완전히 차단될 수 있다면, 발진기(230)는 소비 전력이 훨씬 감소되도록 발진기 클럭 신호(CLK1)의 생성을 중지시킬 수 있다. 그 외에도, 상기 전자 장치 내의 플래시 ROM(223)에 의해 소비되는 전력이 상당히 많다. 상기 전자 장치가 절전 모드에 있을 때, 어느 정도의 전력을 절약하기 위해 플래시 ROM(223)을 차단하도록 발진기 전력 신호(V3), 클럭 전력 신호(V2) 또는 디지털 전력 신호(V1) 중 어느 한 신호가 상기 메모리에 전달될 수 있다. 이러한 실시예에서, 전력 제어 회로(201)는 상기 플래시 ROM(223)을 차단하기 위해 발진기(203) 또는 클럭 펄스 생성기(205)를 제어하기 위한 동일 형태의 신호를 이용한다. 다른 한 세트의 회로를 설계할 필요가 전혀 없기 때문에, 그러한 절전 제어 회로의 구현 비용이 적다. 중요한 점으로는 이러한 실시예의 이면에 있는 개념이 플래시 ROM에 제한되지도 않고 입력 신호가 메모리의 칩 선택 단자에 제한되지도 않는다는 점이다.
이러한 실시예에서, 플래시 ROM(223)으로의 전력은 디지털 전력 신호(V1)가 칩 선택(CS) 단자를 디스에이블시킬 수 있게 함으로써 차단된다. 그러나, 이는 단지 예상가능한 설계에 지나지 않는다. 플래시 ROM(223)으로의 전력을 차단하는 데 클럭 전력 신호(V2) 또는 발진기 전력 신호(V3)를 사용하는 회로가 또한 허용된다. 회로 설계에 정통한 사람은 각각의 경우에 실제 조건을 끼워 맞추도록 필요한 조정을 수행할 수 있다.
도 3a는 본 발명의 바람직한 실시예에 따른 전자 장치에서 전력 에너지를 절약하는 공정 단계를 보여주는 플로챠트이다. 도 6a는 본 발명의 바람직한 실시예에 따른 컴팩트 디스크 내의 절전 제어 회로의 여러 타이밍 신호를 보여주는 다이어그램이다. 위에서 언급된 실시예에 의하면, 본 발명은 도 3a 및 도 6a에 도시된 바와 같이 컴팩트 디스크와 같은 전자 장치의 전력 소비 감소 방법을 제공하는 것이 가능하다. 먼저, 단계(S301)에서, 선택 신호(SEL)는 발진기 클럭 신호(CLK1)를 사용하여 디지털 클럭 신호(DCLK)를 생성하도록 시간(T1)에서 인에이블된다. 단계(S303 )에서, 클럭 전력 신호(V2)는 동작 클럭 신호(CLK2)의 생성을 중지시키도록 시간( T2)에서 인에이블된다. 단계(S305)에서, 디지털 전력 신호(V1)는 디지털 클럭 신호(DCLK)의 생성을 중지시키도록 시간(T3)에서 인에이블된다. 그후, 상기 전자 장치는 절전 모드로 된다. 단계(S307)에서, 외부 이벤트가 시간(T4)에서 생기며, 디지털 전력 신호(V1)가 시간(T4)에서 디스에이블되고, 클럭 전력 신호(V2)가 시간 (T5)에서 디스에이블되며 마지막으로 선택 신호(SEL)가 시간(T6)에서 디스에이블되어 상기 전자 장치가 정상 동작으로 복귀되게 한다. 여기서 유념해야 할 점은 불안정 신호 효과를 저지하기 위하여 신호가 안정(고정 값 또는 제로(0) 값으로 안정)된 다음에 (특히 신호들을 스위칭 온시킬 경우) 다음 신호가 스위칭 온 또는 오프될 수 있다. 그 외에도, 클럭 리셋 신호(RSTCKG)는 동작 클럭 신호(CLK2)가 동시에 리셋되기 위해 클럭 전력 신호(V2)와 함께 인에이블될 수 있다.
도 3b는 본 발명의 바람직한 실시예에 따른 전자 장치에서 전력을 절약하기 위한 부가적인 단계를 보여주는 플로챠트이다. 도 2, 도 3b 및 도 6a에 도시된 바와 같이, 디지털 전력 신호가 단계(S311)에서 인에이블될 때, 정상 동작(데이터 재생 동작)을 위해 디지털 클럭 신호(DCLK)를 요구하는 임의의 회로(예컨대, 동적 랜덤 액세스 메모리)가 존재하는 지를 결정하기 위한 평가가 수행된다. 만약 디지털 클럭 신호(DCLK)를 필요로 하는 회로가 존재한다면, 예약 회로(207)가 발진기 클럭 신호(CLK1)를 계속 수신하고 클럭 신호를 필요로 하는 디지털 회로(221) 내의 기능을 수행하는 단계(S313)가 수행된다. 만약 디지털 클럭 신호(DCLK)를 필요로 하는 회로가 존재하지 않는다면, 발진기 전력 신호(V3)를 인에이블시키고 발진기 클럭 신호(CLK1)의 생성을 중지시키는 단계(S315)가 수행된다. 더욱이, 디지털 전력 신호(V1), 클럭 전력 신호(V2) 및/또는 발진기 전력 신호(V3)가 플래시 ROM(223)에 전송되어 상기 플래시 ROM(223)의 전력을 차단하도록 디지털 전력 신호(V1)가 인에이블될 때 단계(S317)가 수행될 수 있다.
도 3c는 본 발명의 바람직한 실시예에 따라 절전 모드에 있는 전자 장치를 정상 동작 모드로 복귀시키기 위한 단계를 보여주는 플로챠트이다. 도 6b는 본 발명의 바람직한 실시예에 따른 컴팩트 디스크 내의 변형적인 절전 제어 회로의 여러 타이밍 신호를 보여주는 다이어그램이다. 도 2, 도 3c 및 도 6b에 도시된 바와 같이, 만약 외부 이벤트가 절전 모드로부터 정상 동작 모드로 복귀하도록 상기 전자 장치에 요구하는 시간(T6)에 생긴다면, 전력 제어 회로(201)는 웨이크업 신호를 획득한다. 그후, 발진기 전력 신호(V3)를 디스에이블시키고 발진기 클럭 신호(CLK1)를 재생시키는 단계(S321)가 수행된다. 발진기 클럭 신호(CLK1)가 안정된 다음에는, 발진기 클럭 신호(CLK1)에 따라 시간(T7)에서 클럭 전력 신호(V2)를 디스에이블시키고 동작 클럭 신호(CLK2)를 재생시키는 단계(S323)가 수행된다. 이러한 실시예에서, 클럭 리셋 신호(RSTCKG)는 동작 클럭 신호(CLK2)의 재생을 위해 동시에 디스에이블될 수 있다. 동작 클럭 신호(CLK2)가 안정된 다음에, 디지털 클럭 신호( DCLK)가 동작 클럭 신호(CLK2)에 따라 생성되도록 시간(T8)에서 디지털 전력 신호( V1)를 디스에이블시키는 단계(S325)가 수행된다. 마지막으로, 단계(S327)에서는 플래시 ROM(223)으로의 전력이 복귀된다.
도 3d는 본 발명의 바람직한 실시예에 따라 전자 장치를 절전 모드로부터 정상 동작 모드로 복귀시키기 위한 변형적인 단계를 보여주는 플로챠트이다. 도 2, 도 3d 및 도 6a에 도시된 바와 같이, 만약 외부 이벤트가 시간(T4)에서 생긴다면, 디지털 제어 회로(201)는 마찬가지로 웨이크업 신호를 수신한다. 그러나, 만약 상기 전자 장치의 발진기 전력 신호(V3)가 인에이블되지 않았다면, 디지털 클럭 신호 (CLK3)가 발진기 클럭 신호(CLK1)에 따라 생성되도록 시간(T4)에서 디지털 전력 신호(V1)를 디스에이블시키는 단계(S331)가 수행된다. 디지털 클럭 신호(CLK3)가 안정된 다음에는, 시간(T5)에서 클럭 전력 신호(V2)를 디스에이블시키고 동작 클럭 신호(CLK2)를 생성시키는 단계(S333)가 수행된다. 마찬가지로, 클럭 리셋 신호( RSTCKG)는 동시에 디스에이블될 수 있다. 동작 클럭 신호(CLK2)가 안전된 다음에는, 선택 신호(SEL)를 디스에이블시키고 동작 클럭 신호(CLK2)를 사용하여 디지털 클럭 신호(CLK3)를 생성시키는 단계(S335)가 수행된다. 따라서, 디지털 회로(221)는 정상 동작으로 복귀된다.
도 4a는 본 발명의 다른 한 실시예에 따른 전자 장치의 절전 제어 회로의 블럭선도이다. 도 4a에 도시된 바와 같이, 발진기(OSC; 401)는 주파수 분할기(405), 멀티플렉서(407) 및 클럭 펄스 생성기(403)에 발진기 클럭 신호(CLK1)를 전송한다. 주파수 분할기(405)는 발진기 클럭 신호(CLK1)에 따라 주파수 분할된 클럭 신호( CLK3)를 멀티플렉서(407)에 전송한다. 클럭 펄스 생성기(403)는 발진기 클럭 신호( CLK1)에 따라 동작 클럭 신호(CLK2)를 멀티플렉서(407)에 전송한다. 멀티플렉서( 407)는 동작 클럭 신호(CLK2) 또는 주파수 분할된 클럭 신호(CLK3) 중 어느 하나를 사용하여 디지털 회로(409)에의 전송을 위해 디지털 클럭 신호(DCLK)를 생성한다. 또한, 디지털 회로(409)는 플래시 ROM(411)에 연결되어 있다.
도 4a에 도시된 전자 장치의 절전 모드는 대기(standby) 모드 및 슬립(sleep ) 모드를 포함한다. 전자 장치가 대기 모드로 진입될 때, 선택 신호(SEL)는 발진기 클럭 신호(CLK1)를 사용하여 디지털 클럭 신호(DCLK)를 생성하도록 멀티플렉서(407 )를 트리거한다. 더욱이, 대기 모드에서, 멀티플렉서(407) (또는 디지털 회로(409) )는 클럭 펄스 생성기(403)로의 전력 차단을 위한 신호를 전송시킬 수 있다. 변형적으로, 멀티플렉서(407) (또는 디지털 회로(409))는 디지털 회로(409)에 링크된 플래시 ROM(411)(물론, 또한 외부 신호 따라 차단될 수 있는 전력을 갖는 임의의 메모리일 수 있음)으로의 전력 차단을 위한 신호를 전송시킬 수 있다.
도 4b는 본 발명의 다른 한 실시예에 따른 마이크로 프로그램 모듈의 블럭 선도이다. 도 4b에 도시된 바와 같이, 이러한 실시예는 또한 플래시 ROM(411)의 전력을 강하시키도록 마이크로 프로그램 모듈(420)을 제공한다. 더욱이, 마이크로 프로그램 모듈(420)은 (4a에 도시된 바와 같은) 디지털 회로(409) 또는 (도시되지 않은) 멀티플렉서(407) 또는 기타 장소 내에 포용될 수 있다. 마이크로 프로그램 모듈(420)은 예를 들면, 8051 단일 칩 마이크로 프로그램 제어 유닛(421)을 포함할 수 있다. 전자 장치가 대기 모드로 진입될 때, 마이크로 프로그램 제어 유닛(421)은 플래시 ROM(411)으로의 전력이 차단되도록 디지털 클럭 신호(DCLK)와 같은 마이크로 프로그램 유닛 클럭 신호를 기반으로 한 메모리 유휴 신호(IDLE)를 플래시 ROM(411)에 전송할 수 있다. 한편, 메모리 유휴 신호(IDLE)는 또한 인버터(41)를 통과한 다음에 AND 게이트(422)의 입력 단자에 전송된다. AND 게이트(422)의 나머지 입력 단자는 디지털 클럭 신호(DCLK)를 획득한다. 메모리 유휴 신호(IDLE)에 따라, AND 게이트(422)는 제어 신호(V4)가 마이크로 프로그램 제어 유닛(421)으로의 전력을 차단하도록 인에이블되는 지를 결정한다. 마이크로 프로그램 제어 유닛(421 )의 한가지 주된 측면은 마이크로 프로그램 제어 유닛(421)의 전력이 강하될 때 메모리 유휴 신호(IDLE)가 인터럽트 신호(INT)에 의해 디스에이블된다는 점이다. 일단 메모리 유휴 신호가 디스에이블될 경우, 마이크로 프로그램 제어 유닛(421) 및 플래시 ROM(411)으로의 전력이 다시 턴온된다. 다시 말하면, 외부 이벤트에 의해 트리거된 인터럽트 신호(INT)는 플래시 ROM(411)으로의 전력을 복귀시킨다.
상기 전자 장치가 슬립 모드로 진입될 때, 선택 신호(SEL)는 주파수 분할기( 405)로부터의 주파수 분할된 클럭 신호(CLK3)를 사용하여 디지털 클럭 신호(DCLK)를 생성하도록 도 4a에 도시된 바와 같이 멀티플렉서(407)를 트리거한다. 그후, 클럭 펄스 생성기(403)가 차단된다. 주파수 분할된 신호(CLK3)는 양의 정수(N)로 발진기 클럭 신호(CLK1)의 주파수를 분할함으로써 획득되는 주파수를 지닌다. 그 외에도, 디지털 회로(409) (또는 멀티플렉서(407))는 플래시 ROM(411)으로의 전력 차단을 위해 위에서 언급된 마이크로 프로그램 모듈(420)과 유사한 메카니즘을 지닐 수 있다.
이러한 실시예에서, 전자 장치가 대기 모드에 있든 슬립 모드에 있든 관계없이, 디지털 회로(409)에 의해 수신된 디지털 클럭 신호(DCLK)의 주파수는 비교적 낮다. 상기 전자 장치가 절전 모드로 동작될 때, 플래시 ROM(411)으로의 전력은 앞서 언급된 실시예와 같이 차단될 수 있다. 그러므로, 본 실시예에 따른 절전 모드에 있는 전자 장치의 전력 소비는 아주 적다.
도 5a는 본 발명의 다른 한 실시예에 따른 전자 장치에서 전력을 절약하는 공정 단계를 보여주는 프로챠트이다. 도 6c는 본 발명의 다른 한 실시에에 따른 컴팩트 디스크 내의 절전 제어 회로의 여러 타이밍 신호를 보여주는 다이어그램이다. 도 4a, 도 5a 및 도 6c에 도시된 바와 같이, N이 정수일 경우에 주파수 분할된 클럭 신호(CLK3)를 생성하도록 발진기 클럭 신호(CLK1)를 N으로 나누는 단계(S510)가 수행된다. 그후, 상기 전자 장치의 상태에 따라, 디지털 클럭 신호(DCLK)의 생성을 위해 발진기 클럭 신호(CLK1) 또는 주파수 분할된 클럭 신호(CLK3) 중 어느 하나를 선택하는 단계(S520)가 수행된다. 만약 본 발명의 전자 장치가 대기 모드 또는 슬립 모드 중 어느 한 모드에 있을 때 외부 이벤트가 단계(S530)에서 생긴다면, 상기 전자 장치는 정상 동작 모드로 복귀된다. 더욱이, 절전 방법은 플래시 ROM(411)으로의 전력 차단을 위해 도 6c에 도시된 바와 같이 시간(T3)에서의 메모리 유휴 신호(IDLE)의 트리거 단계를 포함할 수 있다.
도 4a 및 도 5a에 도시된 바와 같이, 상기 전자 장치가 단계(S520)에서 대기 모드에 있을 때, 발진기 클럭 신호(CLK1)를 사용하여 디지털 클럭 신호(DCLK)를 생성하는 단계(S522)가 수행된다. 그후, 동작 클럭 신호(CLK2)의 생성을 중지하는 단계(S524)가 수행된다.
도 5a 및 도 6c에 도시된 바와 같이, 상기 전자 장치가 슬립 모드에 있을 때, 주파수 분할된 클럭 신호(CLK3)가 디지털 클럭 신호(DCLK)를 생성하는 데 사용되도록 시간(T1)에서 선택 신호(SEL)를 인에이블시키는 단계(526)가 수행된다. 그후, 동작 클럭 펄스(CLK2)의 생성을 중지하도록 시간(T2)에서 클럭 전력 신호( PDCKG) 및 클럭 리셋 신호(RSTCKG)를 인에이블시키는 단계(S528)가 수행된다.
도 5b는 본 발명의 다른 한 실시예에 따라 전자 장치를 절전 모드로부터 정상 동작 모드로 복귀시키는 단계를 보여주는 플로챠트이다. 도 5b 및 도 6c에 도시된 바와 같이, 만약 상기 전자 장치가 대기 모드 또는 슬립 모드 중 어느 한 모드에 있을 때 외부 이벤트가 생긴다면, 인터럽트 신호(INT)가 시간(T4)에서 생성된다. 인터럽트 신호(INT)는 메모리 유휴 신호(IDLE)를 디스에이블시키고 단계(S541)에서 플래시 ROM으로의 전력을 복귀시킨다. 그후, 단계(S543)에서, 클럭 전력 신호 (PDCKG) 및 클럭 리셋 신호(RSTCKG)는 동작 클럭 신호(CLK2)가 발진기 클럭 신호( CLK1)에 따라 재생되도록 시간(T5)에서 디스에이블된다. 동작 클럭 신호(CLK2)가 안정된 다음에, 선택 신호(SEL)는 디지털 회로(409)가 정상 동작으로 복귀되도록 동작 클럭 신호(CLK2)를 사용하여 디지털 클럭 신호(DCLK)를 생성하기 위해 단계( S545)에서 시간(T6)에서 디스에이블된다.
당업자라면 본 발명의 범위 또는 정신으로부터 벗어나지 않고서도 본 발명의 구조에 대한 여러 형태의 변형 및 수정예가 구현될 수 있다는 점을 알 수 있을 것이다. 위에서 언급된 설명을 감안하면, 본 발명은 이 발명의 변형 및 수정예가 이하 청구항의 범위 및 그의 등가 범위에 속한다면 상기 변형 및 수정예를 포함하려 한 것이다.
본 발명에 따른 전자 장치의 절전 제어 회로는 전자 장치가 절전 모드에 있을 때 완전 전력 차단 상태로 거의 간주될 수 있게 한다. 더욱이, 여러 IC 칩을 차단하기 위한 회로가 메모리 장치의 차단에 사용될 수 있기 때문에, 메모리 장치의 차단을 위한 어떠한 전용 회로도 필요하지 않다.
도 1은 종래의 컴팩트 디스크 장치의 전력 관리 회로를 개략적으로 보여주는블럭선도.
도 2는 본 발명의 바람직한 실시예에 따른 전자 장치 내의 절전 제어 회로를 개략적으로 보여주는 블럭선도.
도 3a는 본 발명의 바람직한 실시예에 따른 전자 장치에서 전력을 절약하는 단계를 보여주는 플로챠트.
도 3b는 본 발명의 바람직한 실시예에 따른 전자 장치에서 전력을 절약하는 부가적인 단계를 보여주는 플로챠트.
도 3c는 본 발명의 바람직한 실시예에 따라 절전 모드에 있는 전자 장치를 정상 동작 모드로 복귀시키기 위한 단계를 보여주는 플로챠트.
도 3d는 본 발명의 바람직한 실시예에 따라 절전 모드에 있는 전자 장치를 정상 동작 모드로 복귀시키기 위한 변형적인 단계를 보여주는 플로챠트.
도 4a는 본 발명의 다른 한 실시예에 따른 전자 장치의 절전 제어 회로의 블럭선도.
도 4b는 본 발명의 다른 한 실시예에 따른 마이크로 프로그램 모듈의 블럭 선도.
도 5a는 본 발명의 다른 한 실시예에 따른 전자 장치에서 전력을 절약하기 위한 단계를 보여주는 플로챠트.
도 5b는 본 발명의 다른 한 실시예에 따라 절전 모드에 있는 전자 장치를 정상 동작 모드로 복귀시키기 위한 단계를 보여주는 플로챠트.
도 6a는 본 발명의 바람직한 실시예에 따른 컴팩트 디스크 내의 절전 제어 회로의 여러 타이밍 신호를 보여주는 다이어그램.
도 6b는 본 발명의 바람직한 실시예에 따른 컴팩트 디스크 내의 변형적인 절전 제어 회로의 여러 타이밍 신호를 보여주는 다이어그램.
도 6c는 본 발명의 변형 실시예에 따른 컴팩트 디스크 내의 절전 제어 회로의 여러 타이밍 신호를 보여주는 다이어그램.

Claims (20)

  1. 디지털 회로를 지니는 전자 장치의 절전 제어 회로에 있어서,
    발진기 전력 신호, 클럭 전력 신호 및 디지털 전력 신호를 생성하기 위한 전력 제어 회로;
    발진기 클럭 신호를 생성하기 위한 발진기로서, 상기 발진기 전력 신호에 따라 동작하거나 또는 차단되는 발진기;
    상기 발진기 클럭 신호에 따라 동작 클럭 신호를 생성하기 위한 클럭 펄스 생성기로서, 상기 클럭 전력 신호에 따라 동작하거나 또는 차단되는 클럭 펄스 생성기; 및
    상기 디지털 전력 신호에 따라 상기 디지털 회로에 디지털 클럭 신호를 전송하기 위한 다중 인에이블 모듈로서, 상기 동작 클럭 신호 및 상기 발진기 클럭 신호 중 어느 한 신호를 기반으로 하고 선택 신호에 따라 상기 디지털 클럭 신호를 생성하는 다중 인에이블 모듈을 포함하는 것을 특징으로 하는 절전 제어 회로.
  2. 제1항에 있어서, 상기 전자 장치는 상기 발진기 전력 신호, 상기 클럭 전력 신호 및 상기 디지털 전력 신호 중 적어도 하나에 따라 동작하거나 차단되는 메모리를 더 포함하고, 상기 메모리는 플래시 ROM을 포함하는 것을 특징으로 하는 절전 제어 회로.
  3. 제1항에 있어서, 다중 인에이블 모듈은,
    상기 발진기 클럭 신호 및 상기 동작 클럭 신호를 수신하고 상기 발진기 클럭 신호 및 상기 동작 클럭 신호 중 어느 하나를 사용하기 위한 선택 신호에 따라 출력 클럭 신호를 생성하는 멀티플렉서; 및
    출력 클럭 신호를 수신하기 위한 제1 입력 단자 세트, 반전된 디지털 전력 신호를 수신하기 위한 제2 입력 단자 세트, 및 상기 디지털 클럭 신호를 출력시키기 위한 출력 단자를 지니는 AND 게이트를 더 포함하는 것을 특징으로 하는 절전 제어 회로.
  4. 제1항에 있어서, 상기 전자 장치는, 본래 상기 디지털 회로에 속하고 비록 상기 디지털 회로 중 다른 부분들이 동작하지 않는 경우에도 계속 동작하는 독립 예약 회로를 더 포함하고, 상기 예약 회로는 상기 발진기 클럭 신호를 수신함으로써 동작하는 것을 특징으로 하는 절전 제어 회로.
  5. 제4항에 있어서, 상기 발진기로의 전력은 상기 전자 장치가 절전 모드로 진입된 다음에 그리고 여러 기능을 실행하기 위한 상기 디지털 회로 및 상기 예약 회로에 대한 클럭 신호 모두가 더 이상 필요하지 않을 경우에 차단되는 것을 특징으로 하는 절전 제어 회로.
  6. 디지털 회로를 지니는 전자 장치용 절전 제어 회로에 있어서,
    발진기 클럭 신호를 생성하기 위한 발진기;
    상기 발진기 클럭 신호에 따라 동작 클럭 신호를 생성하기 위한 클럭 펄스 생성기;
    상기 발진기 클럭 신호를 수신하고 N이 양의 정수일 때 주파수 분할된 클럭 신호의 생성을 위해 상기 발진기 클럭 신호의 주파수를 N으로 나누기 위한 주파수 분할기; 및
    디지털 클럭 신호를 생성하고 상기 디지털 클럭 신호를 상기 디지털 회로에 전송하도록 선택 신호에 따라 상기 발진기 클럭 신호, 상기 동작 클럭 신호 및 상기 주파수 분할된 클럭 신호 중 하나를 사용하는 멀티플렉서를 포함하는 것을 특징으로 하는 절전 제어 회로.
  7. 제6항에 있어서, 상기 전자 장치는 메모리를 더 포함하는 것을 특징으로 하는 절전 제어 회로.
  8. 제7항에 있어서, 상기 전자 장치는 상기 전자 장치가 절전 모드로 진입될 때 메모리 유휴 신호를 생성하기 위한 마이크로 프로그램 모듈을 더 포함하고, 상기 마이크로 프로그램 모듈은 상기 디지털 클럭 신호 및 상기 메모리 유휴 신호에 따라 상기 메모리의 동작 또는 차단을 제어하고, 상기 마이크로 프로그램 모듈은 멀티플렉서 또는 디지털 회로와 결합된 마이크로 프로그램 제어 유닛을 포함하는 것을 특징으로 하는 절전 제어 회로.
  9. 제8항에 있어서, 상기 절전 모드는 대기 모드 및 슬립 모드로부터 선택될 수 있는 것을 특징으로 하는 절전 제어 회로.
  10. 제9항에 있어서, 상기 멀티플렉서는 적어도,
    상기 전자 장치가 정상 동작 모드로 진입될 경우 상기 디지털 클럭 신호의 생성을 위해 상기 동작 클럭 신호를 사용하는 기능;
    상기 전자 장치가 대기 모드로 진입될 경우 상기 디지털 클럭 신호의 생성을 위해 상기 발진기 클럭 신호를 사용하는 기능; 및
    상기 전자 장치가 슬립 모드로 진입될 경우 상기 디지털 클럭 신호의 생성을 위해 주파수 분할된 클럭 신호를 사용하는 기능을 수행하는 것을 특징으로 하는 절전 제어 회로.
  11. 내부에 디지털 회로를 지니는 전자 장치의 전력 소비를 감소시키는 절전 방법으로서, 상기 디지털 회로가 동작 클럭 신호로부터 획득된 디지털 클럭 신호에 의해 정상적으로 활성화되는 절전 방법에 있어서,
    상기 동작 클럭 신호의 생성을 중지시키도록 클럭 전력 신호를 인에이블시키는 단계;
    상기 디지털 클럭 신호의 생성을 중지시키도록 디지털 전력 신호를 인에이블시키는 단계; 및
    상기 디지털 회로가 정상 동작으로 복귀되게 하기 위해 외부 이벤트의 발생을 검출한 다음에 상기 디지털 클럭 신호를 생성시키도록 다시 상기 동작 클럭 신호를 사용하는 단계를 포함하는 것을 특징으로 하는 절전 방법.
  12. 제11항에 있어서, 상기 전자 장치는 상기 클럭 전력 신호 및 상기 디지털 전력 신호로 이루어진 그룹으로부터 선택된 신호를 전송함으로써 차단될 수 있는 메모리를 더 포함하고, 상기 메모리는 플래시 ROM일 수 있는 것을 특징으로 하는 절전 방법.
  13. 제11항에 있어서, 상기 절전 방법은, 상기 디지털 클럭 신호의 생성을 위해 상기 동작 클럭 신호 대신에 발진기 클럭 신호를 사용하고 동작 클럭 신호의 생성을 중지시키는 단계를 더 포함하고, 상기 동작 클럭 신호는 상기 발진기 클럭 신호의 주파수보다 큰 주파수를 지니며, 상기 발진기 클럭 신호의 생성은 발진기 전력 신호의 인에이블에 의해 중지될 수 있는 것을 특징으로 하는 절전 방법.
  14. 제11항에 있어서, 상기 절전 방법은,
    상기 디지털 회로 내에서 모든 회로를 수집함으로써 예약 회로를 구성하는 단계로서, 상기 예약 회로는 비록 상기 디지털 회로에 대한 디지털 클럭 신호의 전송이 중지된 다음에도 조차 여전히 동작할 필요가 있는 단계; 및
    상기 예약 회로가 정상적으로 계속 동작하도록 상기 예약 회로에 대한 디지털 클럭 신호의 경로를 변경하고 상기 디지털 회로를 차단하도록 디지털 클럭 신호의 전송을 중지시키는 단계를 더 포함하는 것을 특징으로 하는 절전 방법.
  15. 제14항에 있어서, 상기 전자 장치를 정상 동작 모드로 복귀시키는 단계는,
    상기 디지털 클럭 신호의 생성을 위해 상기 디지털 전력 신호를 디스에이블시키는 단계;
    상기 동작 클럭 신호의 생성을 위해 상기 클럭 전력 신호를 디스에이블시키는 단계; 및
    상기 디지털 회로가 정상적으로 동작될 수 있도록 상기 디지털 클럭의 생성을 위해 상기 동작 클럭 신호를 선택하는 단계를 포함하고,
    상기 전자 장치가 메모리를 더 포함할 경우, 상기 디지털 클럭 신호 및 상기 동작 클럭 신호의 생성과 연계하여 상기 메모리를 턴온시키는 신호가 또한 전송되는 것을 특징으로 하는 절전 방법.
  16. 제13항에 있어서, 상기 발진기 클럭 신호의 생성이 중지된 다음에 전자 장치를 정상 동작 모드로 복귀시키는 단계는,
    상기 발진기 클럭 신호를 인에이블시키도록 상기 발진기 전력 신호를 디스에이블시키는 단계;
    상기 발진기 클럭 신호에 따라 상기 동작 클럭 신호를 생성하도록 상기 클럭 전력 신호를 디스에이블시키는 단계; 및
    상기 디지털 전력 신호를 디스에이블시키고 상기 디지털 클럭 신호의 생성을 위해 상기 동작 클럭 신호를 선택하는 단계를 포함하며,
    상기 전자 장치가 메모리를 포함할 경우, 상기 발진기 전력 신호, 상기 클럭 전력 신호 및 상기 디지털 전력 신호의 디스에이블과 연계하여 상기 메모리를 턴온시키는 신호가 또한 전송되는 것을 특징으로 하는 절전 방법.
  17. 내부에 디지털 회로를 지니는 전자 장치의 전력 소비를 감소시키는 절전 방법으로서, 상기 디지털 회로가 동작 클럭 신호로부터 획득된 디지털 클럭 신호에 의해 정상적으로 활성화되는 절전 방법에 있어서,
    주파수 분할된 클럭 신호의 생성을 위해 발진기 클럭 신호의 주파수를 양의 정수(N)으로 나누는 단계로서,상기 발진기 클럭 신호가 상기 동작 클럭 신호보다 낮은 주파수를 지니는 단계; 및
    상기 전자 장치의 상태에 따라 그리고 상기 발진기 클럭 신호 및 상기 주파수 분할된 클럭 신호 중 하나를 사용하여 상기 디지털 클럭 신호를 생성하는 단계로서, 상기 발진기 클럭 신호는 상기 전자 장치가 대기 모드로 진입될 경우에 선택되고 상기 주파수 분할된 클럭 신호는 상지 전자 장치가 슬립 모드로 진입될 경우에 선택되는 단계를 포함하는 것을 특징으로 하는 절전 방법.
  18. 제17항에 있어서, 상기 절전 방법은 상기 메모리의 전력을 강하시키도록 상기 디지털 클럭 신호에 따라 메모리 유휴 신호를 생성하는 단계를 더 포함하며, 상기 메모리는 플래시 ROM일 수 있는 것을 특징으로 하는 절전 방법.
  19. 제17항에 있어서, 상기 절전 방법은 대기 모드 및 슬립 모드 중 하나의 모드로 진입된 다음에 동작 클럭 신호의 생성을 중지시키는 단계를 더 포함하는 것을 특징으로 하는 절전 방법.
  20. 제17항에 있어서, 외부 이벤트의 검출 이후에 상기 전자 장치를 정상 상태로 복귀시키는 단계는,
    상기 전자 장치가 대기 모드에 있을 경우,
    상기 발진기 클럭 신호에 따라 동작 클럭 펄스의 생성을 재개하는 단계, 및
    상기 디지털 회로가 정상적으로 동작할 수 있게 하기 위해 상기 디지털 클럭 신호를 재생하도록 상기 동작 클럭 신호를 선택하는 단계를 포함하며, 상기 전자 장치가 메모리를 더 포함할 경우, 상기 동작 클럭 신호 및 상기 디지털 클럭 신호의 생성과 연계하여 상기 메모리에 전력을 공급하는 신호가 또한 전송되고;
    상기 전자 장치가 슬립 모드에 있을 경우,
    상기 발진기 클럭 신호를 재생하는 단계,
    상기 발진기 클럭 신호에 따라 상기 동작 클럭 신호를 재생하는 단계; 및
    상기 디지털 클럭 신호가 정상적으로 동작할 수 있게 하기 위해 상기 디지털 클럭 신호를 재생하도록 상기 동작 클럭 신호를 선택하는 단계를 포함하며, 상기 전자 장치가 메모리를 더 포함할 경우, 상기 발진기 클럭 신호, 상기 동작 클럭 신호 및 상기 디지털 클럭 신호의 생성과 연계하여 상기 메모리에 전력을 공급하는 신호가 또한 전송되는 것을 특징으로 하는 절전 방법.
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