KR20050037958A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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다케시타다츠유키
후나코시노부히토
오자키히로유키
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 방열 특성이 높고, 또한 절연성도 우수한 반도체 장치의 제조 방법을 제공한다.
파워칩을 수지 몰드한 반도체 장치의 제조 방법이, 표면과 이면을 구비하고, 다이패드를 갖는 프레임을 준비하는 공정과, 제 1 명과 제 2 면을 갖는 절연성의 수지 시트를 준비하는 공정과, 가압핀을 구비한 수지 봉지용 금형을 준비하는 공정과, 수지 봉지용 금형의 내부 바닥면에 수지 시트의 제 2 면이 접하도록, 수지 봉지용 금형내에 수지 시트를 재치하는 공정과, 다이패드의 표면상에 파워칩을 재치하는 공정과, 다이패드의 표면이 수지 시트의 제 1 면에 접하도록, 수지 시트의 제 1 면상에 프레임을 배치하는 공정과, 가압핀으로 다이패드를 수지 시트를 향하여 눌러, 다이패드를 고정하는 공정과, 수지 봉지용 금형내에 봉지용 수지를 충전하여 경화시키는 공정과, 수지 봉지용 금형으로부터 반도체 장치를 취출하는 공정을 포함한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR PRODUCING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 파워칩을 포함하는 전력용 반도체 장치의 제조 방법에 관한 것이다.
종래 구조의 전력용 반도체 장치에서는 파워칩이나 IC칩이 각각 프레임상에 다이본드(die-bond)되고, 또한 이들 칩은 수지에 의해 봉지(封止)되어 있다. 파워칩은 방열량이 크기 때문에, 예를 들면 반도체 장치의 이면에 냉각 팬을 부착하여 방열 효율을 높이고 있다. 파워칩을 재치(載置)하는 프레임은 수지로 덮여져, 이면에 부착되는 냉각 팬으로부터 절연된다(예를 들면, 특허 문헌 1).
[특허 문헌 1] 일본 특허 공개 제2000-138343호 공보
그러나, 이러한 반도체 장치에서는 방열 특성을 향상시키기 위해서는, 파워칩을 재치한 프레임을 덮는 수지, 구체적으로는, 파워칩을 재치한 프레임의 이면과 반도체 장치의 이면 사이의 수지를 얇게 할 필요가 있지만, 이 부분의 수지를 얇게 하면 절연 특성이 반대로 저하한다고 하는 문제가 있었다.
이에 대하여, 발명자들은 파워칩을 재치한 프레임의 이면에 열전도성이 우수한 절연성의 수지 시트를 접촉시켜 고정하는 것에 의해, 방열 특성이 높고 또한 절연 특성도 우수한 반도체 장치를 얻을 수 있음을 발견하고, 또한, 그 제조 방법에 대하여 본 발명을 완성하였다.
즉, 본 발명은 방열 특성이 높고, 또한 절연 특성도 우수한 반도체 장치의 제조 방법의 제공을 목적으로 한다.
본 발명은 칩을 수지 몰드한 반도체 장치의 제조 방법으로서, 표면과 이면을 구비하고, 다이패드를 갖는 프레임을 준비하는 공정과, 제 1 면과 제 2 면을 갖는 절연성의 수지 시트를 준비하는 공정과, 가압핀을 구비한 수지 봉지용 금형을 준비하는 공정과, 수지 봉지용 금형의 내부 바닥면에 수지 시트의 제 2 면이 접하도록 수지 봉지용 금형내에 수지 시트를 재치하는 공정과, 다이패드의 표면상에 파워칩을 재치하는 공정과, 다이패드의 이면이 수지 시트의 제 1 면에 접하도록 수지 시트의 제 1 면상에 프레임을 배치하는 공정과, 가압핀으로 다이패드를 수지 시트를 향하여 눌러 다이패드를 고정하는 고정 공정과, 수지 봉지용 금형내에 봉지용 수지를 충전하여 경화시키는 경화 공정과, 수지 봉지용 금형으로부터 파워칩이 봉지용 수지로 몰드된 반도체 장치를 취출하는 공정을 포함하는 제조 방법이다. 수지 시트는 제 2 면에 마련된 금속박을 포함해도 된다.
(실시예 1)
도 1은 전체가 100으로 표시되는 본 실시예에 따른 반도체 장치의 사시도이다. 또한, 도 2는 도 1의 반도체 장치(100)의 I-I 방향에서 본 단면도이다.
도 1에 나타내는 바와 같이, 반도체 장치(100)는 수지 몰드형 패키지 구조로 이루어지고, 복수의 금속제의 프레임(1)이 양측에 마련된 몰드 수지(2)를 포함한다. 몰드 수지(2)는 적합하게는 에폭시로 이루어진다.
도 2에 나타내는 바와 같이, 반도체 장치(100)는 복수의 프레임(1)을 포함한다. 하나의 프레임(1)에는 논리칩과 같은 IC칩(7)이 재치되어 있다. 또한, 다른 쪽의 프레임(1)은 다이패드(1a)와 단차부(1b)를 포함하고, 다이패드(1a)상에 IGBT나 FWDiode와 같은 파워칩(5)이 재치되어 있다. 파워칩(5), IC칩(7) 및 프레임(1)의 사이는, 예를 들면 금이나 알루미늄으로 이루어지는 본딩 와이어(6, 8)로 접속되고, IC칩(7)에 의해 파워칩(5)의 동작이 제어된다. 파워칩(5)이나 IC칩(7)은 반도체 장치(100)의 기능에 따라서 복수개 마련해도 상관없다.
몰드 수지(2)는, 예를 들면 동으로 이루어지는 금속박(4)이 이면에 부착된 절연성의 수지 시트(3)를 포함하고, 금속박(4)이 이면으로부터 노출해 있다. 수지 시트(3)는 적합하게는 충전재를 포함하는 에폭시로 이루어진다. 충전재는 SiO2, Al2O3, AlN, Si3N4 및 BN으로부터 선택되는 하나 또는 복수의 재료로 이루어진다. 수지 시트(3)의 열전도율은 몰드 수지(2)의 열전도율보다 크게 되어 있다. 또한, 금속박(4)을 이용하지 않고 수지 시트(3)만을 이용해도 상관없다.
프레임(1)은 다이패드(1a)의 이면이 수지 시트(3)의 상면에 직접 접하도록 몰드 수지(2)로 메워져 고정되어 있다. 이와 같이, 반도체 장치(100)에서는 다이패드(1a)의 이면과 수지 시트(3)의 상면과의 사이에 몰드 수지(2) 등이 끼이는 일 없이, 다이패드(1a)와 수지 시트(3)가 직접 접하고 있기 때문에, 다이패드(1a)로부터 수지 시트(3)로의 열전도성이 양호해진다. 이 때문에, 다이패드(1a)의 상면에 부착된 파워칩(5)의 방열 특성을 향상시킬 수 있다.
또한, 홈(9)이 몰드 수지(2)의 상면에 형성되어 있다. 이러한 홈(9)은 제조 공정에서 가압핀(23)을 뽑은 흔적이다. 홈(9)에 대해서는 제조 공정의 설명중에서 상세하게 설명한다. 또한, 수지 봉지용 금형의 설계상 홈(9)을 전혀 형성하는 일 없이 가압핀을 뽑는 것은 곤란하다.
다음에, 도 3, 4를 참조하면서 반도체 장치(100)의 제조 방법에 대하여 설명한다. 이러한 제조 방법은 이하의 공정 1~7을 포함한다. 또한, 도 3, 4는 도 1의 I-I와 동일 방향에서 본 단면도이다.
공정 1: 도 3(a)에 나타내는 바와 같이, 예를 들면 동으로 이루어지는 프레임(1)을 준비한다. 계속하여, 하나의 프레임(1)상에 IC칩(7)을, 다른 쪽의 프레임(1)의 다이패드(1a)상에 파워칩(5)을 각각 땜납이나 은 페이스트를 이용하여 고정한다.
공정 2: 도 3(b)에 나타내는 바와 같이, 알루미늄 본딩 와이어(6)를 이용하여 파워칩(5)끼리, 파워칩(5)과 프레임(1), 프레임(1)끼리를 접속한다(알루미늄 와이어 본드 공정). 또한, 본딩 와이어(6)에는 알루미늄을 주성분으로 하는 합금이나 다른 금속을 이용해도 상관없다.
공정 3: 도 3(c)에 나타내는 바와 같이, 금 본딩 와이어(7)를 이용하여 IC칩(7)과 프레임(1)을 접속한다(금 와이어 본드 공정). 또한, 본딩 와이어(7)에는 금을 주성분으로 하는 합금이나 다른 금속을 이용해도 상관없다.
여기서는, IC칩(7)과 파워칩(5)은 프레임(1)을 거쳐서 접속했지만, 직접 접속해도 무방하다. 또한, 본딩 와이어(6, 8) 대신에 금속판을 이용하여 접속해도 무방하다.
공정 4: 도 3(d)에 나타내는 바와 같이, 수지 봉지용 금형(20)을 준비한다. 수지 봉지용 금형(20)은 상부 금형(21)과 하부 금형(22)으로 나누어지도록 되어 있다. 상부 금형(21)에는 가압핀(23)이 마련되어 있다. 가압핀(23)은 상부 금형(21)으로부터 뽑아지도록 부착되어 있다.
계속하여, 이면에 금속박(4)을 부착한 절연성의 수지 시트(3)를 준비하여, 수지 봉지용 금형(20) 내부의 소정의 위치에 배치한다. 이 경우, 수지 시트(3)에 포함되는 금속박(4)의 이면이 하부 금형(22)의 내부 바닥면에 접하도록 수지 시트(3)가 배치된다.
공정 5: 도 4(e)에 나타내는 바와 같이, 파워칩(5) 등을 실장한 프레임(1)을 수지 봉지용 금형(20)내의 소정의 위치에 배치한다. 이 경우, 프레임(1)의 다이패드(1a)의 이면이 수지 시트(3)의 상면에 접하도록 프레임(1)을 배치한다.
또한, 여기서는, 하부 금형(22)상에 먼저 수지 시트(3)를 배치하고, 계속하여 수지 시트(3)상에 파워칩(5) 등을 실장한 프레임(1)을 배치하는 경우에 대해서 설명했지만, 미리 수지 시트(3)상에 파워칩(5) 등을 실장한 프레임(1)을 임시로 고착하고, 그 후, 수지 시트(3)를 하부 금형(22)상에 배치해도 상관없다.
공정 6: 도 4(f)에 나타내는 바와 같이, 하부 금형(22)에 상부 금형(21)을 부착하여 고정한다. 이 경우, 가압핀(23)의 선단이 프레임(1)의 다이패드(1a)를 수지 시트(3)의 상면에 가압 밀착하도록 된다.
또한, 가압핀(23)으로 다이패드(1a)를 누른 상태에서, 가압 상태의 봉지용 수지(12)가 수지 봉지용 금형(20)내로 주입되어 유지된다. 이 사이에, 다이패드(1a)와 수지 시트(3)가 고착된다.
도 5는 수지 봉지용 금형(20)내에 배치한 프레임(1)의 개략도로서, 부호 19로 표시된 부분이 가압핀(23)의 선단에서 눌려지는 위치이다. 이와 같이, 파워칩(5)을 탑재한 다이패드(1a)의 주위를 복수 개소 누르는 것에 의해, 다이패드(1a)와 수지 시트(3)를 완전하게 접촉시킬 수 있다.
도 5에서, 파워칩(5)을 탑재하는 다이패드(1a)에는 다이패드(1a)의 일부를 튀어나오게 한 핀 가압부(1c)가 형성되어 있다. 핀 가압부(1c)는 인접하는 다이패드(1a)간에서 서로 접촉하지 않도록 돌출해 있다. 이러한 핀 가압부(1c)를 갖는 것에 의해, 확실하게 다이패드(1a)를 수지 시트(3)에 가압 밀착된다.
또한, 핀 가압부(1c)는 수지 봉지 공정에서 다이패드(1a)를 고정하는 이외에, 파워칩 탑재 공정이나 와이어 본딩 공정에서 프레임(1)을 고정하기 위해서 이용할 수도 있다.
인접하는 다이패드(1a)간에는 (도 5의 상하 방향으로) 상이한 다이패드(1a)를 누르기 위한 가압핀(23)이 2개 배치되어 있다. 통상, 가압핀(23)의 직경은 인접하는 다이패드(1a)의 간극보다 작지만, 도 5에 나타내는 바와 같이, 인접하는 다이패드(1a)에 접촉하지 않는 범위에서 크게 해도 상관없다.
인접하는 다이패드(1a)간에서는 일반적으로 위치가 상이하기 때문에, 양쪽 사이에 어느 정도의 절연 거리를 확보해야 한다. 도 5에서는 이러한 절연 거리를 이용하여 다이패드(1a)로부터 부분적으로 나온 상태에서, 가압핀(23)이 다이패드(1a)를 누르고 있다.
이렇게 가압핀(23)을 배치하는 것에 의해, 반도체 장치(100)를 크게 하는 일 없이, 직경이 크고, 즉 강도가 강하고 수명이 긴 가압핀(23)을 이용할 수 있다.
프레임(1)은, 도 4에 나타내는 바와 같이, 그 단부가 금형에 고정되고, 또한, 도 5에 나타내는 바와 같이, 다이패드(1a)가 2개의 가압핀(23)으로 눌려진다. 이 결과, 다이패드(1a)를 수지 시트(3)에 대하여 안정하게 가압 밀착할 수 있어, 수지 시트(3)와 다이패드(1a)의 고착을 양호하게 실행할 수 있다.
계속하여, 트랜스퍼 몰드 성형법에 의해, 예를 들면 에폭시로 이루어지는 봉지용 수지(12)를 수지 봉지용 금형(20)내에 충전한다.
도 6은 도 5에 나타내는 고정 상태에서, 아래쪽으로부터 화살표(15)의 방향으로 봉지용 수지(12)를 충전하는 공정의 개략도이다. 봉지용 수지(12)는 복수의 수지 주입구로부터 수지 봉지용 금형(20)내로 주입된다. 이 경우, 가압핀(23)은 봉지용 수지(12)의 유동의 장벽으로 되기 때문에, 봉지용 수지(12)는 가압핀(23)이 없는 파워칩(5)상에 우선적으로 흘러 들어간다. 이 결과, 다이패드(1a)의 파워칩(5)을 탑재한 영역에 압력이 가해지고, 다이패드(1a)를 수지 시트(3)에 가압 밀착하여 양자를 밀착시킨다.
이와 같이, 가압핀(23)을 다이패드(1a)상의 파워칩(5)의 간격으로 배치하는 것에 의해, 파워칩을 탑재한 부분의 다이패드(1a)를 수지 시트(3)에 양호하게 고착할 수 있다. 이 때문에, 가령, 가압핀(23)에 의한 다이패드(1a)의 가압이 불충분해도 양쪽을 양호하게 고착할 수 있다. 즉, 프로세스 마진이 커져 제조 안정성을 늘릴 수 있다. 이러한 효과는 가압핀(23)의 직경이 클수록 커진다.
가압핀(23)은 하나의 다이패드(1a)에 대하여 1개이어도 무방하지만, 도 5와 같이, 하나의 다이패드(1a)를 복수(도 5에서는 2개)의 가압핀(23)으로 눌러도 무방하다. 이에 의해, 가압의 안정성이 늘어난다. 또한, 도 5의 배치에서는, 다이패드(1a)간에 발생하는 데드 스페이스를 이용하여 복수의 가압핀(23)을 배치하기 때문에, 가압핀(23)의 수를 늘려도 반도체 장치는 대형화하지 않는다.
계속하여, 봉지용 수지(12)가 경화하기 전에 가압핀(23)의 선단이 몰드 수지(2)의 상면보다 약간 아래쪽으로 될 때까지, 가압핀(23)을 상부 금형(21)으로부터 뽑아 그 상태로 유지한다. 이 경우, 가압핀(23)을 뽑은 홀부는 봉지용 수지(12)에 의해 닫혀지지만, 수지 몰드(2)의 상면에는 홈(9)이 형성된다. 또한, 홈(9)을 전혀 형성하는 일 없이 가압핀을 뽑는 것은 수지 봉지용 금형(20)의 구조상 곤란하다.
공정 7: 도 4(g)에 나타내는 바와 같이, 전체를 수지 봉지용 금형(20)으로부터 취출한 후, 몰드 수지를 완전 경화시키기 위한 포스트 큐어(post cure), 타이바(tie bar) 등의 프레임 여분부의 절단 등을 실행한다. 또한, 프레임(외부 단자)(1)의 성형을 실행하는 것에 의해, 도 1에 나타내는 반도체 장치(100)가 완성된다.
(실시예 2)
도 7은 전체가 200으로 표시되는 본 실시예에 따른 반도체 장치의 단면도로서, 도 1의 I-I 방향과 동일 방향에서 본 도면이다. 도 7 중, 도 1, 2와 동일 부호는 동일 또는 상당 개소를 나타낸다.
반도체 장치(200)에서는 반도체 장치(100)의 홈(9) 대신에, 동일 위치에 돌기부(29)가 마련되어 있다. 이러한 돌기부(29)는 상술한 반도체 장치(100)의 제조 방법의 공정 6에서, 봉지용 수지(12)가 어느 정도 경화한 상태에서, 가압핀(23)의 선단이 몰드 수지(2)의 상면보다 위쪽에 위치할 때까지 가압핀(23)을 상부 금형(21)으로부터 뽑아, 그 상태로 유지하는 것에 의해 형성된다.
반도체 장치(200)가 이러한 돌기부(29)를 구비하는 것에 의해, 몰드 수지(2)의 강도, 특히 구부림 강도가 향상한다.
(실시예 3)
도 8은 전체가 300으로 표시되는 본 실시예에 따른 반도체 장치의 단면도로서, 반도체 장치(300)를 도 1의 I-I 방향과 동일 방향에서 본 도면이다. 도 8 중, 도 1, 2와 동일 부호는 동일 또는 상당 개소를 나타낸다.
반도체 장치(300)에서는 반도체 장치(100)의 홈(9)이 수지(30)로 매립된 구조로 되어 있다. 다른 구조는 반도체 장치(100)와 동일하다. 수지(30)의 매립은, 예를 들면 포팅법(potting method)을 이용하여 실행된다.
반도체 장치(300)에서는 홈(9)을 매립하지 않는 구조와 비교하여, 강도, 특히 구부림 강도가 향상한다.
(실시예 4)
도 9는 전체가 400으로 표시되는 본 실시예에 따른 반도체 장치의 단면도로서, 반도체 장치(400)를 도 1의 I-I 방향과 동일 방향에서 본 도면이다. 도 9중, 도 1, 2와 동일 부호는 동일 또는 상당 개소를 나타낸다.
반도체 장치(400)는 가압핀(23)이 상부 금형(21)에 고정된 수지 봉지용 금형(20), 예를 들면 가압핀(23)과 상부 금형(21)이 일체 성형된 금형을 이용하여 제조된다. 이 때문에, 상술한 공정 6(도 4(f))에서, 가압핀(23)으로 다이패드(1a)를 누른 채로 봉지용 수지(12)가 경화하고, 상부 금형(21)을 떼어내면, 몰드 수지(2)에 홀부(31)가 형성된다.
반도체 장치(400)에서는 이러한 홀부(31)에 수지(32)가 충전되어 있다. 수지(32)의 충전은, 예를 들면 포팅법을 이용하여 실행된다.
이와 같이, 수지(32)를 충전하는 것에 의해, 홀부(31)의 바닥에 노출한 프레임(1)을 덮어 프레임(1)의 부식 등을 방지할 수 있다.
또한, 가압핀(23)이 상부 금형(21)에 고정된 수지 봉지용 금형(20)을 이용하여 반도체 장치(400)를 제조하는 것에 의해, 제조 공정이 간략화되어 제조 비용의 저감이 가능해진다.
(실시예 5)
도 10은 도 5와 마찬가지로 수지 봉지용 금형(20)내에 배치한 프레임(1)의 개략도이다. 도 10에서는 각 다이패드(1a)의 양측에 핀 가압부(1c)가 마련되어 있다. 또한, 가압핀(23)의 단면 형상은 타원 형상으로 되어 있다.
핀 가압부(1c)와 가압핀(23)을 이러한 형상으로 하는 것에 의해, 다이패드(1a)를 수지 시트(3)에 대하여 안정하게 가압 밀착할 수 있다. 이에 의해, 수지 시트(3)와 다이패드(1a)의 고착을 양호하게 실행할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 수지 시트와 프레임을 양호하게 고착시킬 수 있어, 방열 특성이 높고, 또한 절연 특성도 우수한 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 사시도,
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 단면도,
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정의 단면도,
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정의 단면도,
도 5는 수지 봉지용 금형내에 배치한 프레임의 개략도,
도 6은 수지 봉지용 금형내에 배치한 프레임의 개략도,
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 단면도,
도 8은 본 발명의 실시예 3에 따른 반도체 장치의 단면도,
도 9는 본 발명의 실시예 4에 따른 반도체 장치의 단면도,
도 10은 수지 봉지용 금형내에 배치한 프레임의 개략도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 프레임 2 : 몰드 수지
3 : 수지 시트 4 : 금속박
5 : 파워칩 6, 8 : 본딩 와이어
7 : IC칩 9 : 홈
100 : 반도체 장치

Claims (3)

  1. 칩을 수지 몰드한 반도체 장치의 제조 방법으로서,
    표면과 이면을 구비하고, 다이패드를 갖는 프레임을 준비하는 공정과,
    제 1 면과 제 2 면을 갖는 절연성의 수지 시트를 준비하는 공정과,
    가압핀을 구비한 수지 봉지용 금형을 준비하는 공정과,
    해당 수지 봉지용 금형의 내부 바닥면에 해당 수지 시트의 제 2 면이 접하도록, 해당 수지 봉지용 금형내에 해당 수지 시트를 재치(載置)하는 공정과,
    해당 다이패드의 해당 표면상에 파워칩을 재치하는 공정과,
    해당 다이패드의 해당 이면이 해당 수지 시트의 해당 제 1 면에 접하도록, 해당 수지 시트의 해당 제 1 면상에 해당 프레임을 배치하는 공정과,
    해당 가압핀으로 해당 다이패드를 해당 수지 시트를 향하여 눌러, 해당 다이패드를 고정하는 고정 공정과,
    해당 수지 봉지용 금형내에 봉지용 수지를 충전하여 경화시키는 경화 공정과,
    해당 수지 봉지용 금형으로부터 해당 파워칩이 해당 봉지용 수지로 몰드된 반도체 장치를 취출하는 공정
    을 포함하는 것을 특징으로 하는 제조 방법.
  2. 칩을 수지 몰드한 반도체 장치의 제조 방법으로서,
    표면과 이면을 구비하고, 다이패드를 갖는 프레임을 준비하는 공정과,
    제 1 면과 제 2 면을 갖는 절연성의 수지 시트를 준비하는 공정과,
    가압핀을 구비한 수지 봉지용 금형을 준비하는 공정과,
    해당 다이패드의 해당 표면상에 파워칩을 재치하는 공정과,
    해당 다이패드의 해당 이면이 해당 수지 시트의 해당 제 1 면에 접하도록, 해당 수지 시트의 해당 제 1 면상에 해당 프레임을 탑재하는 공정과,
    해당 수지 봉지용 금형의 내부 바닥면에 해당 수지 시트의 제 2 면이 접하도록, 해당 수지 봉지용 금형내에 해당 다이패드를 탑재한 해당 수지 시트를 재치하는 공정과,
    해당 가압핀으로 해당 다이패드를 해당 수지 시트를 향하여 눌러, 해당 다이패드를 고정하는 고정 공정과,
    해당 수지 봉지용 금형내에 봉지용 수지를 충전하여 경화시키는 경화 공정과,
    해당 수지 봉지용 금형으로부터 해당 파워칩이 해당 봉지용 수지로 몰드된 반도체 장치를 취출하는 공정
    을 포함하는 것을 특징으로 하는 제조 방법.
  3. 칩이 수지 몰드된 반도체 장치로서,
    표면과 이면을 구비하고, 다이패드를 포함하는 프레임과,
    해당 다이패드의 해당 표면에 재치된 파워칩과,
    대향하는 제 1 면과 제 2 면을 구비하고, 해당 다이패드의 해당 이면이 그 제 1 면과 접하도록 배치된 절연성의 수지 시트와,
    해당 수지 시트의 해당 제 1 면상에 해당 파워칩을 봉지하도록 마련된 몰드 수지를 포함하고,
    해당 수지 시트가 노출한 해당 몰드 수지의 이면과 대향하는 해당 몰드 수지 표면의 가압핀을 뽑은 위치에 오목부를 갖는 것
    을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4422094B2 (ja) * 2005-12-12 2010-02-24 三菱電機株式会社 半導体装置
US7615861B2 (en) * 2006-03-13 2009-11-10 Sandisk Corporation Methods of promoting adhesion between transfer molded IC packages and injection molded plastics for creating over-molded memory cards
DE102007020618B8 (de) * 2007-04-30 2009-03-12 Danfoss Silicon Power Gmbh Verfahren zum Herstellen eines festen Leistungsmoduls und damit hergestelltes Transistormodul
KR101418397B1 (ko) * 2007-11-05 2014-07-11 페어차일드코리아반도체 주식회사 반도체 패키지 및 그의 제조방법
JP4947135B2 (ja) * 2009-12-04 2012-06-06 株式会社デンソー 半導体パッケージおよびその製造方法
US8178961B2 (en) * 2010-04-27 2012-05-15 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and package process
JP5333362B2 (ja) * 2010-06-29 2013-11-06 株式会社デンソー 半導体装置およびその製造方法
JP6114184B2 (ja) 2011-04-04 2017-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
WO2012137714A1 (ja) 2011-04-04 2012-10-11 ローム株式会社 半導体装置および半導体装置の製造方法
KR101237566B1 (ko) * 2011-07-20 2013-02-26 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
US8524538B2 (en) * 2011-12-15 2013-09-03 Stats Chippac Ltd. Integrated circuit packaging system with film assistance mold and method of manufacture thereof
WO2013133134A1 (ja) * 2012-03-07 2013-09-12 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2014229782A (ja) * 2013-05-23 2014-12-08 株式会社豊田自動織機 半導体装置および半導体装置の製造方法
JP6195019B2 (ja) * 2014-05-12 2017-09-13 三菱電機株式会社 電力用半導体装置及びその製造方法
DE102015118245B4 (de) * 2015-10-26 2024-10-10 Infineon Technologies Austria Ag Elektronische Komponente mit einem thermischen Schnittstellenmaterial, Herstellungsverfahren für eine elektronische Komponente, Wärmeabfuhrkörper mit einem thermischen Schnittstellenmaterial und thermisches Schnittstellenmaterial
JP6929788B2 (ja) * 2015-12-04 2021-09-01 ローム株式会社 パワーモジュール装置、および電気自動車またはハイブリッドカー
DE112016006381B4 (de) 2016-02-09 2024-06-20 Mitsubishi Electric Corporation Leistungshalbleitervorrichtung und herstellungsverfahren dafür
JP2017147272A (ja) 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
WO2017154072A1 (ja) 2016-03-07 2017-09-14 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2017154198A1 (ja) * 2016-03-11 2017-09-14 新電元工業株式会社 半導体装置及びその製造方法、リードフレーム
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10622274B2 (en) 2017-10-06 2020-04-14 Industrial Technology Research Institute Chip package
WO2019092842A1 (ja) * 2017-11-10 2019-05-16 新電元工業株式会社 電子モジュール及び電子モジュールの製造方法
CN111279471B (zh) * 2017-11-10 2023-09-15 新电元工业株式会社 电子模块
WO2021001924A1 (ja) * 2019-07-02 2021-01-07 三菱電機株式会社 パワーモジュールおよびその製造方法
JP2021145036A (ja) 2020-03-12 2021-09-24 富士電機株式会社 半導体装置の製造方法及び半導体装置
JP7528634B2 (ja) 2020-08-25 2024-08-06 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2022064768A (ja) 2020-10-14 2022-04-26 富士電機株式会社 半導体装置の製造方法及び半導体装置
EP4050645B1 (en) 2021-02-24 2023-02-22 Hitachi Energy Switzerland AG Power semiconductor device and manufacturing method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3199963B2 (ja) * 1994-10-06 2001-08-20 株式会社東芝 半導体装置の製造方法
JP3269024B2 (ja) * 1998-04-15 2002-03-25 矢崎総業株式会社 回路体の成形方法及びこの成形方法に用いる型構造
JP3350444B2 (ja) * 1998-04-23 2002-11-25 シャープ株式会社 半導体装置の製造方法
JP2000003923A (ja) * 1998-06-16 2000-01-07 Hitachi Ltd 半導体装置の樹脂封止方法及びその樹脂封止装置
JP4073559B2 (ja) 1998-10-30 2008-04-09 三菱電機株式会社 半導体装置
JP4006974B2 (ja) 2001-10-31 2007-11-14 Ｊｆｅスチール株式会社 材質均一性に優れた高成形性高張力熱延鋼板ならびにその製造方法および加工方法
CN1291466C (zh) * 2001-12-27 2006-12-20 威宇科技测试封装有限公司 一种具有散热片的半导体封装方法
KR100806061B1 (ko) 2002-04-11 2008-02-21 페어차일드코리아반도체 주식회사 칩 손상이 방지되고 열 저항 특성이 개선이 개선된 전력용반도체 모듈
JP2005109100A (ja) * 2003-09-30 2005-04-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
BRPI0506469A (pt) * 2004-01-13 2007-02-21 Mitsui Mining & Smelting Co método para produção de molde para embalagem de resina sintética, sensor de concentração de álcool e aparelho para a medição da concentração de álcool

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