KR20050002486A - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 형성방법을 개시한다. 개시된 본 발명의 방법은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계와, 상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계와, 상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계와, 상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계와, 상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리 하는 단계와, 상기 기판 결과물을 싱글 챔버 화학기상증착 장비 내에 장입시키는 단계와, 상기 기판 결과물에 대해 콘택 계면의 계면 산화막이 완전 제거되도록 800℃ 미만의 온도로 수소-베이크 하는 단계와, 상기 콘택홀 내에 콘택 물질을 매립시키는 단계와, 상기 기판 결과물을 열처리하여 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함한다. 본 발명에 따르면, 계면 산화막 제거를 위한 수소-베이크 진행시 공정 변수들을 조절하여 공정온도를 접합 및 트랜지스터 특성에 영향을 미치지 않을 800℃ 미만으로 낮춤으로써, 낮은 콘택저항을 얻을 수 있음에 따라 콘택 특성을 확보할 수 있으며, 아울러, 접합 및 트랜지스터의 특성 저하를 방지할 수 있어 소자 특성 및 제조수율을 향상시킬 수 있다.

Description

반도체 소자의 콘택 형성방법{Method for forming contact of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 계면 산화막의 완전한 제거를 이루면서 소자 특성 저하를 방지할 수 있는 반도체 소자의 콘택 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 회로 패턴의 크기가 점점 감소되고 있으며, 이러한 경향에 부합해서 우수한 소자 특성을 얻기 위한 다양한 공정 기술들이 적용 및 개발되고 있다. 특히, 소자의 동작 효율을 높이기 위해 콘택 공정에 대한 새로운 공정 기술들이 개발되고 있다.
상기 콘택 공정에 대한 새로운 기술의 요구는 패턴 크기의 미세화가 달성되더라도, 상하부 패턴간의 콘택이 불안정하거나 콘택저항이 증가될 경우, 소자의 신뢰성이 확보되지 못함은 물론 고속 동작이 곤란하기 때문이다.
한편, 반도체 소자의 콘택 물질로는 최근까지 배치-타입 퍼니스(batch-type furnace)에서 증착되는 폴리실리콘이 주로 이용되어져 왔다. 이러한 폴리실리콘은 500∼600℃의 퍼니스에서 소오스 가스로 SiH4 가스를 이용하면서 도펀트로서 PH3 가스를 이용하여 증착하며, 이때, 도펀트인 인(P)의 농도는 0.1∼3.0E20원자/㎤ 정도로 하고 있다.
그러나, 이와 같이 퍼니스에서 증착되는 폴리실리콘은 증착전 공기중의 산소에 노출됨으로써 계면 산화막이 형성되며, 이것이 소자의 콘택 저항 증가 및 신뢰성 저하의 주요 원인이 되고 있다. 이와 같은 계면 산화막의 형성은 폴리실리콘 증착전 전처리 과정인 HF 또는 BOE 용액을 이용한 습식 세정이 익스-시튜(ex-situ)로 진행되는 것이므로 세정 후 퍼니스에 로딩될 때까지 공기중에 노출될 뿐만 아니라, 전처리 습식세정후 대기압 하에서 웨이퍼를 퍼니스에 로딩할 때 존재하는 수십 ppm 정도로 적은 양의 산소 농도에 의한 것이다.
이에, 플러그 물질로서 싱글-타입 에피-실리콘(single-type epitaxial-Si)을이용하려는 연구가 최근에 활발하게 진행되고 있다. 이것은 실리콘 증착전에 인-시튜(in-situ)로 800∼900℃에서 수소-베이크 공정을 진행함으로써 실리콘 증착전 계면의 미세 산화막을 제거할 수 있는 장점이 있기 때문이다.
그러나, 에피-실리콘은 자체 형성 온도가 900℃ 정도로 너무 높고 수소-베이크의 온도 또한 높기 때문에, 이와 같은 높은 열공정으로 인해 기판 이온주입된 도펀트들의 확산(disffusion) 및 재분포(redistribution)가 일어나므로, 상기 에피-실리콘의 형성은 접합 및 트랜지스터 특성 등을 크게 변동 또는 저하시키는 원인이 되고 있다.
따라서, 상기 싱글-타입 에피-실리콘 형성시의 문제점을 해결하기 위한 다른 방법으로서, 저온(low temperature) 싱글-타입 에피-실리콘 형성이 제안되었다. 이 방법은 에피-실리콘을 500∼600℃에서 형성할 수 있으며, 인-시튜 상태에서 수소-베이크를 진행할 수 있으므로 계면 산화막을 제거할 수 있을 뿐만 아니라 기존의 화학기상증착(Chemcial Vapor Deposition : CVD) 장비를 그대로 사용할 수 있는 장점이 있어 전술한 퍼니스 폴리실리콘을 대체할 수 있는 물질로 주목 받고 있다.
그러나, 상기한 저온 싱글-타입 에피-실리콘의 형성방법은 수소-베이크 온도가 후속 열처리 온도로서는 높은 수준인 850℃ 정도이므로, 이러한 수소-베이크가 진행되는 동안 필연적으로 소자 특성 저하가 일어날 수 밖에 없으며, 그래서, 그 이용에 어려움이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서,콘택 물질로서 저온 싱글-타입 에피-실리콘을 형성하되, 전처리 공정인 수소-베이크시의 공정 온도에 기인하는 소자 특성 저하를 방지할 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 목적이 있다.
도 1은 저온 싱글-타입 에피-실리콘 형성시 수소-베이크 온도를 변수로 하였을 때의 계면 산화막 양을 보여주는 산소의 농도에 대한 SIMS 분석 그래프.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 게이트 4 : 스페이서
5 : 층간절연막 6 : 콘택홀
7 : 콘택 플러그 8 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계; 상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계; 상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계; 상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리 하는 단계; 상기 기판 결과물을 싱글 챔버 화학기상증착 장비 내에 장입시키는 단계; 상기 기판 결과물에 대해 콘택 계면의 계면 산화막이 완전 제거되도록 800℃ 미만의 온도로 수소-베이크 하는 단계; 상기 콘택홀 내에 콘택 물질을 매립시키는 단계; 및 상기 기판 결과물을 열처리하여 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성방법을 제공한다.
여기서, 상기 수소-베이크는 수소 가스량을 1∼20slm으로 하고, 공정온도를 600∼800℃로 하여 10∼1000초 동안 수행하며, 인-시튜로 진행한다.
상기 콘택 물질로서는 실리콘, 저마늄 또는 실리콘저마늄 중에서 어느 하나를 이용하며, 상기 실리콘일 경우에는 비정질실리콘, 결정질실리콘 또는 에피-실리콘 중에서 어느 하나를 이용한다.
본 발명에 따르면, 공정변수들의 조절을 통해 수소-베이크 온도를 750℃ 이하로 낮춤으로써 계면 산화막을 완전히 제거할 수 있음은 물론 접합 및 트랜지스터 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 저온 싱글-타입 에피-실리콘 형성시의 수소-베이크 온도를 변수로 하였을 때, 계면에 존재하는 미세 계면 산화막의 양을 보여주는 산소의 농도에 대한 SIMS(Secondary Ion Mass Spectroscope) 분석 그래프이다.
보여지는 바와 같이, 850℃에서는 수소-베이크를 120초 또는 60초로 진행한 모두의 경우에서 완전히 제거되었음을 볼 수 있지만, 800℃ 미만의 온도에서 수소-베이크를 120초 동안 진행한 경우는 그 산화막 제거 효과가 현저히 떨어짐을 볼 수 있다. 물론, 800℃에서는 산화막 제거 효과가 다소 나타난 것을 볼 수 있다.
이와 같은 결과들은 에피-실리콘 형성 전 온도 이외의 수소-베이크 공정 조건을 변화시키면, 수소-베이크 온도를 낮출 수 있음을 의미한다. 즉, 수소-베이크 시간 및 수소 가스의 양 등을 변화시키면, 수소-베이크 온도를 낮출 수 있다는 것이다.
따라서, 본 발명은 이와 같은 방법으로 수소-베이크 온도를 800℃ 미만으로 낮춤으로써 소자의 접합 및 트랜지스터 특성 저하를 유발함이 없이 계면 산화막이 완전히 제거되도록 한다.
보다 자세하게, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(2)을 구비한 반도체 기판(1) 상에 공지의 공정에 따라 게이트(3)를 형성한다. 그런다음, 게이트(3)의 양측벽에 스페이서(4)를 형성한 후, 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행한다.
도 1b를 참조하면, 상기 기판 결과물 상에, 예컨데, BPSG막으로 이루어진 층간절연막(5)을 증착한다. 그런다음, 공지의 SAC(Self-Aligned Contact) 공정에 따라 상기 층간절연막(5)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(6)을 형성한다.
도 1c를 참조하면, 콘택홀 표면의 불순물을 제거하기 위해 기판 결과물에 대해 전처리 공정을 수행한다. 상기 전처리 공정은 익스-시튜 방식에 따라 습식세정으로 진행함이 바람직하다. 그 다음, 저온 싱글-타입 에피-실리콘 성장을 위해 상기 기판 결과물을 싱글 챔버 CVD 장비 내에 장입시킨 후, 우선, 인-시튜로 수소-베이크 공정을 진행한다.
여기서, 상기 수소-베이크 공정은 수소 가스량을 1∼20slm 정도로 하고, 그리고, 공정시간을 10∼1000초 정도로 하며, 특히, 이러한 공정변수들의 조절을 통해 공정온도를 800℃ 미만, 바람직하게 600∼800℃ 정도로 종래의 그것에 비해 낮추어 진행한다.
이 경우, 공정온도를 낮추더라도 계면 산화막은 완전히 제거 가능하며, 반면, 공정온도를 800℃ 미만으로 낮춤에 따라 수소-베이크가 진행되는 동안에 접합 및 트랜지스터의 특성 저하는 유발하지 않게 된다.
계속해서, 수소-베이크에 의해 계면 산화막이 제거된 콘택홀을 포함한 기판 전면 상에 콘택 물질로서 에피-실리콘을 형성한다. 그런다음, 상기 에피-실리콘을 에치백 또는 CMP(Chemical Mechanical Polishing)하여 콘택홀 내에 콘택 플러그(7)를 형성한다.
여기서, 상기 콘택 물질로서는 에피-실리콘을 형성하였지만, 비정질실리콘 또는 결정질실리콘을 형성하는 것도 가능하다. 또한, 콘택 물질로서 실리콘을 이용하였지만, 그 이외에 저마늄(Ge) 또는 실리콘저마늄(SiGe) 등도 이용 가능하다.
그 다음, 상기 단계까지의 기판 결과물에 대해 RTP 공정을 이용한 소오스/드레인 열처리를 행하여 게이트(3) 양측의 기판 표면에 소오스/드레인 영역(8)을 형성한 후, 공지의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 형성한다.
이상에서와 같이, 본 발명은 계면 산화막 제거를 위한 수소-베이크 진행시 공정 변수들을 조절하여 공정온도를 접합 및 트랜지스터 특성에 영향을 미치지 않을 750℃ 이하로 낮춤으로써, 낮은 콘택저항을 얻을 수 있음에 따라 콘택 특성을 확보할 수 있으며, 아울러, 접합 및 트랜지스터의 특성 저하를 방지할 수 있어 소자 특성 및 제조수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계;
    상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계;
    상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계;
    상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계;
    상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리 하는 단계;
    상기 기판 결과물을 싱글 챔버 화학기상증착 장비 내에 장입시키는 단계;
    상기 기판 결과물에 대해 콘택 계면의 계면 산화막이 완전 제거되도록 800℃ 미만의 온도로 수소-베이크 하는 단계;
    상기 콘택홀 내에 콘택 물질을 매립시키는 단계; 및
    상기 기판 결과물을 열처리하여 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 수소-베이크는 수소 가스량을 1∼20slm으로 하고, 공정온도를 600∼800℃로 하여 10∼1000초 동안 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 1 항에 있어서, 상기 수소-베이크는 인-시튜로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제 1 항에 있어서, 상기 콘택 물질은 실리콘, 저마늄 및 실리콘저마늄으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제 1 항에 있어서, 상기 콘택 물질은 비정질실리콘, 결정질실리콘 및 에피-실리콘으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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KR100876833B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

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* Cited by examiner, † Cited by third party
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KR100876833B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

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