KR20040103778A - 리드 프레임 및 이를 이용한 반도체 장치 - Google Patents

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Abstract

리드 프레임(1)은 그 전극이 본딩 와이어(6)를 통해 리드(5)와 전기적으로 접속되는 반도체 칩(8)을 장착하기 위한 다이 스테이지를 갖고, 이들은 성형 수지(9) 내에 둘러싸여지고, 따라서 반도체 장치(10)를 제조한다. 다이 스테이지의 외형은 반도체 칩의 외형보다 작도록 형성되고, 다이 스테이지의 전체 면적을 감소시키고 다이 스테이지와 성형 수지 사이의 접합을 개선시키도록 복수의 절결부(3)들이 다이 스테이지의 외주부에 형성된다. L1이 다이 스테이지의 각각의 측면의 길이를 지시할 때 각각의 절결부의 길이 L2는 (L1 ×0.05) 내지 (L1 ×0.20)의 범위 내에서 한정되고, S1이 반도체 칩의 전체 면적을 지시할 때, 다이 스테이지의 전체 면적 S2는 (S1 ×0.10) 내지 (S1 ×0.40)의 범위 내에서 한정된다.

Description

리드 프레임 및 이를 이용한 반도체 장치{LEAD FRAME AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 리드 프레임과 리드 프레임 상에 장착된 반도체 칩이 수지로 캡슐에 싸여진 반도체 장치에 관한 것이다.
본 출원은 본원에서 참조로 합체된 일본 특허 출원 제2003-151378호와 일본 특허 출원 제2004-133376호를 우선권 주장한다.
도19 및 도20은 수지로 캡슐에 싸여진 반도체 장치(도면부호 20으로 지시됨)의 예를 도시하고, Cu 합금 및 42 합금과 같은 소정의 금속으로 제조된 리드 프레임(11)과, Ag 페이스트 및 납땜 페이스트와 같은 결합 재료(17)를 통해 리드 프레임(11)의 다이 스테이지(12)의 상부면과 결합하는 반도체 칩(18)과, 반도체 칩(18)의 전극 및 리드 프레임(11)의 리드(15)를 함께 전기적으로 연결시키는 복수의 본딩 와이어(16)와, 리드(15) 등의 내부 리드(15a)를 둘러싸기 위해 에폭시 수지와 같은 열경화성 수지로 제조된 성형 수지(19)를 포함한다.
전술한 구성을 갖는 반도체 장치(20)는 전자 장치 내에 설치되는 회로 기판의 소정의 위치에 일시적으로 장착되고, 납땜 페이스트가 용융하고 경화되도록 땜납을 재유동시켜 리드(15)의 외부 리드(15b)가 회로 기판과 전기적으로 결합되어, 반도체 장치(20)가 회로 기판의 소정의 위치에 신뢰성있게 장착되는 것이 가능하다.
통상적으로, Sn-Pb 땜납(또는 Sn-Pb 합금)이 반도체 장치(20)를 회로 기판에 장착시키는 데 이용되고, Sn-Pb 땜납 내에는 납(Pb)과 같은 독성 물질이 함유되어 자연 환경을 파괴할 수 있고, 인체에 악영향을 미칠 수 있기 때문에, Sn-Pb 땜납은 최근 Sn-Ag-Cu 합금과 같은 무연 땜납으로 대체된다.
무연 땜납은 납과 같은 독성 물질(또는 유해 재료)을 함유하지 않기 때문에 환경을 보호하는 데 장점이 있지만, 그 용융점(약 217 ℃)이 Sn-Pb 땜납(약 183 ℃)보다 높아서, 땜납의 재유동에서 가열 온도를 증가시킬 필요가 있어서, 반도체 장치(20)에 대해 땜납의 열 저항이 상응하여 증가될 필요가 있다.
전술한 반도체 장치(20)가 땜납의 재유동 중에 가열될 때, 그 구성 요소에 이용되는 상이한 재료들 사이의 관계에 의해 분리가 용이한 부분과 분리가 용이하지 않은 부분이 발생된다. 즉, 실리콘으로 제조된 반도체 칩(10)과 성형 수지(19) 사이의 경계에서 비교적 높은 접합력이 성립되어 분리가 용이하지 않은 반면, 42 합금과 같은 소정의 금속으로 제조된 다이 스테이지(12)와 성형 수지(19) 사이의 경계에서는 비교적 낮은 접합력이 성립되어 서로 쉽게 분리될 것이다. 다이 스테이지(12)와 성형 수지(19) 사이의 경계에서 분리가 발생될 때, 분리로 야기되는 충격 때문에 분리된 영역은 반도체 칩(18)과 성형 수지(19) 사이의 경계 쪽으로 연장되고 본딩 와이어를 예기치 않게 파단시키는 균열(또는 균열들)로써 성장할 수 있다. 이러한 현상은 납땜 재유동에서 가열 온도가 높을수록 현저하게 나타나고, 따라서, 이러한 현상의 발생을 방지하기 위해 적절한 측정을 하는 것이 필요하다.
일본 특허 공개 제2000-49272호(도1, 2 및 19뿐만 아니라 명세서 제4면 내지 제5면 및 제7면 참조)는 도21 내지 도23에 도시된 (도면부호 30으로 지시된) 반도체 장치의 다른 예를 도시하고, 리드 프레임(21)의 다이 스테이지(22)는 다이 스테이지(22)와 성형 수지(29) 사이에 형성되는 전체 결합 면적을 감소시키도록 X 형상으로 형성된다.
일본 특허 공개 평07-211852호(도5 및 11뿐만 아니라 명세서 제2면 및 제4면 참조)는 도24 및 도25에 도시된 (도면 부호 40으로 지시된) 반도체 장치의 또 다른 예를 도시하고, 다이 스테이지(32)와 성형 수지(39) 사이의 전체 결합 면적을 감소시키도록 개구(32a)가 리드 프레임(31)의 다이 스테이지(32)의 중심부에 형성된다.
전술한 반도체 장치(30)는 다이 스테이지(22)와 성형 수지(29) 사이에 형성되는 접합 면적을 감소시키도록 설계되어 그 사이의 경계에서 나타나는 분리된 면적이 감소될 수 있고, 따라서 분리된 면적이 분리로 야기되는 충격에 관계없이 반도체 칩과 성형 수지 사이의 경계 쪽으로 연장되기 어려워질 것이다. 그러나, 반도체 장치(30)가 높은 용융점을 갖는 무연 땜납을 이용하여 회로 기판에 결합될 때, 가열 때문에 분리가 쉽게 발생될 수 있다.
반도체 장치(40)에서, 다이 스테이지(32)의 외주부는 반도체 칩(38)의 외주부의 외측으로 연장되어, 분리된 면적이 반도체 집(38)과 성형 수지(39) 사이의 경계 쪽으로 더 연장될 수 있는 충격이 발생되도록 이러한 "연장된" 외주부에서 분리가 발생될 수 있어서, 본딩 와이어(36)의 예기치 않은 파단이 발생하도록 균열(또는 균열들)로써 성장할 수 있다.
본 발명의 목적은 반도체 장치가 회로 기판에 장착될 때 가열 단계에서 성형 수지에 예기치 않게 형성된 균열에 의해 본딩 와이어가 파단되지 않는 리드 프레임 및 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 높은 수율로 제조할 수 있어서 환경 보호에 기여할 수 있는 리드 프레임 및 반도체 장치를 제공하는 것이다.
본 발명의 리드 프레임은 반도체 칩을 장착하기 위한 다이 스테이지를 갖고, 반도체 칩이 다이 스테이지의 상부면에 접합되도록 성형 수지로 둘러싸여 반도체 장치를 제조하고, 다이 스테이지의 외형은 반도체 칩의 외형보다 작게 형성되고, 다이 스테이지의 전체 면적을 감소시키도록 복수의 절결부들이 다이 스테이지의 각각의 측면에 형성된다.
상기에서, 다이 스테이지는 장방형(또는 정방형)이고, 절결부들이 다이 스테이지의 4 측면들에 상응하는 외주 면적에서 내향으로 형성된다. 여기서, "L1"은 다이 스테이지의 각 측면의 길이를 지시하고, 각각의 절결부들의 길이(L2)는 (L1 ×0.05) 내지 (L1 ×0.20)의 범위 내에 한정되는 반원 형상을 갖는다. 게다가, "S1"은 반도체 칩의 전체 면적을 지시하고 다이 스테이지의 전체 면적(S2)은 (S1 ×0.10) 내지 (S1 ×0.40)의 범위로 한정된다.
함께 단단히 결합된 다이 스테이지와 반도체 칩 사이의 결합 면적은 다이 스테이지의 결절부 내로 도입된 성형 수지에 의해 둘러싸여지고, 따라서 다이 스테이지의 절결부 내측에서 반도체 칩과 성형 수지 사이의 단단히 결합된 상태를 달성하는 것이 가능하다. 따라서, 다이 스테이지와 성형 수지 사이의 경계에서 분리가 발생할 때에도, 반도체 칩과 성형 수지 사이의 경계 쪽으로 연장하지 않는다. 즉, 분리가 본딩 와이어의 파단을 일으킬 수 있는 균열로서 성장하는 것을 방지할 수 있다.
L1과 L2 사이 및 S1과 S2 사이를 한정하는 전술한 관계는 반도체 칩과 성형 수지 사이의 경계에서 분리가 발생되는 것을 방지하도록 다이 스테이지와 반도체 장치 사이의 높은 결합 강도를 보증한다.
반도체 장치가 전자 장치 내에 설치될 때, 전술한 리드 프레임은 독성 물질을 함유하지 않은 무연 땜납을 이용하여 회로 기판과 결합되고, 따라서 제조 중에 환경 보호에 기여한다.
본 발명의 이들 및 다른 목적, 태양 및 실시예들은 첨부된 도면을 참조하여 더 상세히 설명될 것이다.
도1은 본 발명의 제1 실시예에 따른 리드 프레임을 갖는 반도체 장치의 구성을 도시하는 단면도.
도2는 배면측으로부터 관찰된 소정 형상의 다이 스테이지를 갖는 리드 프레임을 도식적으로 도시한 도면.
도3은 도2의 다이 스테이지에 결합 재료가 도포된 면적을 도식적으로 도시한 도면.
도4는 다이 스테이지의 배면측 면적(S2)과 4 ㎜ ×4 ㎜의 치수를 갖는 반도체 칩의 배면측 면적(S1) 사이의 S2/S1 비율의 변화를 도시하는 그래프.
도5는 다이 스테이지와 4 ㎜ ×4 ㎜의 치수를 갖는 반도체 칩 사이에 형성된 접합력의 변화를 도시하는 그래프.
도6은 다이 스테이지의 배면측 면적(S2)과 7 ㎜ ×7 ㎜의 치수를 갖는 반도체 칩의 배면측 면적(S1) 사이의 S2/S1 비율의 변화를 도시하는 그래프.
도7은 다이 스테이지와 7 ㎜ ×7 ㎜의 치수를 갖는 반도체 칩 사이에 형성된 접합력의 변화를 도시하는 그래프.
도8은 다이 스테이지의 배면측 면적(S2)과 10 ㎜ ×10 ㎜의 치수를 갖는 반도체 칩의 배면측 면적(S1) 사이의 S2/S1 비율의 변화를 도시하는 그래프.
도9는 다이 스테이지와 10 ㎜ ×10 ㎜의 치수를 갖는 반도체 칩 사이에 형성된 접합력의 변화를 도시하는 그래프.
도10은 다이 스테이지의 배면측 면적(S2)과 12 ㎜ ×12 ㎜의 치수를 갖는 반도체 칩의 배면측 면적(S1) 사이의 S2/S1 비율의 변화를 도시하는 그래프.
도11은 다이 스테이지와 12 ㎜ ×12 ㎜의 치수를 갖는 반도체 칩 사이에 형성된 접합력의 변화를 도시하는 그래프.
도12a는 본 발명의 제2 실시예에 따른 리드 프레임의 다이 스테이지와 반도체 칩을 도식적으로 도시하는 배면도.
도12b는 도12a의 선 A-A를 따라 취한 단면도.
도13a는 본 발명의 제3 실시예에 따른 리드 프레임의 다이 스테이지와 반도체 칩을 도식적으로 도시한 배면도.
도13b는 도13a의 선 B-B를 따라 취한 단면도.
도14는 본 발명의 제4 실시예에 따른 리드 프레임의 다이 스테이지와 반도체 칩을 도식적으로 도시한 배면도.
도15a는 본 발명의 제5 실시예에 따른 리드 프레임의 다이 스테이지와 반도체 칩을 도식적으로 도시한 배면도.
도15b는 도15a의 선 C-C를 따라 취한 단면도.
도16a는 본 발명의 제6 실시예에 따른 리드 프레임의 다이 스테이지와 반도체 칩을 도식적으로 도시한 배면도.
도16b는 도16a의 선 D-D를 따라 취한 단면도.
도17은 본 발명의 제7 실시예에 따른 리드 프레임의 다이 스테이지와 반도체 칩을 도식적으로 도시한 배면도.
도18a는 본 발명의 제8 실시예에 따른 리드 프레임의 다이 스테이지와 반도체 칩을 도식적으로 도시한 배면도.
도18b는 도18a의 선 E-E를 따라 취한 단면도.
도19는 공지된 반도체 장치의 구성을 도시하는 단면도.
도20은 도19에 도시된 반도체 장치의 다이 스테이지와 반도체 칩 사이의 관계를 간단히 도시하는 평면도.
도21은 리드 프레임의 예를 도식적으로 도시하는 평면도.
도22는 도21에 도시된 리드 프레임에 장착되는 반도체 칩을 도식적으로 도시하는 평면도.
도23은 도21에 도시된 리드 프레임을 갖는 공지된 반도체 장치의 구성을 도시하는 단면도.
도24는 리드 프레임의 예를 도식적으로 도시하는 평면도.
도25는 도24에 도시된 리드 프레임을 갖는 공지된 반도체 장치의 외관을 도시하는 사시도.
도26은 치수와 접합력에 대한 샘플들 사이의 비교를 도시한 도면.
도27은 결함에 대한 샘플들 사이의 비교를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1: 리드 프레임
2: 다이 스테이지
3: 절결부
8: 반도체 칩
9: 성형 수지
본 발명은 첨부된 도면을 참조하여 예시함으로써 더 상세히 설명된다.
도1 내지 3은 본 발명의 제1 실시예에 따른 리드 프레임(1)과 반도체 장치(10)를 도시한다. 리드 프레임(1)은 에칭하기 쉽고 다이 프레싱하기 쉬운 Cu 합금 및 42 합금과 같은 소정의 금속으로 제조된 박판을 이용해서 생산되어 소정의 형상으로 형성된다. 특히, 리드 프레임(1)은 반도체 칩(8)이 상부면에 장착된 다이 스테이지(2)와, 다이 스테이지(2)를 지지하는 복수의 스테이(4)와, 다이 스테이지(2)의 외측에 배열되고 반도체 칩(8)의 전극들에 전기적으로 접속된 복수의 리드(5)를 포함한다.
다이 스테이지(2)는 반도체 칩(8)의 형상과 매칭되도록 소정의 형상으로 형성된다. 본 실시예에서, 전체로서 다이 스테이지(2)는 도2 및 3에 도시된 바와 같이 반도체 칩(8)의 정방형 형상에 매칭되도록 정방형 형상으로 대략적으로 형성된다.
다이 스테이지(2)의 전체 면적은 반도체 칩(8)의 면적[즉, 다이 스테이지(2)에 장착된 반도체 칩(8)의 배면측 면적]보다 작아지도록 감소되고, 다이 스테이지(2)의 외형은 반도체 칩(8)의 외형의 내측에 완전히 둘러싸여지도록 형성된다. 따라서, 반도체 칩(8)이 다이 스테이지(2) 상에 장착될 때, 소정의 면적을 갖는 반도체 칩(8)의 외주부는 다이 스테이지(2)의 외주부의 외측으로 연장한다.
반원형 절결부(3)들은 다이 스테이지(2)의 4 측면들의 중심에 각각 형성되고, 따라서 전체 면적을 감소시킨다. 따라서, 반도체 칩(8)이 다이 스테이지(2)의 상부면에 장착될 때, 다이 스테이지(2)의 반원형 절결부(3)들과 매칭하는 반도체 칩(8) 배면측의 소정의 부품들은 반도체 칩(8)의 배면측 쪽으로 노출된다.
상기에서, 각각의 반원형 절결부(3)들은 다음의 식1에 의해 한정되는 범위 내에서 설정되는 소정의 길이(L2)에 의해 다이 스테이지(2)의 내측에 절결된다[L1은 다이 스테이지(2)의 각각의 측면의 길이를 지시함].
[식1]
L2 = (L1 ×0.05) 내지 (L1 ×0.20)
절결부(3)를 제외한 다이 스테이지(2)의 배면측 면적(S2)은 다음의 식(2)에 의해 한정된 범위 내에서 설정된다[S1은 다이 스테이지(2)의 상부면에 장착된 반도체 칩(8)의 배면측을 지시함].
[식2]
S2 = (S1 ×0.10) 내지 (S1 ×0.40)
스테이(4)들은 다이 스테이지(2)와 함께 일체식으로 형성되고 다이 스테이지(2)의 4 코너부에 대해 반경방향 방식으로 배열되어 다이 스테이지는 스테이(4)들에 의해 신뢰성있게 지지된다.
도1에 도시된 바와 같이, 리드(5)들은 다이 스테이지(2)를 둘러싸도록 다이 스테이지(2)의 외측 사이에서 소정의 거리로 배열되고, 각각의 리드(5)는 반도체 장치(10)의 내측에 배열된 내부 리드(5a)와 반도체 장치(10)의 외측에 배열된 외부 리드(5b)로 구성된다.
리드(5)의 내부 리드(5a)들은 본딩 와이어(6)들을 통해 반도체 칩(8)의 전극들과 전기적으로 접속되고, 외부 리드(5b)들은 땜납을 통해 전자 장치(도시 안됨)에 설치된 회로 기판(도시 안됨)과 전기적으로 결합된다.
전술한 구성을 갖는 리드 프레임(1)이 반도체 장치(10)를 제조하는데 이용될 때, Ag 페이스트 및 무연 땜납(예를 들어, Sn-Ag-Cu 합금)과 같은 결합 재료(7)의 적정량이 리드 프레임(1)의 다이 스테이지(2)의 상부면에 도포되는 방식으로 다이본딩 단계가 우선 수행되고, 반도체 칩(8)은 다이 스테이지(2)의 상부면에 장착되고, 결합 재료(7)가 용융되면서 소정의 로드에 의해 가압되고, 그 다음에 경화되어 반도체 칩(8)은 다이 스테이지(2)의 상부면에 일체식으로 결합된다.
상기에서, Ag 페이스트 등은 절결부(3)들을 피하도록 위치되는 (도3에서 점선으로 둘러싸인) 소정의 면적(7A)에서 다이 스테이지(2)의 상부면에 도포된다. 따라서, 다이 스테이지(2)의 절결부(3)들은 결합 재료(7)의 도포를 방해하지 않는다.
다음에, 와이어 본딩 단계에서, 반도체 칩(8)의 전극들은 금속 와이어와 같은 본딩 와이어(6)들에 의해 리드(5)의 내부 리드(5a)들과 전기적으로 접속된다.
다음에, 성형 단계에서, 리드 프레임(1)은, 공극 내로 주입되어 경화되는 에폭시 수지와 같은 열경화성 수지로 충전되는 상부 주형 및 하부 주형으로 구성된 금속 주형의 공극 내에 위치된다. 따라서, 열경화성 수지로 제조된 성형 수지(9) 내에서 반도체 칩(8), 다이 스테이지(2), 본딩 와이어(6), 리드(5)의 내부 리드(5a)를 둘러싸는 것이 가능하다.
상기에서, 성형 수지(9)는 반도체 칩(8)의 배면측을 결합시키도록 다이 스테이지(2)의 절결부(3) 내로 유동하고, 성형 수지(9)는 다이 스테이지(2)의 절결부(3)들의 내측에 부분적으로 형성된다.
다음에, 리드 표면 처리 단계에서, 무연 땜납 도금이 필요에 따라 성형 수지(9)의 외측으로 돌출하는 리드(5)의 소정의 부분에 수행되어 리드(5)에 녹이 발생하는 것이 방지된다. 이는 반도체 장치(10)가 회로 기판에 장착될 때 납땜 작업을수행하는 것을 용이하게 한다.
다음에, 절삭 및 형성 단계에서, 리드들의 불필요 부품들이 절결되어 리드(5)들은 소정의 길이로 한정되고, 외부 리드(5b)들은 굴곡되기 쉬워서 소정의 형상으로 형성된다.
따라서, 전술한 단계에 의해 반도체 장치(10)를 생산하는 것이 가능하다. 다음에, 전술한 구성을 갖는 반도체 장치는 소정의 위치에서 회로 기판에 일시적으로 장착되고, 무연 땜납이 용융되고 땜납이 재유동하면서 경화되고, 리드(5)의 외부 리드(5b)들은 회로 기판에 전기적으로 결합된다. 따라서, 소정의 위치에서 회로 기판에 반도체 장치(10)를 단단히 장착하는 것이 가능하다.
전술한 리드 프레임(1)을 갖는 반도체 장치(10)에서, 반도체 장치(10)가 땜납 재유동 중에 가열되어 다이 스테이지(2)와 성형 수지(9) 사이에서 분리가 발생될 때에도, 본딩 와이어(6)의 파단의 발생뿐만 아니라 반도체 칩(8)과 성형 수지(9) 사이의 분리의 발생을 방지하는 것이 가능하다.
본 실시예는 다이 스테이지(20)의 외형이 반도체 칩(8)의 외형보다 작게 형성되어 다이 스테이지(2)의 전체 면적이 반도체 집(8)보다 작게 감소되고, 따라서 반도체 칩(8)이 다이 스테이지(2)의 상부면에 장착될 때, 반도체 칩(8)의 외주부가 다이 스테이지(2)의 외주부의 외측으로 부분적으로 연장하는 것을 특징으로 한다. 따라서, 가열하면서 반도체 장치가 회로 기판에 장착될 때 다이 스테이지(2)의 외주부에 쉽게 형성될 수 있는 분리된 면적을 소형화하는 것이 가능하다. 따라서, 다이 스테이지(2)와 성형 수지(9) 사이에서 분리가 발생할 때에도, 반도체 칩(8)과성형 수지(9) 사이의 경계쪽으로 연장되는 것을 확실하게 방지할 수 있어서, 분리를 야기시키는 균열의 형성에 의해 본딩 와이어(6)들이 예기치 않게 파단되는 것을 확실하게 방지할 수 있다.
반도체 칩(8)은 다이 스테이지(2)에 납땜되고, 따라서 함께 단단히 결합될 수 있다. 즉, 다이 스테이지(2)의 절결부(3)들의 내측에서 반도체 칩(8)과 성형 수지(9) 사이에 형성된 접합된 면적들은 다이 스테이지(2)와 반도체 칩(8) 사이의 단단히 결합된 면적들에 의해 둘러싸여지고, 따라서, 다이 스테이지(2)의 절결부(3)들 내측의 반도체 칩(8)과 성형 수지(9) 사이에서 단단히 접합된 상태를 달성하는 것이 가능하다. 또한, 성형 수지(9) 자체는 다이 스테이지(2)의 절결부(3)들의 내측에 결합될 수 있고, 따라서, 성형 수지(9)와 다이 스테이지(2) 모두가 서로로부터 다이 스테이지(2)의 4 측면과 매칭되는 소정의 방향으로 이동되는 것이 매우 어렵게 된다. 따라서, 다이 스테이지(2)와 성형 수지(9) 사이에서 분리가 발생되더라도, 반도체 칩(8)과 성형 수지(9) 사이의 경계 쪽으로 연장되지 않고 본딩 와이어(6)를 예기치 않게 파단시키는 균열로서 성장하지 않는다.
부가로, 본 실시예는 전술한 식1에 의해 한정된 각각의 절결부(3)가 다이 스테이지(2)의 각 측면 내로 내향으로 형성되는 정방형의 다이 스테이지(2)의 각 측면의 길이(L1)와 길이(L2) 사이의 관계를 도입함으로써, 다이 스테이지(2)에 대해 결합 강도가 더 커지도록 결합 강도를 증가시키는 것이 가능하다.
환경 대책으로써 리드 프레임이 회로 기판에 함께 결합될 때 납(Pb)과 같은 독성 물질을 함유하지 않는 무연 땜납이 이용되더라도, 반도체 장치가 회로 기판에단단히 장착될 때 가열 중에 성형 수지(9)에서 본딩 와이어(6)를 예기치 않게 파단시키는 균열이 생성되지 않고, 따라서, 전자 장치의 실제 제조에서 수율을 증가시키는 것이 가능하다.
또한, 본 실시예는 전술한 식2에서 한정된 바와 같이 반도체 칩(8)의 배면측 면적(S1)과 다이 스테이지(2)의 배면측 면적(S2) 사이의 관계를 도입함으로써, 다이 스테이지(2)에 대해 결합 강도가 더 커지도록 결합 강도를 증가시키는 것이 가능하다.
식2에서 한정된 전술한 범위는 다음의 치수를 갖고 설계된 반도체 장치의 예를 이용함으로써 설명될 수 있다.
즉, 일측면의 길이가 4 ㎜로 설정된 정방형의 반도체 칩의 예와 반원형 절결부가 각각의 측면에 형성된 정방형의 다이 스테이지의 예가 제공되고, 반도체 칩과 다이 스테이지는 함께 결합되고 성형 수지 내에서 일체식으로 둘러싸여진다. 여기서, 각각의 반원형 절결부의 길이(L2)는 (L1 ×0.20)으로 설정된다.
도4는 S2/S1비율[%], 즉, 반도체 칩의 배면측 면적(S1 = 16 ㎟)에 대한 다이 스테이지의 배면측 면적(S2)의 비율의 변화를 도시하고, 다이 스테이지의 각각의 측면은 길이가 변경된다. 도4의 그래프는 전술한 매개변수(S2/S1)에 대해 다이 스테이지의 각각의 측면에 절결부들이 형성된 반도체 장치의 전술한 예와 다이 스테이지에 절결부가 형성되지 않은 반도체 장치의 비교예 사이의 비교를 도시한다.
게다가, 소위 접합력(또는 접합 계수)이 반도체 장치의 접합 특성을 평가하기 위해 도입되고, 반도체 칩과 성형 수지 사이에 형성된 접합력은 일반적으로1.00으로 설정되지만, 접합이 약해질 때 다이 스테이지와 성형 수지 사이에 형성된 접합력은 0.50으로 감소된다. 특히, 접합력은 다음과 같이 설명될 수 있다.
도26은 일측면의 길이가 9.9 ㎜로 설정된 정방형의 반도체 칩과 일측면의 길이가 9 ㎜로 설정된 정방형의 다이 스테이지인 샘플 A와, 반도체 칩은 상기와 동일한 치수를 갖지만 다이 스테이지는 일측면의 길이가 4.2 ㎜로 설정된 정방형의 샘플 B의 비교를 도시하고, 샘플 A 및 B는 다이 스테이지에 절결부가 제공되지 않는다.
이들 샘플 A 및 B는 포화 수분 함유 상태가 되기 쉽고, 특히 예비 처리에서, 24시간 동안 125 ℃의 온도로 초기 노출되고, 그 다음에 336 시간 동안 30 %의 습도 하에서 85 ℃의 온도로 노출되고, 216 시간 동안 70 %의 습도 하에서 30 ℃의 온도에 노출되고, 이들 내로의 수분 함량은 충분히 여과된다. 다음에, 10초 동안 260 ℃에서, 즉 실제 재유동 상태와 유사한 상태 하에서 가열 처리되고, 이들이 265 ℃로 가열되도록 두 번 재유동 된다. 그 다음에, 초음파 검사 설비가 반도체 장치 내측의 균열의 형성, 다이 스테이지에 대한 분리의 발생 및 반도체 집의 배면측에 대한 분리의 발생에 대한 검사를 수행하는데 이용된다. 결과는 도27에 도시되고, 테스트의 가속 때문에 다이 스테이지의 배면측과 반도체 칩의 배면측에서 분리가 필연적으로 발생된다.
도27은 다이 스테이지와 성형 수지 사이의 접합력이 비교적 약하기 때문에, 샘플 A 및 B에 대해 스테이지 배면측 분리율이 100 %인 반면, S2/S1 = 83 %인 샘플 A에 대해 칩 배면측 분리율은 82 %이고, S2/S1 = 18 %인 샘플 B에 대해 칩 배면측분리율이 15 %인 것을 도시하고, 칩 배면측 분리율은 반도체 칩의 배면측 면적(S1)에 대한 다이 스테이지의 배면측의 면적(S2)의 비율, 즉 S2/S1에 대략적으로 비례한다고 말할 수 있다. 즉, 반도체 칩의 배면측과 다이 스테이지의 배면측 모두가 동일한 비율로 노출될 때, 달리 말하면, S2/S1 = 50 %일 때, 스테이지 배면측 분리율은 100 %로 추정되며, 칩 배면측 분리율은 50 %이고, 비교하기 위한 동일한 상태 하에서, 스테이지 배면측 분리율은 칩 배면측 분리율의 두 배가 된다고 말할 수 있다. 이는 분리의 발생이 성형 수지의 접합력에 크게 종속되기 때문이고, 따라서 반도체 칩과 성형 수지 사이의 접합력이 1.00일 때, 다이 스테이지와 성형 수지 사이의 접합력은 0.50이라고 추측할 수 있다. 이러한 이유로, 다이 스테이지의 배면측의 면적(S2)을 반도체 칩의 배면측의 면적(S1)에서 뺀 면적(S1-S2)에 대해 1.00의 접합력으로 반도체 칩이 성형 수지와 결합되며, 다이 스테이지의 배면측 면적(S2)에 대해 0.50의 접합력으로 다이 스테이지가 성형 수지와 결합된다고 가정할 수 있다. 따라서, 도26의 최우측 열에 도시된 바와 같은 소정의 접합력은 샘플 A 및 B에 대해 각각 한정될 수 있다. 접합력에 대한 이러한 한정은 반도체 장치의 평가용으로 이용될 수 있다.
반도체 칩(8)이 다이 스테이지와 결합하는 상태 하에서, 반도체 칩(8)은 반도체 칩(8)의 "노출된" 배면측 면적, 즉 절결부(3)를 제외한 다이 스테이지(S2)의 배면측 면적(S2)을 반도체 칩(8)의 배면측 면적(S1)에서 뺀 전술한 면적(S1-S2)에 대해 1.00의 접합력에서 성형 수지(9)와 결합하면서, 다이 스테이지(2)는 다이 스테이지(2)의 배면측 면적(S2)에 대해 0.50의 접합력으로 성형 수지(9)와 결합한다.도5는 다이 스테이지(2)의 일측면의 길이가 전술한 설명을 고려하여 변화될 때, 함께 결합하는 반도체 칩(8) 및 다이 스테이지(2)와 접합되는 성형 수지(9)에 대한 접합력의 변화를 도시하고, 두 곡선들은 다이 스테이지(2)의 절결부(3)들의 형성에 대해 도시된다.
다이 스테이지(2)에 대해 충분히 높은 결합 강도를 확보하기 위해 접합력은 0.80 이상인 것이 바람직하다. 도4 및 5를 참조하면, 0.80 이상의 접합력을 보증하는 범위는 약 40 % 이하의 전술한 비율 S2/S1의 범위로 변환될 수 있다. 반도체 칩(8)과 다이 스테이지(2) 사이에서 성립되는 비교적 높은 접합력을 확보하기 위해, S2/S1 비율이 대략 10 % 이상인 것이 바람직하다. 즉, 전술한 식2에 기초하여 10 % 내지 40 %인 비율 S2/S1 범위가 추정될 수 있는 것이 바람직하다.
간단히, 식2가 만족하는 한, 반도체 장치의 리드 프레임은 납(Pb)과 같은 독성 물질을 포함하지 않는 무연 땜납을 이용함으로써 회로 기판과 결합되더라도, 반도체 장치가 회로 기판과 결합될 때 수행되는 가열 때문에 예기치 않게 본딩 와이어를 파단시키는 균열이 성형 수지에 형성되는 것을 방지하는 것이 가능하고, 따라서 전자 장치의 제조 수율을 증가시키는 것이 가능하다.
비율 S2/S1이 대략 18 %인 전술한 식2를 만족시키기 위해, 예를 들어 일측면의 길이가 4 ㎜로 설정되는 정방형의 반도체 칩이 각각의 측면에 절결부들이 형성되고 일측면의 길이가 2 ㎜로 설정된 정방형의 다이 스테이지와 함께 결합되고, 이들은 반도체 장치를 제조하도록 성형 수지 내에서 일체식으로 둘러싸여지고, 다음과 같은 평가 하에 놓여진다.
평가에서, 반도체 장치는 24시간 동안 125 ℃의 온도로 베이킹되고, 168시간 동안 85 ℃의 온도에서 30 %의 습도로 습윤되고, 120 시간 동안 30 ℃의 온도에서 70 %의 습도로 습윤되고, 10초간 2회 265 ℃의 피크 온도에서 땜납 재유동하는 동안 가열된다. 이러한 경우, 다이 스테이지에 대해 분리가 발견되지 않고, 따라서, 매우 우수한 결과가 얻어질 수 있다.
도6, 8 및 10은 각각 7 ㎜ ×7 ㎜ 치수, 10 ㎜ ×10 ㎜ 치수 및 12 ㎜ ×12 ㎜ 치수를 갖는 3 형식의 정방형의 반도체 칩에 대해 다이 스테이지의 일측면 길이의 변화에 대한 전술한 비율 S2/S1의 변화를 도시한다. 또한, 도7, 9 및 11은 정방형 반도체 칩의 3 형식 각각에 대해 접합력의 변화를 도시한다. 이들 그래프를 통해, 0.80 이상의 접합력의 범위는 약 40 % 이하의 S2/S1 비율의 범위로 바꿀 수 있고, 비율 S2/S1이 대략 10 % 이상인 것이 바람직하기 때문에, 반도체 장치는 전술한 식2를 만족한다고 일반적으로 말할 수 있다.
다음에, 본 발명의 제2 실시예가 설명되고, 제1 실시예에 이용된 것과 동일한 부품들은 동일한 도면 부호로 지시되고, 따라서, 상세한 설명은 생략된다.
도12a 및 12b는 본 발명의 제2 실시예에 따른 리드 프레임(1)과 반도체 장치(10)를 도시하고, 다이 스테이지(2)의 각각의 측면의 중심에 형성된 전술한 절결부(3)들에 부가하여, 배면측이 절반 에칭되는 다이 스테이지(2)의 내향으로 절결부(3)들을 둘러싸도록 제2 절결부(3A)들이 형성된다.
각각의 제2 절결부(3A)들은 절결부(3)들과 다이 스테이지(2)의 배면측에 대해 개방되고, 전술한 성형 단계에서, 성형 수지(9)는 다이 스테이지(2)의 절결부(3)에 부가하여 제2 절결부(3A) 내로 유동한다.
제2 실시예는 제1 실시예에서 설명한 바와 동일한 효과를 제공할 수 있다. 또한, 제2 절결부(3A)들의 형성 때문에, 전체 접합 면적은 다이 스테이지(2)의 배면측과 성형 수지(9) 사이에 형성된 동일한 면에서 감소되어 그 응력이 분산되고, 따라서, 다이 스테이지(2)와 성형 수지(9) 사이에서 분리가 발생하는 것을 어렵게 할 수 있다. 이러한 효과는 다이 스테이지(2)의 배면측을 샌드 블래스터 등을 이용하여 거칠게 제조함으로써 얻어질 수 있다.
다음에, 본 발명의 제3 실시예가 설명되고, 제1 및 제2 실시예들에 이용된 것과 동일한 부품들은 동일한 도면 부호로 지시되고, 따라서, 상세한 설명은 생략된다.
도13A 및 13B는 본 발명의 제3 실시예에 따른 리드 프레임(1)과 반도체 장치(10)를 도시하고, 제2 절결부(3A)들은 다이 스테이지(2)의 각각의 측면의 중심에 형성된 반원형 절결부(3)들을 둘러싸도록 다이 스테이지(2)의 상부면에 절반 에칭을 수행함으로써 형성된다.
제2 절결부(3A)들은 다이 스테이지(2)의 상부면의 절결부(3)들에서 개방되고, 전술한 성형 단계에서, 절결부(3)에 부가하여 성형 수지(9)가 제2 절결부(3A)들 내로 도입되어 제2 절결부(3) 내측에 부분적으로 형성된 성형 수지(9)가 반도체 칩(8)의 배면측에 결합된다.
제3 실시예는 제1 실시예에 제공된 바와 동일한 효과를 나타낼 수 있고, 제2 절결부(3A)의 형성 때문에, 반도체 칩(8)과 성형 수지(9) 사이의 전체 접촉 면적을증가시키는 것이 가능하다. 게다가, 제2 절결부(3A)들은 다이 스테이지(2)의 상부면의 측면에 형성되고, 따라서, 전술한 와이어 본딩 단계에서, 반도체 칩(8)을 장착하기 위한 기부로써 제공되는 다이 스테이지(2)용으로 고정된 안정적인 상태를 유지하는 것이 가능하다.
다음에, 본 발명의 제4 실시예가 설명되고, 제1 내지 제3 실시예들에 이용된 것과 동일한 부품들은 동일한 도면 부호로 지시되고, 따라서, 상세한 설명은 생략된다.
도14는 본 발명의 제4 실시예에 따른 리드 프레임(1)과 반도체 장치(10)를 도시하고, 다이 스테이지(2)는 반원형 절결부(3)에 부가하여 다이 스테이지(2)의 코너부를 통해 관통하는 관통 구멍(3B)을 구비한다.
각각의 관통 구멍(3B)들은 다이 스테이지(2)의 상부면과 배면측 모두에서 개방되고, 전술한 성형 단계에서, 절결부(3)에 부가하여 성형 수지(9)가 관통 구멍(3B) 내측으로 도입되어, 관통 구멍(3B)의 내측에 부분적으로 형성된 성형 수지(9)는 반도체 칩(8)의 배면측과 결합된다.
제4 실시예는 제1 실시예에서 제공된 것과 동일한 효과를 나타내고, 반도체 칩(8)과 성형 수지(9) 사이에 형성된 전체 접촉 면적을 더 증가시킬 수 있다. 게다가, 관통 구멍(3B)들은 다이 스테이지(2)의 외주부를 형성하는 다이 스테이지(2)의 각각의 측면들과 간섭하지 않고, 따라서, 전술한 와이어 본딩 단계에서, 반도체 칩(8)을 장착하기 위한 기부로서 제공되는 다이 스테이지(2)용으로 고정된 안정적인 상태를 유지하는 것이 가능하다. 부수적으로, 제4 실시예는 다이 스테이지(2)의 상부면 또는 배면측이 관통 구멍(3B)을 둘러싸는 소정의 면적에서 절반 에칭되는 방식으로 변형될 수 있다.
다음에, 본 발명의 제5 실시예가 설명되고, 제1 내지 제4 실시예에서 이용된 것과 동일한 부품들은 동일한 도면 부호로 지시되고, 따라서, 상세한 설명은 생략된다.
도15a 및 15b는 본 발명의 제5 실시예에 따른 리드 프레임(1)과 반도체 장치(10)를 도시하고, 제3 절결부(3C)들이 다이 스테이지(2)의 각각의 측면들의 중심에 형성된 "대향하는" 절결부(3)들 사이에서 연통을 제공하도록 다이 스테이지의 배면측에 절반 에칭을 수행함으로써 형성된다.
제3 절결부(3C)들은 다이 스테이지(2)의 배면측의 절결부(3)들 사이에서 개방되고, 전술한 성형 단계에서, 절결부(3)에 부가하여 성형 수지(9)가 제3 절결부(3C) 내로 도입된다.
제5 실시예는 제1 실시예에서 제공된 것과 동일한 효과를 나타내고, 제2 실시예에서 제공된 것과 동일한 효과를 나타낸다.
다음에, 본 발명의 제6 실시예가 설명되고, 제1 내지 제5 실시예에 이용된 것과 동일한 부품들은 동일한 도면 부호로 지시되고, 따라서, 상세한 설명은 생략된다.
도16a 및 16b는 본 발명의 제6 실시예에 따른 리드 프레임(1)과 반도체 장치(10)를 도시하고, 제3 절결부(3C)들이 다이 스테이지(2)의 각각의 측면들의 중심에 형성된 "대향하는" 절결부(3)들 사이에서 연통을 제공하도록 다이 스테이지(2)의상부면에 절반 에칭을 수행함으로써 형성된다.
제3 절결부(3C)들은 다이 스테이지(2)의 상부면의 절결부(3)들 사이에서 개방되고, 전술한 성형 단계에서, 절결부(3)들에 부가하여 성형 수지(9)가 제3 절결부(3C)들 내로 도입되어 제3 절결부(3C) 내에 부분적으로 형성된 성형 수지(9)는 반도체 칩(8)의 배면측과 결합된다.
제6 실시예는 제1 실시예에서 제공된 것과 동일한 효과를 나타내고, 제3 실시예에서 제공된 것과 동일한 효과를 나타낸다.
다음에, 본 발명의 제7 실시예가 설명되고, 제1 내지 제6 실시예들에 이용된 것과 동일한 부품들은 동일한 도면 부호로 지시되고, 따라서, 상세한 설명은 생략된다.
도17은 본 발명의 제7 실시예에 따른 리드 프레임(1)과 반도체 장치(10)를 도시하고, 복수의 반원형 절결부(3)들이 다이 스테이지(2)의 각각의 4 측면에 형성되어 제1 실시예에서 제공된 것과 동일한 효과를 나타내는 것이 가능하다.
다음에, 본 발명의 제8 실시예가 설명되고, 제1 내지 제8 실시예에서 이용된 것과 동일한 부품들은 동일한 도면 부호로 지시되고, 따라서, 상세한 설명은 생략된다.
도18a 및 18b는 본 발명의 제8 실시예에 따른 리드 프레임(1)과 반도체 장치(10)를 도시하고, 복수의 반원형 절결부(3)들이 다이 스테이지(2)의 각각의 4 측면들에 형성되고, 제4 절결부(3D)들이 절결부(3)들을 포함하는 다이 스테이지(2)의 외주부의 상부면에 절반 에칭을 수행함으로써 형성된다.
제4 절결부(3D)들은 코너부에서 다이 스테이지(2)의 상부면의 절결부(3)들 사이에서 개방되고, 전술한 성형 단계에서, 절결부(3)들에 부가하여 성형 수지(9)가 제4 절결부(3D) 내로 도입되어 제4 절결부(3D) 내에 형성된 성형 수지(9)는 반도체 칩(8)의 배면부와 결합된다.
제8 실시예는 제1 실시예에서 제공된 것과 동일한 효과를 나타낼 수 있고, 또한 제3 실시예에서 제공된 것과 동일한 효과를 나타낼 수 있다.
부수적으로, 다이 스테이지(2)의 절결부(3)들은 반원형에 제한될 필요가 없고, 예를 들어 삼각형 또는 장방형으로 변경될 수 있다.
전술한 바와 같이, 본 발명은 후술하는 다양한 효과와 기술적인 특징을 갖는다.
(1) 본 발명에 따른 리드 프레임을 포함하는 반도체 장치는 다이 스테이지의 외형이 반도체 칩의 외형보다 작게 형성되어 반도체 장치가 회로 기판에 납땜될 때 가열에 의해 다이 스테이지와 성형 수지 사이의 경계에 형성될 수 있는 분리 면적을 최소화할 수 있도록 설계된다. 이는 다이 스테이지에 인접해서 형성되는 분리 면적이 반도체 칩과 성형 수지 사이의 경계로부터 연장하는 것을 방지할 수 있고, 따라서, 본딩 와이어가 분리의 성장으로 야기된 균열의 형성에 의해 예기치 않게 파단되는 것을 방지할 수 있다.
(2) 복수의 절결부들이 다이 스테이지의 외주부에 적절하게 형성되어 절결부들의 내측에 형성된 성형 수지가 반도체 칩의 배면측에 단단히 결합될 수 있다. 따라서, 다이 스테이지와 성형 수지 사이의 경계에서 분리가 발생하더라도, 반도체칩과 성형 수지 사이의 경계 쪽으로 연장하지 않고, 따라서, 본딩 와이어가 분리의 성장으로 야기된 균열의 형성에 의해 예기치 않게 파단되는 것을 방지할 수 있다.
(3) 그 결과, 납(Pb)과 같은 독성 물질을 함유하지 않는 무연 땜납이 반도체 장치를 회로 기판에 단단히 결합시키는 데 이용되더라도, 가열 처리에서 성형 수지의 균열의 형성으로 인해 본딩 와이어가 예기치 않게 파단되는 것을 방지할 수 있다. 따라서, 환경 보호에 기여할 수 있는 전자 장치의 제조 수율을 증가시키는 것이 가능하다.
본 발명은 사상 및 필수적인 특징으로부터 벗어남없이 몇 가지 형상으로 구체화 될 수 있기 때문에, 본 실시예들은 예시적이지만 이에 제한되지 않고, 따라서 본 발명의 범주는 전술한 설명에 의해서가 아니라 첨부된 청구항들에 의해 한정되기 때문에, 청구항의 경계 및 범위 내에 있거나 또는 이러한 경계 및 범위의 등량물인 모든 변경은 청구항에 의해 포함된다.
상기와 같이 구성함으로써, 반도체 장치가 회로 기판에 장착될 때 가열 단계에서 성형 수지에 예기치 않게 형성된 균열에 의해 본딩 와이어가 파단되지 않는 리드 프레임 및 반도체 장치를 제공할 수 있다.

Claims (13)

  1. 리드 프레임(1)은,
    반도체 칩(8)을 장착하기 위한 다이 스테이지(2)와,
    상기 다이 스테이지의 외주부에 형성된 복수의 절결부(3)들을 포함하고,
    상기 다이 스테이지의 외형은 반도체 칩의 외형보다 작게 형성되고,
    상기 스테이지와 반도체 칩은 다이 스테이지의 절결부 내로 도입되는 성형 수지(9) 내에 일체식으로 둘러싸여지는 리드 프레임.
  2. 제1항에 있어서, 상기 다이 스테이지는 장방형이고, 다이 스테이지의 4 측면에 대해 복수의 절결부들이 내향으로 형성되는 리드 프레임.
  3. 제1항에 있어서, 상기 절결부들은 다이 스테이지의 내측에 형성된 절반 에칭부(3A, 3C)를 수반하는 리드 프레임.
  4. 제1항에 있어서, 상기 복수의 제2 절결부(3B)들은 절결부에 대해 다이 스테이지의 내측에 형성되는 리드 프레임.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, L1은 다이 스테이지의 각각의 측면용으로 설정된 길이를 지시하고, 각각의 절결부용으로 설정되는 길이 L2는 (L1×0.05) 내지 (L1 ×0.20)의 범위 내에서 한정되는 리드 프레임.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, S1은 반도체 칩의 전체 면적을 지시하고, 다이 스테이지의 전체 면적 S2는 (S1 ×0.10) 내지 (S1 ×0.40)의 범위 내에서 한정되는 리드 프레임.
  7. 반도체 장치(10)이며,
    반도체 칩(8)과,
    상기 반도체 칩을 장착하기 위한 다이 스테이지(2)를 갖는 리드 프레임(1)과,
    다이 스테이지의 외주부에 형성된 복수의 절결부(3)들과,
    다이 스테이지와 반도체 칩을 일체식으로 둘러싸는 성형 수지(9)를 포함하고,
    상기 다이 스테이지의 외형은 반도체 칩의 외형보다 작게 형성되고,
    상기 성형 수지는 다이 스테이지의 절결부 내로 도입되는 반도체 장치.
  8. 제7항에 있어서, 상기 다이 스테이지는 장방형이고, 복수의 절결부들은 다이 스테이지의 4 측면들에 대해 내향으로 형성되는 반도체 장치.
  9. 제7항에 있어서, 상기 절결부들은 다이 스테이지의 내측에 형성된 절반 에칭부(3A, 3C)를 수반하는 반도체 장치.
  10. 제7항에 있어서, 상기 복수의 제2 절결부(3B)들은 절결부들에 대해 다이 스테이지의 내측에 형성되는 반도체 장치.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서, L1은 다이 스테이지의 각각의 측면용으로 설정된 길이를 지시하고, 각각의 절결부용으로 설정되는 길이 L2는 (L1 ×0.05) 내지 (L1 ×0.20)의 범위 내에서 한정되는 반도체 장치.
  12. 제7항 내지 제10항 중 어느 한 항에 있어서, S1은 반도체 칩의 전체 면적을 지시하고, 다이 스테이지의 전체 면적 S2는 (S1 ×0.10) 내지 (S1 ×0.40)의 범위 내에서 한정되는 반도체 장치.
  13. 제7항 내지 제10항 중 어느 한 항에 있어서, 상기 리드 프레임은 무연 땜납을 이용함으로써 회로 기판에 결합되는 반도체 장치.
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