KR20040075021A - 매립형 금속 실리사이드 비트라인을 가지는 ｍｏｎｏｓ디바이스 - Google Patents

매립형 금속 실리사이드 비트라인을 가지는 ｍｏｎｏｓ디바이스 Download PDF

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Abstract

MONOS 디바이스 및 기판(30)상에 형성된 ONO(oxide-nitride-oxide)층(34, 36, 38)과 같은 전하 트래핑 절연층(32)을 가지는 상기 디바이스를 제조하는 방법. 리세스(44)는 ONO층(32)을 거쳐서 기판(30)에 생성된다. 금속 실리사이드 비트라인(48)은 리세스(44)에 형성되고 비트라인 산화물(54)은 금속 실리사이드의 상부에 형성된다. 워드라인(56)은 ONO층(32)과 비트라인 산화물(54) 위에 형성되고, 낮은 저항의 실리사이드(58)가 워드라인(56)의 상부에 제공된다. 상기 실리사이드(58)는 예를 들어, 레이저 열 어닐링에 의해 형성된다.

Description

매립형 금속 실리사이드 비트라인을 가지는 ＭＯＮＯＳ 디바이스{MONOS DEVICE HAVING BURIED METAL SILICIDE BIT LINE}
도 1은 전형적인 종래기술의 임의의 MONOS 셀을 도시한다. 셀은 주입형성된 소스(12)와 드레인(14)을 갖는 기판(10)을 포함하며, 이 기판(10)의 상부상에, 두 개의 산화물층들(18 및 20)사이에 위치된 질화물층(17)을 가지는 ONO(oxide - nitride - oxide)구조(16)가 배치된다. ONO구조(16)의 상부상에 게이트 전도체(22)가 배치된다. ONO구조(16)아래에 형성된 채널(15)이 소스(12)와 드레인(14)사이에 존재한다.
질화물 부(17)는 메모리셀을 프로그래밍하기 위한 보유(retention) 메카니즘을 제공한다. 보다 명확하게, 프로그래밍 전압이 소스(12), 드레인(14)과 게이트 전도체(22)에 공급될 때, 전자들은 드레인(14)쪽으로 흐르게 된다. 핫 전자 주입현상(hot electron injection phenomenon)에 따라, 일부 핫 전자들이 실리콘 산화물(18)의 하부를 관통하며 특히, 실리콘 산화물(18)이 얇다면, 핫 전자들은 질화물 부(17)에 모이게 된다. 본 기술분야에 공지된 바와 같이, 질화물 부(17)는 드레인(14)에 근접한 집중영역에서 도면부호 24로 표시된 전하를 보유한다. 집중전하(24)는 집중전하(24) 아래의 메모리셀 채널부분의 임계치가 채널(15) 잔존부분의 임계치보다 더 높아지도록 한다.
집중전하(24)가 존재할 때(즉, 셀이 프로그램되어질 때), 셀의 상승된 임계치는 셀의 판독동안 셀이 전도상태로 놓이도록 허여하지 않는다. 만약 집중전하(24)가 존재하지 않으면, 게이트 전도체(22)상의 판독전압은 매우 낮은 임계치를 극복할 수 있고 따라서, 채널(15)은 반전되어 전도상태로 된다.
매립형 비트라인들을 형성하기 위해 불순물들(dopants)은 기판에 주입될 수 있다. 이런 비트라인들은 반도체 디바이스의 규모의 견지에서 한정되고 비트라인의 저항의 견지에서 또한 한정된다. MONOS디바이스에서는 매우 낮은 저항을 가진 매립형 비트라인이 필요하고, 따라서 비트라인의 규모를 줄이는 것(scaling down)과 셀 크기의 축소를 허여한다.
본 발명은 반도체 디바이스 제조분야에 관한 것이며, 더 구체적으로는 MONOS(metal oxide nitride oxide semiconductor)셀들(cells)의 제조에 관한 것이다.
도 1은 종래기술의 MONOS 메모리 셀을 도시한 개략도.
도 2는 기판상의 ONO층의 형성에 후속하는 MONOS 디바이스의 부분을 나타낸 개략적인 단면도.
도 3은 본 발명의 실시예들에 따라서, ONO층상에 비트라인 마스크 형성후, 도 2의 구조를 도시하는 도면.
도 4는 본 발명의 실시예들에 따라서, ONO층을 거쳐서 기판으로 리세스가 에칭되어진 후, 도 3의 구조를 도시하는 도면.
도 5는 내화금속층의 증착후, 도 4의 구조를 도시하는 도면.
도 6은 본 발명의 실시예들에 따라서, 반응하지 않는 금속이 구조로부터 제거되고 금속 실리사이드를 형성하기 위한 어닐링후, 도 5의 구조를 도시하는 도면.
도 7은 본 발명의 실시예들에 따라서, 소스/드레인 영역들의 마스킹과 주입공정후, 도 6의 구조를 도시하는 도면.
도 8은 본 발명의 실시예들에 따라서, 금속 실리사이드 비트라인들 위에서 비트라인산화물의 형성후, 도 7의 구조를 도시하는 도면.
도 9는 본 발명의 실시예들에 따라서, 폴리실리콘 워드라인들이 ONO층과 비트라인산화물위에서 증착된 후, 도 8의 구조를 도시하는 도면.
도 10은 본 발명의 실시예들에 따라서, 낮은 저항의 실리사이드가 폴리실리콘 워드라인들상에 형성된 후, 도 9의 구조를 도시하는 도면.
도 11은 본 발명의 대안적인 실시예를 도시하는 도면.
이런 필요성과 다른 필요성들은 본 발명의 실시예들에 의해 만족되며, 본 발명의 실시예들은 기판상에 전하 트래핑 절연층(charge trapping dielectric layer)을 형성하는 단계와, 비트라인 패턴에 따라서 전하 트래핑 절연층을 통하여 리세스(recess)를 에칭하는 단계를 포함하는 MONOS 디바이스의 형성 방법을 제공한다.
비트라인에서의 금속 실리사이드 사용은 비트라인 선폭의 규모를 줄이는 것을 허여하는 매우 낮은 저항의 비트라인을 제공한다. 이것은 비트라인의 접촉빈도를 줄이며 셀크기의 축소를 허여한다. 또한, 비트라인의 플래너 아키텍쳐(planer architecture)가 제공될 수 있다.
본 발명의 어떤 실시예들에서, 기판의 리세스내에 금속실리사이드를 형성하기 위해서 레이저 열 어닐링공정이 사용된다. 레이저 열 어닐링의 사용은 낮은 열 계상(thermal budget)을 가지며 레이저 에너지를 정확하게 어닐링하는 제어방식으로 실리사이드화될 영역들에 금속실리사이드가 형성되어지도록 하는 것을 가능하게 한다.
초기에 기술된 필요성들은 본 발명의 실시예들에 의해 또한 만족되며, 본 발명의 실시예들은 기판, 기판상에 전하 트래핑 절연층, 및 전하 트래핑 절연층의 리세스를 포함하는 MONOS를 제공한다. 금속 실리사이드 비트 라인은 리세스에 제공되어진다.
본 발명의 상기 및 기타 특징들, 양상들, 및 장점들은 첨부된 도면들과 관련하여 기술된 이하의 본 발명의 상세한 설명으로부터 더욱 명백해진다.
본 발명은 매립형 비트라인들을 가진 MONOS 디바이스들에 관련된 문제들을 해결한다. 구체적으로, 본 발명은 MONOS 디바이스들에서 매립형 비트라인들의 저항을 줄이고, 전형적으로 주입된 이온들에 의해 이 비트라인들이 형성된다. 금속 실리사이드 비트라인들의 형성에 의해서, 본 발명은 비트라인들의 접촉빈도를 줄일 뿐만 아니라, 매우 낮은 저항의 비트라인들을 생성하고 비트라인들의 선폭 규모를줄이는 것을 허여한다. 또한, 금속 실리사이드 비트라인들의 사용은 셀 크기의 축소를 허여한다.
도 2는 기판(30)을 가진 MONOS 셀의 임의의 부분을 나타낸 단면도이다. 도 2에서 기판(30)은 P-형 기판이다. 기판(30)은 전하 트래핑 절연층(32)으로 오버레이 된다. 이하의 기술된 실시예에서, 전하 트래핑 절연층(32)은 ONO층(32)으로 지칭된다. 하지만, 본 발명의 다른 실시예들에서, 예컨대, 산화물/ 실리콘 산화질화물/산화물 층과 같은 당업자에게 공지된 다른 형태들의 전하 트래핑 절연층들이 채용된다. 도시된 ONO층(32)의 예시적인 실시예에서, 기판(30) 위의 하부 산화물 층(34)이 요망되는 두께로 성장한다. 이것은 하부 산화물 층(34)위에 질화물 층(36)의 증착에 수반된다. 상부 산화물 층(38)은 증착에 의한 질화물의 산화 또는 이들의 배합에 의해서 생성된다. ONO층(32)의 형성은 당업자에게 공지되어 있고 여타의 이런 통상적인 방법은 ONO층(32)을 생성하기 위해 채용될 수 있다.
그 다음 단계는 비트라인 마스크(40)(전형적으로 공지된 방식으로 패터닝된 포토레지스트(42))를 증착하는 단계에 관련되며, 칩의 메모리배열 부분내에 이런 비트라인 마스크의 레이아웃(layout)이 제공되어, 소스들의 라인들과 드레인들의 라인들을 형성하는 비트라인들을 생성한다. 도 3의 측면도는 패터닝된 포토레지스트(42)를 가진 메모리 배열부분내에서의 MONOS 부분을 도시한다. 비트라인 마스크(40)의 포토레지스트 컬럼들(columns)(42)은 비트라인들이 제공되지 않는 영역들을 정의한다. 이런 영역들은 디바이스들의 채널들에 관한 장소들이다.
도 4에서, 비트라인 마스크(40)를 거쳐서 상기 ONO층(32)이 에칭된다. 에칭은 상기 ONO층(32)을 거쳐서 기판(30)으로 임의의 특정 깊이까지 계속된다. 에칭단계를 형성하기 위해 반응이온 에칭인 이방성 에칭이 채용될 수 있다. 에칭단계 후, 통상적인 포토레지스트 제거기술들에 의해 비트라인 마스크(40)는 제거된다.
기판(30)에 리세스(44)를 제공하기 위한 에칭공정이 완료된 후, 내화 금속층(46)은 기판(30)과 ONO층(32) 위에 증착된다. 내화 금속층(46)은 텅스텐, 코발트, 니켈, 티탄, 백금 등과 같은 다수의 상이한 재료들중의 어느 하나가 될 수 있다. 이런 금속들이 실리콘과 반응하여 금속 실리사이드를 형성한다는 것은 공지되어있다. 내화 금속층(46)의 증착은 통상적인 방식으로 수행될 수 있다.
도 6은 리세스(44)내에 실리사이드를 생성하기 위한 어닐링 단계가 수행된 후의 도 5의 구조를 보여준다. 실리사이드(48)는 바람직하게 상기 형성된 낮은 저항상태의 특정한 금속 실리사이드이다. 내화 금속층(46)을 기판(30)의 실리콘과 반응하여 금속 실리사이드를 형성하도록 초래하는 RTA(rapid thermal annealing)공정이 채용될 수 있다. 하지만, 본 발명의 어떤 실시예들에서는 금속을 실리콘과 반응시키기 위해 LTA(laser thermal annealing)공정이 사용된다. 도 6의 화살표들(15)은 이것을 표시한다. 실리사이드를 형성하기 위해 LTA를 사용하는 단계의 일부 장점들은 LTA에 의해 제공된 낮은 열 계상과, LTA에 의해 레이저 에너지가 공급된 영역에 대한 정확한 제어가 가능하다는 점이다. 즉, 금속 실리사이드를 어닐링하기 위해 레이저 에너지는 비교적 정확하게 리세스들(44)에 향하게 될 수 있다.
레이저의 에너지흐름은 형성될 실리사이드의 타입, 실리사이드의 필요한 두께 등에 따라서 당업자에 의해 쉽게 결정된다. 레이저 열어닐링의 예시적인 파라미터들은 약 50mJ/㎠ 내지 약 1.3J/㎠사이의 에너지 유량(energy fluence)을 제공하는 것이 포함된다.
도 6은 어닐링 공정이 완료되고 실리사이드가 형성된 후, 남아있는 여타의 반응하지 않은 금속을 제거한 후의 구조를 또한 보여준다. 이런 반응하지 않은 금속을 제거하는 기술들은 당업자들에게 공지되어 있고, 형성된 금속 실리사이드의 특유한 타입에 의존한다.
도 7에서, 임의의 이온주입공정이 수행되어 기판(30)에 소스/드레인 영역들(52)이 생성된다. 소스/드레인 영역들은 금속 실리사이드 비트라인(48)을 통해서 비소가 주입되어 형성되며, 그 결과 소스/드레인 영역들은 비트라인들(48)에 언더라이(underlie)된다. 통상적인 마스킹과 주입공정은 소스/드레인 영역들(52)을 생성하기 위해 채용될 수 있다. 당업자는 적당한 선량(dosage)과 주입에너지를 선택할 수 있다. 하지만, 주입물들을 ONO 구조들에 셀프-얼라인(self-align)시키는 셀프-얼라인 주입이 사용될 수도 있으므로 마스킹 단계가 반드시 필요하지 않다는 것을 이해해야 한다.
비록 예시적인 실시예에서 이온주입 공정이 실리사이드화공정 후에 발생하는 것으로 기술되지만, 본 발명의 다른 실시예에서는 이온주입이 실리사이드화공정 전에 수행된다. 예를 들어, 주입에너지의 바람직한 선택으로, 비트라인 마스크(40)가 형성된 후에 불순물들이 주입될 수 있다. 하지만, 더욱 바람직한 실시예에서는 에칭이 완료된 후에 불순물들이 즉시 주입되고, 따라서 주입된 종의 의도하지 않은 제거를 방지한다.
도 8에서 보여지는 바와 같이, 비트 라인 산화물(54)은 금속 실리사이드 비트 라인(48) 상부상의 리세스(44)에 형성된다. 비트 라인 산화물(54)은 산화동작으로 비트 라인들(48) 위에서 열에 의해서 성장될 수 있다. 산화공정은 약 800℃의 낮은 온도에서의 산화공정이 될 수 있다. 대안적으로, 비트 라인 산화물(54)이 증착될 수 있다. 비트 라인 산화물(54)의 형성후, 폴리실리콘 또는 금속 워드 라인들(56)이 비트 라인 산화물(54)과 ONO층(32) 위에 증착된다. 폴리실리콘 워드 라인들은 (도 9에서 도시된) 워드라인 마스크에 의해서 형성된다. 비트 라인 산화물(54)은 ONO층(32)의 상부 산화물층(38)의 일부 또는 모두를 포함할 수 있다.
그 후 낮은 저항의 실리사이드(58)가 폴리실리콘 워드 라인(56)의 상부상에 제공된다. 낮은 저항의 실리사이드(58)는 폴리실리콘 워드 라인들(56) 상에 내화금속 증착과 어닐링(예를 들어, RTA 또는 LTA)에 의해 완성될 수 있다. 폴리실리콘상에 있지 않은 금속은 ONO층(32)의 산화물 또는 비트라인 산화물(54)을 덮으며 그러므로, 실리사이드를 형성하기 위한 산화물과 반응하지 않는다. 반응하지 않는 금속은 통상적인 기술에 의해 제거될 수 있다.
도 10의 결과적인 구조에서 도시된 바와 같이, 본 발명의 방법에 의해 매립형 금속 실리사이드 비트라인(48)을 가진 임의의 MONOS 디바이스가 제공된다. 생성된 바와 같은 MONOS 디바이스는 매우 낮은 저항의 비트라인을 가지며, 디바이스 성능을 개선시키며, 그리고 비트라인의 선폭을 줄이도록 하고 셀크기를 또한 줄이도록 하는 것을 허여한다. 또한, 비트라인의 접촉빈도를 또한 줄일 수 있다. 이런 구조의 다른 장점은 금속실리사이드 비트라인의 사용이 제공하는 플래너 아키텍쳐라는 점이다.
대안적인 실시예들에서, 도 11에서 도시된 바와 같이, 기판(30)이 에칭되지 않고, ONO층(32)만이 기판(30)에 놓인다. 실리사이드(48)가 기판(30)에 형성된다.
비록 본 발명이 상세하게 기술되고 도시되었지만, 이와 같은 기술과 도시는 오직 예시 및 도시를 위한 것이고 본 발명을 한정하려는 것은 아니며, 본 발명의 범주는 첨부된 청구항들에 의해서만 한정된다.

Claims (13)

  1. 기판(30)상에 전하 트래핑 절연층(32)을 형성하는 단계와;
    비트 라인 패턴에 따라서 상기 전하 트래핑 절연층(32)을 통해 리세스(44)를 에칭하는 단계와; 그리고
    상기 리세스(44)에 금속 실리사이드 비트라인(48)을 형성하는 단계를 포함하는 것을 특징으로 하는 MONOS(metal oxide nitride oxide semiconductor) 디바이스를 형성하는 방법.
  2. 제 1항에 있어서, 상기 금속 실리사이드 비트라인(48)을 형성하는 단계는 상기 리세스(44)에 내화 금속(46)을 증착하는 단계와; 그리고
    리세스(44)에 금속 실리사이드(48)를 형성하기 위해 리세스(44)내에서 레이저 열어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 금속 실리사이드 비트라인(48) 아래로 소스/드레인 영역들(52)을 형성하기 위해서, 불순물들(50)을 기판(30)에 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 금속 실리사이드 비트라인 위의 리세스에 산화물(54)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 2항에 있어서, 상기 레이저 열 어닐링하는 단계는 약 50mJ/㎠ 내지 약 1.3J/㎠ 사이의 에너지 유량(energy fluence)을 가진 레이저 에너지로 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 1항에 있어서, 상기 전하 트래핑 절연층(32)이 산화물 - 질화물 - 산화물 층인 것을 특징으로 하는 방법.
  7. 기판(30)과;
    상기 기판(30)상의 전하 트래핑 절연층(32)과;
    상기 전하 트래핑 절연층(32)의 리세스(44)와; 그리고
    상기 리세스(44)의 금속 실리사이드 비트라인(48)을 포함하는 것을 특징으로 하는 MONOS.
  8. 제 7항에 있어서, 상기 금속 실리사이드 비트라인(48)이 매립형 비트라인인 것을 특징으로 하는 MONOS.
  9. 제 8항에 있어서, 리세스에 있는 금속 실리사이드 비트라인상의 산화물, 및 상기 전하 트래핑 절연층과 산화물 위에 워드라인들을 더 포함하는 것을 특징으로 하는 MONOS.
  10. 제 9항에 있어서, 상기 금속 실리사이드 비트라인 밑에 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 MONOS.
  11. 제 10항에 있어서, 상기 금속 실리사이드 비트라인이 레이저 열 어닐링된 금속 실리사이드를 포함하는 것을 특징으로 하는 MONOS.
  12. 제 11항에 있어서, 상기 전하 트래핑 절연층이 ONO(oxide-nitride-oxide)층인 것을 특징으로 하는 MONOS.
  13. 제 11항에 있어서, 상기 리세스는 기판으로 확장되고 상기 금속 실리사이드 비트라인이 상기 리세스에 있는 것을 특징으로 하는 MONOS.
KR1020047009736A 2001-12-20 2002-12-11 매립형 금속 실리사이드 비트라인을 가지는 ｍｏｎｏｓ디바이스 KR100948199B1 (ko)

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