DE19946435A1 - Integrierter Halbleiter-Festwertspeicher - Google Patents

Abstract

Integrierter Halbleiter-Festwertspeicher - ROM - mit jeweils eine Speicherzelle bildenden MOS-Speichertransistoren (11-15), mit vergrabenen metallischen Bitleitungen (20, 21), die mit jeweils einer Source- bzw. Drainzone (12, 13) benachbarter MOS-Speichertransistoren (11-15) verbunden sind und mit Wortleitungen (24), die über Gateelektroden (15) der MOS-Speichertransistoren (11-15) verlaufen.

Description

Die vorliegende Erfindung betrifft einen integrierten Halb­ leiter-Festwertspeicher - ROM - nach dem Oberbegriff des Pa­ tentanspruchs 1.

Derartige im folgenden nur noch als ROMs bezeichnete Halblei­ ter-Festwertspeicher sind beispielsweise aus "IEEE JOURNAL OF SOLID-STATE CIRCUITS", VOL.-SC-11, NO. 3, Juni 1976, Seiten 360 bis 364 bekannt. Sie bestehen, soweit es sich um deren Speichermatrix handelt, aus in Zeilen und Spalten angeordne­ ten planaren, jeweils eine Speicherzelle bildenden MOS-Tran­ sistoren, wobei mindestens zwei Speicherzustände in Form einer logischen "1" bzw. einer logischen "0" durch unter­ schiedliche Einsatzspannungen dieser Transistoren definiert sind.

In einer ersten Richtung, beispielsweise in Spaltenrichtung der Matrix, verlaufen mit Sources und Drains der MOS-Transi­ storen elektrisch gekoppelte Bitleitungen, während in einer zweiten Richtung, beispielsweise in Zeilenrichtung der Ma­ trix, mit den Gates der MOS-Transistoren elektrisch gekoppel­ te Wortleitungen verlaufen.

Bei bekannten ROMs der in der vorgenannten Druckschrift be­ schriebenen Art liegen die Bitleitungen als dotierte, durch Diffusion oder Implantation hergestellte Zonen in dem die MOS-Transistoren enthaltenden Halbleitersubstrat. Diese Lei­ tungen sollen naturgemäß so niederohmig wie möglich sein, da­ mit Verluste entsprechend klein gehalten werden können. Dann können die Leitungen auch sehr lang sein.

Ziel bei der Integration von elektronischen Schaltungssy­ stemen sind immer größer werdende Integrationsdichten, um im­ mer mehr Funktionseinheiten, wie Transistoren, Dioden, Kapa­ zitäten usw., bezogen auf eine vorgegebene Chipfläche, unter­ bringen zu können. Dies ist u. a. aus wirtschaftlichen Ge­ sichtspunkten von Bedeutung, da Chipfläche einen stark ins Gewicht fallenden Kostenfaktor bedeutet. Speziell bei Halb­ leiterspeichern bedeutet eine große Integrationsdichte eine entsprechend große Speicherkapazität bezogen auf eine vorge­ gebene Chipfläche.

Dabei werden auch die Strukturen der Funktionseinheiten, wie Transistoren, Dioden, Kapazitäten usw. immer kleiner. So sind beispielsweise MOS-Transistoren heute schon kleiner als 200 nm. Für Bitleitungen der oben genannten Art sind die dotier­ ten Zonen entsprechend klein, was einen großen Verlustwider­ stand bedeutet. Dem könnte einmal durch hohe Dotierungskon­ zentrationen begegnet werden. Dabei können jedoch Leckströme zwischen Bitleitungen auftreten. Zum anderen könnten tiefe Diffusionen oder Implantationen in Betracht gezogen werden, wodurch eine Querschnittsflächenvergrößerung und damit eine Widerstandsverkleinerung erreichbar wäre. Da jedoch Diffusio­ nen und Implantationen nicht rein anisotrop, d. h. nicht nur in die Substrattiefe, sondern auch mit einem lateralen Anteil behaftet sind, bedeutet dies insgesamt eine Strukturvergröße­ rung und damit eine Beeinträchtigung der Integrationsdichte. Darüber hinaus treten bei den wiederholt auftretenden Tempe­ raturprozessen während der Herstellung in integrierten Syste­ men Ausdiffusionen auf, so daß dieses Verfahren für kleine Transistoren unterhalb von 200 nm nicht mehr geeignet ist.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Bitleitungsausgestaltung anzugeben, die auch für immer klei­ ner werdende Strukturen von ROM-Funktionseinheiten noch ge­ ringe Leitungswiderstände gewährleistet.

Diese Aufgabe wird bei einem integrierten Halbleiter-Fest­ wertspeicher - ROM - der gattungsgemäßen Art erfindungsgemäß durch die Maßnahmen nach dem kennzeichnenden Teil des Patent­ anspruchs 1 gelöst.

Weiterbildungen der Erfindung sind Gegenstand von Unteran­ sprüchen.

Die Erfindung wird nachfolgend anhand eines Ausführungsbei­ spiels gemäß der einzigen Figur der Zeichnung näher erläu­ tert.

Die Figur zeigt eine schematische Darstellung im Querschnitt eines Teils einer Speichermatrix eines ROM's.

In der Figur sind planare MOS-Speichertransistoren darge­ stellt, die durch eine Source- und Drainzone 12, 13, ein Ga­ teoxid 14 sowie eine Gateelektrode 15 gebildet sind. Die Transistoren sind in einer dotierten Wanne 11 in einem Halb­ leitersubstrat 10 ausgebildet. Das Substrat 10 aus Silizium kann p-leitend und die Wanne 11 ebenfalls p-leitend mit ge­ genüber dem Substrat 10 kleiner Dotierungskonzentration sein. Die Source- und Drainzonen 12 und 13 sind dann hochdotierte n-leitende Zonen, zwischen denen sich unterhalb des Gates 14 und 15 ein Kanal ausbildet. Die Gateelektrode 15 besteht üb­ licherweise aus Polysilizium. Über den Gates 14, 15 verlaufen Wortleitungen 24, welche die Gates der Transistoren in je­ weils einer Richtung der Speichermatrix elektrisch koppeln. Mindestens zwei logische Speicherzustände in Form einer logi­ schen "1" bzw. einer logischen "0" sind durch unterschiedli­ che Einsatzspannungen der Transistoren definiert. Insoweit entspricht der Aufbau eines erfindungsgemäßen ROM bekannten ROMs, wie sie etwa in der eingangs genannten Druckschrift be­ schrieben sind.

Erfindungsgemäß sind nun in einer zweiten Richtung der Spei­ chermatrix verlaufende Bitleitungen als vergrabene metalli­ sche Leitungen ausgebildet. Dazu sind in der Wanne 11 Gräben 18 - Trenches - vorgesehen, die wie Gräben für Grabenkapazi­ täten - Trenchkapazitäten - von integrierten Halbleiter-RAMs herstellbar sind. Diese Gräben 18 sind mit einer Isolation in Form eines Oxides 19 ausgekleidet, so daß in ihnen verlaufen­ de metallische Bitleitungen 20, 21, abgesehen von noch zu er­ läuternden elektrischen Anschlüssen 22 an Source- und Drain­ zonen 12, 13 der Transistoren vollständig durch dieses Oxid eingekapselt sind. Ausdiffusionen wie bei dotierten Bitlei­ tungen sind daher nicht mehr möglich.

Gemäß einer besonderen Ausführungsform der Erfindung sind die metallischen Bitleitungen 20, 21 zweischichtig ausgebildet, und zwar bestehen sie vorzugsweise aus einer unteren Wolfram­ silizidschicht 20 und einer darüberliegenden Polysilizium­ schicht 21. Gegen die Wortleitungen 24 sind die metallischen Bitleitungen 20, 21 durch eine Isolation in Form eines Oxides 23 isoliert. Durch die Dicke dieses Oxides kann eine kapazi­ tive Kopplung von Wort- und Bitleitungen reduziert werden.

Durch die erfindungsgemäße Ausbildung von vergrabenen Bitlei­ tungen wird der Vorteil erzielt, daß durch einen großen Quer­ schnitt der Bitleitungen ein geringer Widerstand bei Gewähr­ leistung einer hohen Integrationsdichte erzielbar ist, weil die Querschnittsvergrößerung wesentlich durch die Tiefe der Gräben 18 festgelegt werden kann.

Der elektrische Anschluß der Bitleitungen 20, 21 an die Source- und Drainzonen 12, 13 der Transistoren wird durch do­ tierte Polysiliziumzonen 22 an der den Transistoren zugekehr­ ten Oberseite der Gräben hergestellt. Dies bildet für den Herstellungsprozeß eines erfindungsgemäßen ROM den Vorteil, daß die Source- und Drainzonen 12, 13 der Transistoren durch Ausdiffusion aus diesen dotierten Polysiliziumzonen 12, 13 hergestellt werden können.

Zur Reduzierung von Überlappungskapazitäten zwischen Bitlei­ tungen und Transistoren sind Abstandszonen 16, 17 - Spacer - aus Siliziumnitrid vorgesehen, welche die Gates 14, 15 der Transistoren begrenzen.

Bei einem erfindungsgemäßen ROM teilt sich jeweils ein Block von Transistoren abwechselnd die vergrabenen Bitleitungen, wobei jeweils eine Bitleitung mit Sources bzw. Drains jeweils zweier Transistoren elektrisch verbunden ist.

Verfahrensschritte zur Herstellung eines erfindungsgemäßen ROM's, wie Diffusionen, Implantationen, Oxidationen, Herstel­ lung von Polysiliziumschichten, Nitridschichten und Silizid­ schichten sind an sich bekannt und brauchen daher nicht näher erläutert zu werden.

Claims (9)

1. Integrierter Halbleiter-Festwertspeicher - ROM - mit in einem Halbleitersubstrat (10, 11) angeordneten, jeweils eine Speicherzelle bildenden MOS-Speichertransistoren (11-15), mit Bitleitungen (20, 21), die im Halbleitersubstrat (10, 11) parallel zueinander in ersten Richtung verlaufen und elek­ trisch jeweils mit Source- bzw. Drainzonen (12, 13) benach­ barter MOS-Speichertransistoren (11-15) verbunden sind, und mit Wortleitungen (24), die parallel zueinander in einer zweiten Richtung lateral zur ersten Richtung über Gateelek­ troden (15) der MOS-Speichertransistoren (11-15) verlaufen, dadurch gekennzeichnet, daß die Bitlei­ tungen (20, 21) als metallische Leitungen in Gräben (18) im Halbleitersubstrat (10, 11) ausgebildet sind.

2. Halbleiter-Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die metallischen Bitleitun­ gen (20, 21) durch eine Auskleidung der Gräben (18) mit einem Isolator (19) gegen das Halbleitersubstrat (10, 11) isoliert und durch Halbleiterzonen (22) elektrisch mit Source- und Drainzonen (12, 13) der MOS-Speichertransistoren (11-15) ver­ bunden sind.

3. Halbleiter-Festwertspeicher nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die isolie­ rende Auskleidung (19) der Gräben (18) durch ein Halbleiter­ oxid gebildet ist.

4. Halbleiter-Festwertspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die die metallischen Bitleitungen (20, 21) mit Source- und Drainzonen (12, 13) der MOS-Speichertransistoren (11, 15) verbindenden Halbleiterzonen (22) aus Polysilizium bestehen.

5. Halbleiter-Festwertspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zwischen Isolatorschichten (23), welche die metallischen Bitleitungen (20, 21) gegen die Wortleitungen (24) isolieren und den Gate­ elektroden (15) der Speichertransistoren (11-15) isolierende Abstandsschichten (16, 17) vorgesehen sind.

6. Halbleiter-Festwertspeicher nach Anspruch 5, dadurch gekennzeichnet, daß die isolierenden Abstands­ schichten (16, 17) aus Siliziumnitrid bestehen.

7. Halbleiter-Festwertspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die metal­ lischen Bitleitungen (20, 21) aus einer Silizidschicht (20) und einer darüberliegenden Halbleiterschicht (22) bestehen, und daß die die Bitleitungen (20, 21) elektrisch mit Source- und Drainzonen (12, 13) der MOS-Speichertransistoren (11-15) verbindenden Halbleiterzonen (22) in den Gräben (18) zwischen den Polysiliziumschichten (21) und den Source- und Drainzonen (12, 23) liegen.

8. Halbleiter-Festwertspeicher nach Anspruch 7, dadurch gekennzeichnet, daß die Silizidschichten (20) der metallischen Bitleitungen (20, 21) aus Wolframsilizid be­ stehen.

9. Halbleiter-Festwertspeicher nach Anspruch 7 und/oder 8, dadurch gekennzeichnet, daß die Halblei­ terschichten (21) der metallischen Bitleitungen (20, 21) aus Polysilizium bestehen.