KR20040061273A - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 캐패시터의 상하부 전극으로 사용되는 Ru막을 결정질화하기 위한 열처리 공정에서 Ru막의 표면을 MPS 처럼 울퉁불퉁하게 형성하여 표면적을 증가시키고, 셀분리를 위한 식각 공정을 CMP로 실시하여 Ru막 상부의 식각면을 균일하게하여 불량발생을 방지하였으므로, 높이의 증가없이 정전용량의 확보가 용이하여 소자의 고집적화에 유리하고, 산화막 식각시 공정여유도가 증가되며, 전하저장전극의 균일도가 향상되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 캐패시터의 하부전극을 Ru막으로 사용하는 금속-절연막-금속(MIM) 캐패시터에서 Ru 하부 전극의 표면적으로 증가시키고, 셀별 분리시의 식각공정을 안정적으로 진행하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한것이다.

일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.

캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.

기존 0.1㎛ 디자인룰의 소자에서는 금속-절연막-반도체(MIS) 캐패시터나 금속-절연막-금속(MIM) 캐패시터의 경우 캐패시터의 종횡비가 20을 넘고, 홀 크기로 작아 캐패시터 형성 공정마진이 작아지고 있어 유전막의 두께를 감소시킬 수 있어 공정마진 확보가 용이한 Ru막을 전극으로 사용하고 있다.

도 1a 내지 도 1c은 종래 기술에 따른 반도체소자의 캐패시터 제조공정도로서, Ru 전하저장전극의 예이다.

먼저, 반도체기판(10)상에 전하저장전극 콘택 플러그(14)를 구비하는 층간절연막(12)을 형성하고, 상기 층간절연막(12)상에 식각장벽인 질화막(16)과 희생막인 산화막(18) 및 하드 마스크층(20)을 순차적으로 형성한다.

그다음 상기 하드 마스크층(20)상에 전하저장전극 식각 마스크인 감광막 패턴(도시되지 않음)을 형성한 후, 상기 감광막 패턴을 마스크로 하드 마스크층(20)과 산화막(18) 및 질화막(16)을 순차적으로 식각하여 상기 콘택플러그(14)를 노출시키는 전하저장전극용 콘택홀(22)을 형성하고, 상기 감광막 패턴을 제거한다. (도 1a 참조).

그후, 상기 구조의 전표면에 장벽금속층인 TiN층(24)과 Ru막(26)을 형성한 후, 200℃ 정도에서 열처리하여 결정화시키고, 상기 구조의 전표면에 식각 장벽이 되는 강화층(28)을 형성한다. 여기서 상기 강화층(28)은 후속 셀 분리 공정에서 실린더 내부의 Ru막(26)을 보호하는 층으로서, 감광막이나 SOG등의 절연막등으로 형성한다. (도 1b 참조).

그다음 에치백 공정을 진행하여 상기 하드마스크층(20) 표면 상부의 Ru막(26)과 TiN층(24)을 제거하여 셀 별로 분리 시킨후, 상기 나머지 강화층(28)을 제거하여 전하저장전극을 형성한다. (도 1c 참조).

상기와 같이 종래기술에 따른 반도체소자의 캐패시터 제조방법은, Ru막을 전하저장전극으로 사용하여도 정전용량을 확보하기 위하여 여전히 캐패시터의 높이가 높아 단차에 의해 식각 공정이 어려워지고, 후속 공정상에 어려운이 발생하며, 셀 분리를 위한 에치백 공정시 Ru의 측면 반응(side reaction)에 의해 실린더 내부에 부산물이 잔류할 수 있으며, Ru막의 상부면이 불균일하게 식각되어 소자의 균일성이 떨어져 공정 수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 유전막의 두께를 감소시킬 수 있는 Ru막 패턴을 안정적으로 형성할 수 있고 표면적으로 증가시킬 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도.

도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조 공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 30 : 반도체기판 12, 32 : 층간절연막

14, 34 : 콘택플러그 16, 36 : 질화막

18, 38 : 산화막 20, 40 : 하드 마스크층

22, 42 : 콘택홀 24, 44 : TiN층

26, 46 : Ru막 28, 48 : 강화층

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,

반도체기판 상에 층간절연막을 형성하는 공정과,

상기 층간절연막상에 전하저장전극 영역을 정의하는 콘택홀을 구비하는 절연막 패턴을 형성하는 공정과,

상기 구조의 전표면에 장벽금속층과 Ru막을 형성하는 공정과,

상기 Ru막을 열처리하여 표면이 울퉁불퉁한 결정화된 Ru막을 형성하는 공정과,

상기 구조의 전표면에 강화층을 형성하는 공정과,

상기 강화층과 그하부의 Ru막 및 장벽금속층을 순차적으로 CMP 방법으로 식각하여 샐별로 분리된 전하저장전극을 형성하는 공정을 구비함에 있다.

또한 본 발명의 다른 특징은, 상기 장벽금속층과 Ru막은 각각 10∼100Å, 50∼300Å 두께로 형성하며, 상기 열처리 공정을 400∼600℃에서 H₂, N₂또는 NH₃분위기에서 실시하고, 상기 CMP 공정을 산성 슬러리로 실시하며, 상기 셀분리 공정 후에 식각 잔류물 제거를 위한 세정공정을 NH₃OH+HF 및 SC-1 용액으로 실시하는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2c는 본 발명에 따른 반도체소자 캐패시터 제조 공정도이다.

먼저, 소자분리산화막과 트랜지스터 및 비트라인등의 소정의 하부 구조물을 반도체기판(30)상에 형성하고, 그 상부에 전하저장전극용 콘택플러그(34)를 구비하는 층간절연막(32)을 형성한다.

그후, 상기 층간절연막(32)상에 식각 장벽인 질화막(36)과, 전하저장전극 영역 정의를 위한 절연막인 산화막(38) 및 식각 마스크가되는 하드마스크층(40)을 순차적으로 형성하고, 전하저장전극 식각 마스크인 감광막 패턴(도시되지 않음)을 이용한 선택식각 공정으로 상기 하드 마스크층(40)과 산화막(38) 및 질화막(36)을 순차적으로 식각하여 상기 콘택플러그(34)를 노출시키는 전하저장전극용 콘택홀(42)을 형성한 후, 상기 구조의 전표면에 장벽금속층인 TiN층(44)과 도전층인 Ru막(46)을 순차적으로 각각 10∼100Å, 50∼300Å 두께로 형성한다. (도 2a 참조).

그다음 상기 구조의 반도체기판(30)을 400∼600℃에서 H₂, N₂또는 NH₃분위기에서 열처리하여 상기 Ru막(46)의 그레인을 성장시키면 Ru막(46)의 표면이 준안정상태폴리실리콘층 처럼 울퉁불퉁해져 표면적이 증가되면서 결정질화한다. 그후, 실린더 구조의 내측면의 취약 부분을 보호하기 위하여 전면에 강화층(48)을 SOG등의 산화막 재질이나 감광막 등으로 형성한다. (도 2b 참조).

그후, 상기 강화층(48)과 하부의 Ru막(46) 및 TiN층(44)을화학기계적연마(CMP) 방법으로 순차적으로 식각하여 산화막(38) 상부 표면을 노출시키면, Ru막(46) 및 TiN층(44)이 각 셀별로 분리된다. 여기서 상기 CMP 공정에서의 슬러리가 pH 2∼6 정도의 산성이며, 연마제로는 SiO₂, CeO₂등을 사용한다.

그다음 식각 잔류물 제거를 위한 세정공정을 NH₃OH+HF 및 SC-1 용액으로 실시한 후, 상기 강화층(48)을 제거한다. (도 2c 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 캐패시터의 상하부 전극으로 사용되는 Ru막을 결정질화하기 위한 열처리 공정에서 Ru막의 표면을 MPS 처럼 울퉁불퉁하게 형성하여 표면적을 증가시키고, 셀분리를 위한 식각 공정을 CMP로 실시하여 Ru막 상부의 식각면을 균일하게하여 불량발생을 방지하였으므로, 높이의 증가없이 정전용량의 확보가 용이하여 소자의 고집적화에 유리하고, 산화막 식각시 공정여유도가 증가되며, 전하저장전극의 균일도가 향상되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (6)

1. 반도체소자의 제조방법에 있어서,

   반도체기판 상에 층간절연막을 형성하는 공정과,

   상기 층간절연막상에 전하저장전극 영역을 정의하는 콘택홀을 구비하는 절연막 패턴을 형성하는 공정과,

   상기 구조의 전표면에 장벽금속층과 Ru막을 형성하는 공정과,

   상기 Ru막을 열처리하여 표면이 울퉁불퉁한 결정화된 Ru막을 형성하는 공정과,

   상기 구조의 전표면에 강화층을 형성하는 공정과,

   상기 강화층과 그하부의 Ru막 및 장벽금속층을 순차적으로 CMP 방법으로 식각하여 샐별로 분리된 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 장벽금속층과 Ru막은 각각 10∼100Å, 50∼300Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 열처리 공정을 400∼600℃에서 H₂, N₂및 NH₃로 이루어지는 군에서 임의로 선택되는 하나 또는 혼합 분위기에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 CMP 공정을 산성 슬러리로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
5. 제 4 항에 있어서,

   상기 CMP 공정에서의 슬러리가 pH 2∼6이고, 연마제로는 SiO₂또는 CeO₂를 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
6. 제 1 항에 있어서,

   상기 셀분리 공정 후에 식각 잔류물 제거를 위한 세정공정을 NH₃OH+HF 및 SC-1 용액으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.