KR20040059814A - 스트레스 제거를 위한 반도체 소자의 제조 방법 - Google Patents
스트레스 제거를 위한 반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20040059814A KR20040059814A KR1020020086318A KR20020086318A KR20040059814A KR 20040059814 A KR20040059814 A KR 20040059814A KR 1020020086318 A KR1020020086318 A KR 1020020086318A KR 20020086318 A KR20020086318 A KR 20020086318A KR 20040059814 A KR20040059814 A KR 20040059814A
- Authority
- KR
- South Korea
- Prior art keywords
- heat treatment
- temperature
- semiconductor device
- chemical vapor
- low pressure
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 126
- 150000004767 nitrides Chemical class 0.000 claims abstract description 54
- 238000007789 sealing Methods 0.000 claims abstract description 51
- 230000003647 oxidation Effects 0.000 claims abstract description 42
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 42
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 37
- 239000010937 tungsten Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 26
- 238000010438 heat treatment Methods 0.000 claims description 108
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 50
- 238000000151 deposition Methods 0.000 claims description 28
- 230000008021 deposition Effects 0.000 claims description 22
- 239000012298 atmosphere Substances 0.000 claims description 20
- 238000011065 in-situ storage Methods 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000000137 annealing Methods 0.000 abstract description 5
- 238000012545 processing Methods 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 66
- 230000035882 stress Effects 0.000 description 30
- 238000005137 deposition process Methods 0.000 description 18
- -1 tungsten nitride Chemical class 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 239000005380 borophosphosilicate glass Substances 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 210000004692 intercellular junction Anatomy 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000007669 thermal treatment Methods 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000011066 ex-situ storage Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 텅스텐막을 포함하는 게이트전극 형성후에 진행하는 선택산화 공정시 받은 스트레스를 제거하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 선택산화 공정 진행후에 게이트실링질화막을 증착하는 로에서 인시튜 또는 엑시튜로 스트레스를 제거하기 위한 열처리를 실시한 후 바로 게이트실링질화막을 증착하거나, 선택산화 공정 진행후에 게이트실링질화막을 증착하고, 동일 로 또는 서로 다른 로에서 엑시튜로 스트레스를 제거하기 위한 열처리를 실시하므로써, 선택산화 공정시 받은 스트레스 및 게이트실링질화막 공정시 받은 스트레스를 제거하여 리프레시 타임을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 텅스텐막을 포함하는 게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에는 게이트전극의 저항을 낮추기 위해 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 적층 게이트 구조(W/WN/Polysilicon)를 사용하고 있다.
그러나, 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 적층 게이트 구조는 후속 H2O 또는 O2를 이용한 높은 온도의 재산화 공정시 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 계면반응 및 텅스텐막의 산화에 따른 급격한 부피 팽창, 파티클 발생 등의 문제가 발생한다. 여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 실리콘기판에 잔류하는 폴리실리콘막 잔막을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트전극의 에지쪽에 있는 산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.
그렇기 때문에 재산화공정은 필수적으로 진행되어야 한다.
이를 극복하기 위해 개발된 공정이 선택 산화(Selective oxidation) 공정이다. 즉, 수소 부화(H2rich)의 산화 분위기(H2O, H2)에서 텅스텐막과 텅스텐질화막(W/WN)은 산화시키지 않고, 폴리실리콘막 및 실리콘기판만을 산화시키는 공정이다.
이와 같은 선택산화 공정은 GIDL(Gate Induced Drain Leakage) 특성을 확보하기 위하여 반드시 필요한 게이트 버드빅(gate bird's beak)을 형성하기 위한 것이다.
도 1a은 종래 기술에 따른 텅스텐막을 포함하는 게이트전극을 구비한 반도체 소자의 제조 방법을 도시한 공정 흐름도이고, 도 1b는 도 1a에 따른 단면도이다.
도 1a에 도시된 바와 같이, 종래 기술은 크게 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 순서로 적층된 게이트전극을 형성하는 게이트전극 패터닝 공정(S1), 급속열처리 방식의 선택산화 공정(S2), 게이트실링질화막 증착 공정(S3), 게이트스페이서산화막 증착 공정(S4), 층간절연막(BPSG) 증착 공정(S5), 소스/드레인의 활성화를 위한 급속열처리 공정(S6), 층간절연막(BPSG) 플로우를 위한 열처리 공정(S7)으로 구성된다.
도 1b에 도시된 바와 같이, 먼저 필드산화막(FOX)이 형성된 반도체 기판(11) 상에 게이트산화막(12)을 성장시키고, 게이트산화막(12) 상에 폴리실리콘막(13), 텅스텐질화막(14), 텅스텐막(15) 및 하드마스크(16)를 차례로 증착한다. 다음에,하드마스크(16), 텅스텐막(15), 텅스텐질화막(14) 및 폴리실리콘막(13)을 순차적으로 식각하여 게이트전극을 정의한다.
다음에, 게이트 버드빅(17)을 형성하기 위하여 H2O 분위기에서 선택 산화 공정을 실시한다. 이때, 폴리실리콘막(13)의 측면만 선택적으로 산화시켜 폴리실리콘막(13)의 양측벽에 실리콘산화막(18a)을 형성시키며, 아울러 반도체 기판(11)에도 실리콘산화막(18b)이 형성된다.
다음에, 텅스텐막이 후속 열공정에서 산화되는 것을 방지하기 위하여 게이트전극을 포함한 전면에 게이트실링질화막(gate sealing nitride, 19)을 형성한다.
그러나, 종래기술과 같은 반도체 소자는 데이터 리텐션 타임(Data retention time) 특성 저하의 문제점이 나타나고 있다. 이와 같은 문제점은 반도체 제조 공정중에 있는 많은 열처리중 급속열처리(RTP) 방식에 의한 열처리를 실시할 때 웨이퍼에 가해지는 급격한 열이력에 의하여 셀접합에 열적 스트레스(Thermal stress)에 의한 트랩(trap) 또는 결함(defect)이 유발되어 이들이 누설전류의 통로 역할을 하므로써 데이터리텐션타임의 감소로 리프레시 타임 오류(refresh time fail)를 초래한다.
특히, 도 1b와 같이, 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 삼중막(W/WN/Polysilicon)의 게이트전극을 채용하는 DRAM 반도체소자에서 GIDL 특성을 확보하기 위하여 반드시 필요한 선택 산화 공정을 실시하는데, 이 선택 산화 공정의 열이력 방식이 급속열처리 방식에 의한 승온 및 강온의 열이력 방식을 채택하고 있어 이에 의해 반도체 기판에 열적 스트레스가 가해져 게이트채널이나 셀접합에 트랩사이트나 결함이 생성되어 이들을 통한 접합누설이 증가한다.
현재, 0.13㎛ 이하 기술 제품에서의 게이트전극 이후 공정 절차에서는 이 선택 산화 공정 이후에 받는 스트레스를 완화시켜주지 않고 바로 텅스텐막을 보호하는 목적의 게이트실링질화막 증착 및 후속 공정들을 진행하기 때문에, 열적 스트레스가 더 심해지고, 이로 인해 기판이 받는 스트레스 정도가 심해져 리프레스 열화가 심해진다.
도 2는 종래 기술의 공정 진행에 따른 스트레스 이력을 도시한 도면이다. 여기서, 가로좌표는 각 공정을 나타내고, 세로좌표는 스트레스를 나타내며, 그래프는 각각 게이트전극 모서리(gate edge), 스페이서 모서리(spacer edge), 필드산화막 상부 모서리(STI top corner) 및 필드산화막 하부 모서리(STI bottom corner) 등의 시편이 각 공정에 따라 받는 스트레스를 나타낸다.
도 2에 도시된 바와 같이, 필드산화막 형성을 위한 트렌치(trence) 공정 및 웰 어닐링(well annealing) 공정에서 각 시편이 받는 스트레스보다도 게이트산화막 공정, 게이트전극 패터닝 과정 및 선택산화 공정에서 받는 스트레스가 더 높고, 층간절연막 플로우 공정에서 다소 스트레스가 감소하기 시작한다. 특히, 선택산화 공정에서 각 시편이 강하게 스트레스를 받고 있다(X).
따라서, 선택산화 공정에서 받는 스트레스를 완화 및 제거시켜주기 위한 방법이 필요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 텅스텐막을 포함하는 게이트전극 형성후에 진행하는 선택산화 공정시 받은 스트레스를 제거하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a은 종래 기술에 따른 텅스텐막을 포함하는 게이트전극을 구비한 반도체 소자의 제조 방법을 도시한 공정 흐름도,
도 1b는 도 1a에 따른 단면도,
도 2는 종래 기술의 공정 진행에 따른 스트레스 이력(stress history)을 도시한 도면,
도 3은 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 흐름도이다.
도 4는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 흐름도,
도 5는 도 3 및 도 4의 게이트실링질화막의 증착 공정 순서도,
도 6은 본 발명의 제3실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 흐름도,
도 7은 열처리 공정후 스트레스 변화를 도시한 도면.
표1은 종래 기술과 본 발명에 의한 리프레시타임 비교 결과.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트산화막, 폴리실리콘막, 텅스텐막 및 하드마스크의 순서로 적층된 적층막을 형성하는 단계, 상기 적층막 중에서 상기 폴리실리콘막만을 선택적으로 산화시키는 선택산화 단계, 상기 선택산화시 받은 스트레스를 제거하기 위한 열처리 단계, 및 상기 열처리된 결과물 상에 게이트실링질화막을 형성하는 단계를 포함하는 것을 특징으로 한다. 바람직하게, 선택산화시 받은 스트레스를 제거하기 위한 열처리 단계는, 동일 저압화학기상증착 로에서 인시튜 또는 엑시튜 방식으로 이루어지며, 열처리 온도까지 승온시킨 후 열처리하고, 다시 증착온도까지 강온시킨 후 게이트실링질화막을 증착하는 것을 특징으로 하며, 열처리 온도는 750℃∼1000℃를 포함하고, 열처리 온도까지 서서히 올리는 승온속도는 분당 3℃∼25℃를 포함하고, 증착온도까지 서서히 내리는 강온속도는 분당 분당 1℃∼20℃를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트산화막, 폴리실리콘막, 텅스텐막 및 하드마스크의 순서로 적층된 적층막을 형성하는 단계, 상기 적층막 중에서 상기 폴리실리콘막만을 선택적으로 산화시키는 선택산화 단계, 상기 선택산화된 결과물 상에 게이트실링질화막을 형성하는 단계, 및 상기 선택산화 및 상기 게이트실링질화막 형성시 받은 스트레스를 제거하기 위한 열처리 단계를 포함하는 것을 특징으로 한다. 바람직하게, 선택산화 및 상기 게이트실링질화막 형성시 받은 스트레스를 제거하기 위한 열처리 단계는, 동일 로 또는 서로 다른 로에서 엑시튜으로 이루어지며, 열처리 온도까지 승온시킨 후 열처리하고, 다시 상온까지 강온시키는 것을 특징으로 하며, 열처리 온도는 750℃∼1000℃를 포함하고, 열처리 온도까지 서서히 올리는 승온속도는 분당 3℃∼25℃를 포함하고, 언로드전 상온까지 서서히 내리는 강온속도는 분당 분당 1℃∼20℃를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 흐름도이다.
도 3을 참조하면, 본 발명의 제1실시예는, 크게 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 순서로 적층된 게이트전극을 형성하는 게이트전극 패터닝 공정(S11), 급속열처리(RTP) 방식의 선택산화 공정(S12), 저압화학기상증착 로에서의 진공 열처리 공정(S13), 게이트실링질화막 증착 공정(S14), 게이트스페이서산화막 증착 공정(S15), 층간절연막(BPSG) 증착 공정(S16), 소스/드레인의 활성화를 위한 급속열처리 공정(S17), 층간절연막(BPSG) 플로우를 위한 열처리 공정(18)으로 구성된다. 여기서, 저압화학기상증착 로에서의 진공 열처리 공정(S13)과 게이트실링질화막 증착 공정(S14)은 인시튜(in-situ) 방식으로 진행한다.
도 3에 도시된 것처럼, 급속열처리 방식의 선택산화 공정(S12)후에 바로 저압화학기상증착 로에서의 진공 열처리 공정(S13)을 진행하여 선택산화 공정(S12)시에 급속열처리 방식에 의해 유발되는 스트레스를 제거하고, 아울러 게이트산화막 하부의 반도체 기판의 셀접합에 생성된 트랩 또는 결함을 큐어링시킨다.
다음으로 후속 공정에서 텅스텐막이 이상산화되는 것을 방지하기 위한 게이트실링질화막 증착 공정(S14)을 진행하는데, 이때, 저압화학기상증착 로에서의 진공 열처리 공정(S13)시의 저압화학기상증착 로에서 인시튜 방식으로 게이트실링질화막을 증착한다. 예컨대, 저압화학기상증착 로에서의 진공 열처리 공정(S13)시 열처리 온도를 게이트실링질화막을 증착하기 위한 온도로 서서히 내린 후에 게이트실링질화막을 인시튜로 증착한다.
결국, 저압화학기상증착 로에서의 진공 열처리 공정(S13)과 게이트실링질화막 증착 공정(S14)을 인시튜 방식으로 진행하여, 즉 저압화학기상증착 로에서 진공분위기하, 750℃ 이상의 고온까지 낮은 승온속도로 온도를 올렸다 내리면서 스트레스에 의하여 왜곡된 반도체 기판의 상태를 회복시켜 선택산화 공정(S12)시에 받은 스트레스에 의해 생성된 트랩이나 결함을 큐어링해주므로써 접합의 누설경로를 제거하는 것이다.
도 3과 같은 반도체 소자 제조 공정에서, 저압화학기상증착 로에서의 진공열처리 공정(S13)을 고온, 상압, 질소분위기에서 장시간 실시하므로써 질소 가스에 함유된 불순물과 상압하에서 잔조하는 산소 성분에 의하여 유발될 수 있는 텅스텐막의 이상산화를 방지하고, 게이트실링질화막 증착시 인시튜 진공 열처리가 가능하여 공정 단순화의 장점도 갖는다.
바람직하게, 열처리 공정과 게이트실링질화막 증착 공정의 인시튜 방식은, 선택산화 공정을 거친 반도체 기판을 저압화학기상증착 로로 로드한 후, 저압화학기상증착 로의 온도를 상온으로부터 열처리 온도까지 서서히 올리면서 진공분위기에서 열처리하고, 저압화학기상증착 로의 온도를 열처리 온도로부터 증착온도까지 서서히 내리면서 게이트실링질화막을 증착하고, 저압화학기상증착 로의 온도를 상온으로 내린후에 반도체 기판을 언로드한다. 이때, 열처리 온도는 750℃∼1000℃를 포함하고, 진공분위기는 10-3torr∼10-2torr를 포함하며, 열처리 온도까지 서서히 올리는 승온속도는 분당 3℃∼25℃를 포함하고, 증착온도까지 서서히 내리는 강온속도는 분당 분당 1℃∼20℃를 포함하며, 열처리 시간은 10분∼240분의 범위이다.
도 4는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 흐름도이다.
도 4를 참조하면, 본 발명의 제2실시예는, 크게 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 순서로 적층된 게이트전극을 형성하는 게이트전극 패터닝 공정(S21), 급속열처리 방식의 선택산화 공정(S22), 저압 화학기상증착 로(LP CVD furnace)에서의 진공 열처리 공정(S23), 저압 화학기상증착 로에서의 게이트실링질화막 증착 공정(S24), 게이트스페이서산화막 증착 공정(S25), 층간절연막(BPSG) 증착 공정(S26), 소스/드레인의 활성화를 위한 급속열처리 공정(S27), 층간절연막(BPSG) 플로우를 위한 열처리 공정(28)으로 구성된다. 여기서, 저압화학기상증착 로에서의 진공 열처리 공정(S23)과 게이트실링질화막 증착 공정(S24)은 엑시튜(ex-situ) 방식으로 진행한다.
도 4에 도시된 것처럼, 급속열처리 방식의 선택산화 공정(S22)후에 저압화학기상증착 로에서의 진공 열처리 공정(S23)을 진행하여 선택산화 공정(S22)시에 급속열처리 방식에 의해 유발되는 스트레스를 제거하고, 아울러 게이트산화막 하부의 반도체 기판의 셀접합에 생성된 트랩 또는 결함을 큐어링시킨다.
다음으로 후속 공정에서 텅스텐막이 이상산화되는 것을 방지하기 위한 게이트실링질화막 증착 공정(S14)을 동일 저압화학기상증착 로 또는 서로 다른 저압화학기상증착 로에서 엑시튜 방식으로 진행한다.
바람직하게, 엑시튜 방식은, 선택산화 단계를 거친 반도체 기판을 제1저압화학기상증착 로로 로드한 후, 제1저압화학기상증착 로의 온도를 상온으로부터 열처리 온도까지 서서히 올리면서 진공분위기에서 열처리하고, 제1저압화학기상증착 로의 온도를 열처리 온도로부터 상온으로 내린후에 반도체 기판을 언로드하며, 다음에, 언로드된 반도체 기판을 다시 제1저압화학기상증착 로 또는 제2저압화학기상증착 로로 로드하여 게이트실링질화막을 증착한다. 이때, 열처리 온도는 750℃∼1000℃를 포함하고, 진공분위기는 10-3torr∼10-2torr를 포함하며, 열처리 온도까지 서서히 올리는 승온속도는 분당 3℃∼25℃를 포함하고, 증착온도까지 서서히 내리는 강온속도는 분당 분당 1℃∼20℃를 포함한다. 그리고, 열처리 시간은 10분∼240분의 범위이다.
도 5는 도 3 및 도 4의 게이트실링질화막의 증착 공정 순서도이다.
도 5에 도시된 바와 같이, 저압화학기상증착 로에 반도체 기판을 로드(load)한 후, 서서히 온도를 올려 열처리한 후, 다시 온도를 내려 게이트실링질화막을 증착하고, 온도를 로드시 온도로 내린 후 언로드(unload)한다. 이때, 게이트실링질화막을 증착하기전 분위기는 진공을 유지한다.
도 6은 본 발명의 제3실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 흐름도이다.
도 6을 참조하면, 본 발명의 제1실시예는, 크게 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 순서로 적층된 게이트전극을 형성하는 게이트전극 패터닝 공정(S31), 급속열처리 방식의 선택산화 공정(S32), 게이트실링질화막 증착 공정(S33), 저압화학기상증착 로 또는 어닐링 로에서의 열처리 공정(S34), 게이트스페이서산화막 증착 공정(S35), 층간절연막(BPSG) 증착 공정(S36), 소스/드레인의 활성화를 위한 급속열처리 공정(S37), 층간절연막(BPSG) 플로우를 위한 열처리 공정(38)으로 구성된다.
도 6에 도시된 것처럼, 제1실시예 및 제2실시예와 달리, 게이트실링질화막 증착 공정을 진행한 후에, 스트레스를 제거하기 위한 저압화학기상증착 로 또는 어닐링 로에서의 열처리 공정(S34)을 진행한다. 이와 같이, 게이트실링질화막 증착공정(S33)을 진행한 후에, 스트레스를 제거하기 위한 열처리 공정을 진행하면, 선택산화공정(S32)시에 받은 스트레스는 물론 게이트실링질화막 증착 공정(S33)시에 받은 스트레스까지도 제거한다.
예컨대, 게이트실링질화막 증착후에 진행하는 열처리 공정은 저압화학기상증착 로 또는 열처리 로(Anneal furnace)에서 진공(vacuum) 또는 질소 및 비활성가스 분위기에서 750℃ 이상의 고온까지 서서히 승온한 후 열처리한 다음, 다시 상온까지 서서히 온도를 내린다. 이때, 게이트실링질화막 증착 공정(S33)과 열처리 공정(S34)은 동일 로 또는 서로 다른 로에서 엑시튜 방식으로 이루어진다.
바람직하게, 게이트실링질화막 증착 공정(S33)과 열처리 공정(S34)의 엑시튜 방식의 제1방법은, 제1저압화학기상증착 로에서 상기 게이트실링질화막을 증착한 후, 게이트실링질화막이 증착된 반도체 기판을 제2저압화학기상증착 로로 로드하고, 제2저압화학기상증착 로의 온도를 상온으로부터 열처리 온도까지 서서히 올리면서 진공분위기에서 열처리한 후, 제2저압화학기상증착 로의 온도를 열처리 온도로부터 상온으로 내린후에 반도체 기판을 언로드한다. 그리고, 엑시튜 방식의 제2방법은 저압화학기상증착 로에서 상기 게이트실링질화막을 증착하고, 게이트실링질화막이 증착된 반도체 기판을 열처리 로로 로드한 후, 열처리 로의 온도를 상온으로부터 열처리 온도까지 서서히 올리면서 진공분위기에서 열처리하고, 열처리 로의 온도를 열처리 온도로부터 상온으로 내린후에 반도체 기판을 언로드한다.
위와 같은 엑시튜 방식의 제1,2 방법시, 열처리 온도는 750℃∼1000℃를 포함하고, 진공분위기는 10-3torr∼10-2torr를 포함하며, 열처리 온도까지 서서히 올리는 승온속도는 분당 3℃∼25℃를 포함하고, 언로드전까지 서서히 내리는 강온속도는 분당 1℃∼20℃를 포함한다. 그리고, 열처리 시간은 10분∼240분의 범위이다.
도 7은 열처리 공정후 스트레스 변화를 도시한 도면이다. 세로 좌표는 스트레스를 나타내고, 가로 좌표는 게이트전극 모서리(gate edge), 스페이서 모서리(spacer edge), 필드산화막 상부 모서리(STI top corner) 및 필드산화막 하부 모서리(STI bottom corner) 등의 시편을 나타낸다.
도 7에 도시된 바와 같이, 선택산화 공정후에 스트레스 제거를 위한 열처리 공정을 진행하지 않은 베이스의 경우에 비해, 게이트실링질화막 증착전 로 열처리, 게이트실링질화막 증착후 로 열처리, 게이트실링질화막 증착전후 로 열처리를 진행한 경우가 게이트전극 모서리, 스페이서 모서리, 필드산화막 상부 모서리 및 필드산화막 하부 모서리에서 스트레스가 감소함을 알 수 있다.
다음의 표1은 종래 기술과 본 발명에 의한 리프레시 타임을 비교한 결과를 나타낸 것이다.
| 250ms(tREF) | |
| 종래기술 | 89.2 |
| 진공 열처리 30초 | 91.3 |
| 진공 열처리 60초 | 92.1 |
표1에 따르면, 진공 열처리를 추가함에 따라 리프레시 타임(tREF)이 향상되는 효과를 얻고, 진공 열처리시 시간이 길수록 그 효과가 더 큼을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 선택산화 공정시에 받은 스트레스를 게이트실링질화막 증착전 또는 증착후에 제거해주므로써 셀접합에서의 누설전류를 감소시켜 소자의 데이터리텐션 능력을 극대화하고 리프레시 타임을 향상시켜 소자의 특성 및 수율을 증대시킬 수 있는 효과가 있다.
또한, 스트레스를 제거하기 위한 열처리 공정으로 인시튜 방식을 채택하므로써 게이트전극 시트저항 및 셀콘택저항의 개선이 수반되어 반도체 소자의 속도 특성을 향상시킬 수 있는 효과가 있다.
또한, 신규 장비의 투자 및 공정수의 증가없이 소자특성을 개선시키므로 비용을 절감할 수 있는 효과가 있다.
Claims (20)
- 반도체 기판 상에 게이트산화막, 폴리실리콘막, 텅스텐막 및 하드마스크의 순서로 적층된 적층막을 형성하는 단계;상기 적층막 중에서 상기 폴리실리콘막만을 선택적으로 산화시키는 선택산화 단계;상기 선택산화시 받은 스트레스를 제거하기 위한 열처리 단계; 및상기 열처리된 결과물 상에 게이트실링질화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 열처리 단계와 상기 상기 게이트실링질화막을 형성하는 단계는,동일 저압화학기상증착 로에서 인시튜 방식으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 인시튜 방식은,상기 선택산화 단계를 거친 상기 반도체 기판을 상기 저압화학기상증착 로로로드하는 단계;상기 저압화학기상증착 로의 온도를 상온으로부터 열처리 온도까지 서서히 올리면서 진공분위기에서 열처리하는 단계;상기 저압화학기상증착 로의 온도를 상기 열처리 온도로부터 증착온도까지 서서히 내리면서 상기 게이트실링질화막을 증착하는 단계; 및상기 저압화학기상증착 로의 온도를 상온으로 내린후에 상기 반도체 기판을 언로드하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 열처리 온도는 750℃∼1000℃를 포함하고, 상기 진공분위기는 10-3torr∼10-2torr를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 열처리 온도까지 서서히 올리는 승온속도는 분당 3℃∼25℃를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 증착온도까지 서서히 내리는 강온속도는 분당 분당 1℃∼20℃를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 열처리는,10분∼240분동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 열처리 단계와 상기 상기 게이트실링질화막을 형성하는 단계는,동일 저압화학기상증착 로 또는 서로 다른 저압화학기상증착 로에서 엑시튜 방식으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 엑시튜 방식은,상기 선택산화 단계를 거친 상기 반도체 기판을 제1저압화학기상증착 로로로드하는 단계;상기 제1저압화학기상증착 로의 온도를 상온으로부터 열처리 온도까지 서서히 올리면서 진공분위기에서 열처리하는 단계;상기 제1저압화학기상증착 로의 온도를 상기 열처리 온도로부터 상온으로 내린후에 상기 반도체 기판을 언로드하는 단계; 및상기 언로드된 반도체 기판을 다시 제1저압화학기상증착 로 또는 제2저압화학기상증착 로로 로드하여 상기 게이트실링질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 열처리 온도는 750℃∼1000℃를 포함하고, 상기 진공분위기는 10-3torr∼10-2torr를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 열처리 온도까지 서서히 올리는 승온속도는 분당 3℃∼25℃를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 증착온도까지 서서히 내리는 강온속도는 분당 분당 1℃∼20℃를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 열처리는,10분∼240분동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 게이트산화막, 폴리실리콘막, 텅스텐막 및 하드마스크의 순서로 적층된 적층막을 형성하는 단계;상기 적층막 중에서 상기 폴리실리콘막만을 선택적으로 산화시키는 선택산화 단계;상기 선택산화된 결과물 상에 게이트실링질화막을 형성하는 단계; 및상기 선택산화 및 상기 게이트실링질화막 형성시 받은 스트레스를 제거하기 위한 열처리 단계를 포함하는 반도체 소자의 제조 방법.
- 제14항에 있어서,상기 게이트실링질화막을 형성하는 단계와 상기 열처리 단계는,동일 로 또는 서로 다른 로에서 엑시튜 방식으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 엑시튜 방식은,제1저압화학기상증착 로에서 상기 게이트실링질화막을 증착하는 단계; 및상기 게이트실링질화막이 증착된 상기 반도체 기판을 제2저압화학기상증착 로로 로드하는 단계;상기 제2저압화학기상증착 로의 온도를 상온으로부터 열처리 온도까지 서서히 올리면서 진공 또는 비활성 분위기에서 열처리하는 단계;상기 제2저압화학기상증착 로의 온도를 상기 열처리 온도로부터 상온으로 내린후에 상기 반도체 기판을 언로드하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 엑시튜 방식은,저압화학기상증착 로에서 상기 게이트실링질화막을 증착하는 단계; 및상기 게이트실링질화막이 증착된 상기 반도체 기판을 열처리 로로 로드하는 단계;상기 열처리 로의 온도를 상온으로부터 열처리 온도까지 서서히 올리면서 진공 또는 비활성분위기에서 열처리하는 단계;상기 열처리 로의 온도를 상기 열처리 온도로부터 상온으로 내린후에 상기 반도체 기판을 언로드하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
- 제16항 또는 제17항에 있어서,상기 열처리 온도는 750℃∼1000℃를 포함하고, 상기 진공 분위기는 10-3torr∼10-2torr를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제16항 또는 제17항에 있어서,상기 열처리 온도까지 서서히 올리는 승온속도는 분당 3℃∼25℃를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제16항 또는 제17항에 있어서,상기 언로드전까지 서서히 내리는 강온속도는 분당 1℃∼20℃를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0086318A KR100495921B1 (ko) | 2002-12-30 | 2002-12-30 | 스트레스 제거를 위한 반도체 소자의 제조 방법 |
| TW092119420A TWI284362B (en) | 2002-12-30 | 2003-07-16 | Method for releasing stress during semiconductor device fabrication |
| DE10332653A DE10332653B4 (de) | 2002-12-30 | 2003-07-18 | Verfahren zur Herstellung eines Halbleiterbauelements mit Stressentlastung während der Halbleiterbauelementherstellung |
| US10/648,183 US7067408B2 (en) | 2002-12-30 | 2003-08-25 | Method for releasing stress during semiconductor device fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0086318A KR100495921B1 (ko) | 2002-12-30 | 2002-12-30 | 스트레스 제거를 위한 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040059814A true KR20040059814A (ko) | 2004-07-06 |
| KR100495921B1 KR100495921B1 (ko) | 2005-06-17 |
Family
ID=32588933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0086318A KR100495921B1 (ko) | 2002-12-30 | 2002-12-30 | 스트레스 제거를 위한 반도체 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7067408B2 (ko) |
| KR (1) | KR100495921B1 (ko) |
| DE (1) | DE10332653B4 (ko) |
| TW (1) | TWI284362B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583609B1 (ko) * | 2004-07-05 | 2006-05-26 | 삼성전자주식회사 | 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한불휘발성 메모리 장치의 셀 게이트 구조물 제조방법 |
| US8039303B2 (en) | 2008-06-11 | 2011-10-18 | Stats Chippac, Ltd. | Method of forming stress relief layer between die and interconnect structure |
| US8012873B1 (en) * | 2009-02-11 | 2011-09-06 | Suvolta, Inc. | Method for providing temperature uniformity of rapid thermal annealing |
| TWI570820B (zh) * | 2009-06-09 | 2017-02-11 | 史達晶片有限公司 | 半導體元件和在晶粒及互連結構之間形成應力減輕層之方法 |
| US9647094B2 (en) * | 2013-08-02 | 2017-05-09 | University Of Kentucky Research Foundation | Method of manufacturing a semiconductor heteroepitaxy structure |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308655A (en) * | 1991-08-16 | 1994-05-03 | Materials Research Corporation | Processing for forming low resistivity titanium nitride films |
| KR100295062B1 (ko) | 1999-08-17 | 2001-07-12 | 윤종용 | 게이트 산화막의 손상을 회복시키는 반도체장치의 게이트 제조방법 |
| US6214680B1 (en) * | 1999-12-13 | 2001-04-10 | Chartered Semiconductor Manufacturing, Ltd. | Method to fabricate a sub-quarter-micron MOSFET with lightly doped source/drain regions |
| KR100357225B1 (ko) * | 2000-02-29 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 제조방법 |
| US6380044B1 (en) * | 2000-04-12 | 2002-04-30 | Ultratech Stepper, Inc. | High-speed semiconductor transistor and selective absorption process forming same |
| KR100351907B1 (ko) | 2000-11-17 | 2002-09-12 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| KR100441681B1 (ko) | 2001-03-12 | 2004-07-27 | 삼성전자주식회사 | 금속 게이트 형성 방법 |
| KR100402389B1 (ko) * | 2001-03-23 | 2003-10-17 | 삼성전자주식회사 | 금속 게이트 형성 방법 |
| KR100400249B1 (ko) * | 2001-06-19 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 ｍｏｓ 트랜지스터 제조방법 |
| US6803330B2 (en) * | 2001-10-12 | 2004-10-12 | Cypress Semiconductor Corporation | Method for growing ultra thin nitrided oxide |
| US6455383B1 (en) * | 2001-10-25 | 2002-09-24 | Silicon-Based Technology Corp. | Methods of fabricating scaled MOSFETs |
-
2002
- 2002-12-30 KR KR10-2002-0086318A patent/KR100495921B1/ko not_active IP Right Cessation
-
2003
- 2003-07-16 TW TW092119420A patent/TWI284362B/zh not_active IP Right Cessation
- 2003-07-18 DE DE10332653A patent/DE10332653B4/de not_active Expired - Fee Related
- 2003-08-25 US US10/648,183 patent/US7067408B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10332653A1 (de) | 2004-07-15 |
| KR100495921B1 (ko) | 2005-06-17 |
| US20040126988A1 (en) | 2004-07-01 |
| TW200415711A (en) | 2004-08-16 |
| DE10332653B4 (de) | 2009-12-24 |
| TWI284362B (en) | 2007-07-21 |
| US7067408B2 (en) | 2006-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2011258977A (ja) | 半導体素子 | |
| KR100327432B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US6207586B1 (en) | Oxide/nitride stacked gate dielectric and associated methods | |
| US6723662B2 (en) | Methods of forming gate oxide films in integrated circuit devices using wet or dry oxidization processes with reduced chloride | |
| US5716891A (en) | Fabrication process of semiconductor device | |
| US6204205B1 (en) | Using H2anneal to improve the electrical characteristics of gate oxide | |
| KR100466312B1 (ko) | 유전막을 갖는 반도체 장치의 제조방법 | |
| KR100495921B1 (ko) | 스트레스 제거를 위한 반도체 소자의 제조 방법 | |
| KR100739964B1 (ko) | 반도체 소자의 제조방법 | |
| KR20020002266A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| KR100543209B1 (ko) | Ｓｏｎｏｓ 구조를 갖는 트랜지스터 제조 방법 | |
| JP2003060198A (ja) | 半導体装置及びその製造方法 | |
| US20050266665A1 (en) | Methods of manufacturing semiconductor devices with gate structures having an oxide layer on the sidewalls thereof and related processing apparatus | |
| KR100623590B1 (ko) | 반도체 메모리 소자의 실린더형 캐패시터 형성방법 | |
| KR100571274B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR100342862B1 (ko) | 반도체장치의적층구조게이트형성방법 | |
| KR20090000880A (ko) | 반도체소자의 게이트 형성방법 | |
| KR100574926B1 (ko) | ＴｉＡＩＮ막의 열처리방법 | |
| KR100905177B1 (ko) | 반도체소자의 제조방법 | |
| KR100365749B1 (ko) | 반도체소자제조방법 | |
| KR100274351B1 (ko) | 반도체소자의게이트산화막형성방법 | |
| JP2000208645A (ja) | シリコン系誘電体膜の形成方法および不揮発性半導体記憶装置の製造方法 | |
| KR100691941B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100351982B1 (ko) | 반도체 장치의 절연막 제조방법 | |
| KR20010001924A (ko) | 반도체소자의 커패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120524 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |