KR20040037228A - 가상 접지 어레이들을 위한 살리사이드화 게이트 - Google Patents
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Abstract
비트 라인들(26) 간에 단선을 일으킴이 없이 가상 접지 어레이 플래시 메모리 디바이스에서 워드 라인들(20)을 도핑 및 살리사이드화하는 공정들이 개시되어 있다. 일 양상에 따르면, 코어 영역에 워드 라인들(20)이 형성되는 폴리층을 패터닝하기에 앞서 워드 라인들(20)이 도핑된다. 이에 의하여, 상기 폴리층은 상기 워드 라인들 간의 기판이, 비트 라인들(26) 간에 단선을 일으킬 수 있는 도핑으로부터 보호한다. 다른 양상에 따르면, 워드 라인들(20)이 노출되고, 스페이서 물질, 유전체 또는 이와 유사한 물질이 워드 라인들(20) 간의 기판을 보호한다. 상기 스페이서 물질 또는 유전체는 상기 기판이, 도핑과 같이, 상기 비트 라인들(26) 간에 단선을 일으킬 수 있는 방식으로 살리사이드화되지 않게 방지한다. 개시된 것은, 도핑 및 살리사이드화되지만, 비트 라인들(26)의 사이에 옥사이드 아일랜드 분리 영역들(28)이 존재하지 않는 가상 접지 어레이들에서 조차도 비트 라인들(26) 간에 단선이 존지하지 않는 워드 라인들(20)을 갖는 가상 접지 어레이 플래시 메모리 디바이스들이다.
Description
컴팩트한 크기 및 높은 액세스 속도에 대한 요구가 EEPROM(전기적 소거가능 프로그램가능 판독 전용 메모리) 플래시 메모리 디바이스들의 개발을 가속화시켰다. 통상의 플래시 메모리 디바이스와 SONOS(실리콘-옥사이드-나이트라이드-옥사이드-실리콘) 플래시 메모리 디바이스 둘다에 적용가능한, 하나의 이러한 개발은 가상 접지 어레이 구조를 제공한다. 비-가상 접지 어레이 구조는 판독 및 기입 동작들을 위한 전용 소스 및 드레인 영역들을 갖지만, 가상 접지 어레이 구조는 인가된 전압들에 따라 소스 또는 드레인으로서 역할을 할 수 있는 비트 라인들을 이용함으로써 게이트들 간의 간격을 줄인다.
플래시 메모리 디바이스들의 크기를 감소시키면, 그들의 속도는 증가하지만, 속도는 다른 방법으로 강화시킬 수 있다. 큰 어레이에서, 비트 라인들을 따르는 접촉들 간의 간격을 감소시킴으로써 속도가 강화된다. 접촉들은 룸(room)을 차지하며, 일반적으로 상기 접촉들이 어디에 배치되든 인접 워드 라인들 간에 더 넓은 간격을 필요로 한다. 더 좁게 배치된 접촉들의 이득과 더 많은 접촉들의 비용 간의 절충안은 매 16 워드 라인들마다 비트 라인들을 따르는 접촉들을 배치시키는 것이다.
폴리실리콘 워드 라인들과 관련된 응답 지연은 실리사이드화(siliciding)함으로써 감소될 수 있으며, 이는 더 낮은 전기 저항을 제공한다. 실리사이드화는 일반적으로 자체 정렬 실리사이드화 공정(살리사이드화)이라 칭하는 것으로 마스킹(masking) 없이도 수행된다. 불행하게도, 살리사이드화는 가상 접지 어레이들에서의 어려움을 검증하였다. 상기 살리사이드화 공정은 특히 옥사이드 아일랜드 분리 영역들이 없는 경우, 비트 라인들 간에 단선을 일으키는 경향이 있다.
일반적으로, 메모리 디바이스들은 그 전보다 더 고속이고 더 컴팩트하다. 그러나, 훨씬 더 고속이고/거나 더 컴팩트한 메모리 디바이스들에 대한 수요가 여전히 존재한다.
본 발명은 일반적으로 비휘발성 반도체 메모리 디바이스들의 제조에 관한 것이다. 특히, 본 발명은 소스 및/또는 드레인으로서 역할을 할 수 있는 비트 라인들을 갖는 플래시 메모리 디바이스들의 개선된 제조 방법에 관한 것이다.
도 1은 본 발명의 일 양상에 따른 디바이스의 사위도(oblique view)이다.
도 2는 본 발명의 다른 양상에 따른 방법의 흐름도이다.
도 3은 본 발명의 또다른 양상에 따른 방법의 흐름도이다.
도 4는 본 발명의 또다른 양상에 따른 방법의 흐름도이다.
도 5는 SONOS 메모리 디바이스의 메모리 셀 스택을 예시한다.
도 6은 통상의 부동 게이트 메모리 디바이스의 메모리 셀 스택을 예시한다.
도 7은 본 발명의 또다른 양상에 따른 부분적으로 형성된 메모리 디바이스의 코어 영역을 예시한다.
도 8은 메모리 셀 스택을 형성한 후에 도 7의 라인(AA')을 따르는 도면이다.
도 9는 상기 메모리 셀 스택을 형성한 후에 도 7의 라인(BB')을 따르는 도면이다.
도 10은 상기 메모리 셀 스택을 패터닝한 후에 도 7의 라인(AA')을 따르는 도면이다.
도 11은 상기 메모리 셀 스택을 패터닝한 후에 도 7의 라인(BB')을 따르는 도면이다.
도 12는 살리사이드화 바로 이전에 도 7의 라인(AA')을 따르는 도면이다.
도 13은 살리사이드화 다음에 도 7의 라인(AA')을 따르는 도면이다.
하기는 본 발명의 간략한 상세한 설명을 제시하여, 그의 양상들의 일부의 기본적인 이해를 제공한다. 이러한 발명의 상세한 설명은 본 발명의 광범위한 개요가 아니라, 본 발명의 핵심 또는 중요 요소들을 나타내어 그의 범위를 기술하고자 하는 것이다. 이러한 발명의 상세한 설명의 주요 목적은 추후 제시되는 더 상세한 설명에 대한 머리말로서 간략한 형태로 본 발명의 어떤 개념들을 제시하기 위한 것이다.
본 발명은 비트 라인들 간에 단선을 일으킴이 없이 가상 접지 어레이 플래시 메모리 디바이스에서 워드 라인들을 도핑하고 살리사이드화하는 공정들을 제공한다. 본 발명의 일 양상에 따르면, 워드 라인들은 상기 워드 라인들을 코어 영역에 형성하는 폴리층 패터닝 공정에 앞서 도핑된다. 이에 의하여, 상기 폴리층은 상기 워드 라인들 간의 기판을, 비트 라인들 간에 단선을 일으킬 수 있는 도핑으로부터 보호한다. 상기 코어는 상기 코어 영역에서 상기 폴리층을 패터닝한 후에 일어날 수 있는 후속 도핑 단계들 동안 마스킹될 수 있다.
본 발명의 다른 양상에 따르면, 살리사이드화 바로 이전에, 워드 라인들이 노출되고, 스페이서 물질, 유전체 또는 이와 유사한 물질은 워드 라인들 간의 기판을 보호한다. 상기 스페이서 물질 또는 유전체는 상기 기판이, 도핑과 같이, 비트 라인들 간의 단선을 일으킬 수 있는 방식으로 살리사이드화되지 않게 한다.
본 발명은 도핑되어 살리사이드화된 워드 라인들을 갖지만, 워드 라인들 간에 옥사이드 아일랜드 분리 영역들이 존재하지 않는 가상 접지 어레이들에서도, 비트 라인들 간의 단선이 일어나지 않는 가상 접지 어레이 플래시 메모리 디바이스들을 제공한다. 이러한 구조들의 잠재적인 장점들은 크기 감소, 공정 단계들의 수의 감소, 그리고 고온 사이클링에의 노출 감소를 포함한다.
본 발명의 다른 장점들 및 독창성들은 다음의 본 발명의 상세한 설명 및 첨부 도면들로부터 명백해질 것이다. 상기 상세한 설명 및 도면들은 어떠한 본 발명의 실시예들을 제공한다. 이 실시예들은 본 발명의 원리들이 이용될 수 있는 다양한 방식 중 단지 몇개만을 나타낸 것일 뿐이다.
본 발명은 가상 접지 어레이 플래시 메모리 디바이스들을 제조하는 공정 특히, 워드 라인들 간의 기판을 보호하기 위한 옥사이드 아일랜드들이 제공되지 않는 곳에서도, 비트 라인들 간에 단선을 일으킴이 없이 이러한 디바이스들의 워드 라인들을 도핑하여 살리사이드화하는 공정을 수반한다. 상기 디바이스들은 코어 및 주변 영역들을 갖는다. 상기 코어 영역은 메모리 셀들을 포함하고, 상기 주변 영역은 저전압 게이트, 고전압 게이트 및 다른 입력/출력 회로를 포함한다. 상기 메모리 셀들은 연속 스트라이프들에서 연결되어 워드 라인들을 형성하는 폴리실리콘 또는 비결정질 실리콘 제어 게이트들을 포함한다. 상기 메모리 셀들의 드레인들 및 소스들이 직렬 또는 병렬로 연결되어, 비트 라인들을 형성한다. 상기 주변 영역에서의 디코더들 및 제어 회로를 이용하면, 각각의 메모리 셀은 프로그램, 판독 또는 소거 기능들을 위해 어드레스될 수 있다. 워드 라인들이 도핑되고 살리사이드화되어, 이들 기능들을 수행함에 있어서의 전기적 응답 지연을 감소시킨다.
본 발명은 이제 도면들을 참조하여 설명되며, 이 도면들에서 동일한 요소들은 도면 전반에 걸쳐서 동일한 번호들로 나타낸다. 도 1은 본 발명의 일 양상에 따른 도핑되어 살리사이드화된 워드 라인들을 갖는 플래시 메모리 디바이스(10)의 코어 영역의 일부분을 예시한다. 상기 예시된 디바이스는 NOR 구조를 가지며, 매몰된(buried) 비트 라인들을 가지며, SONOS 타입으로 되어 있다. 그러나, 본 발명은 NAND 구조, 매몰되지 않은 비트 라인들, 그리고 부동 게이트 메모리 셀을 갖는 디바이스들을 포함한다.
디바이스(10)의 워드 라인들(20)은 도핑된 폴리실리콘 또는 비결정질 실리콘 층으로부터 패터닝된 연속 스트라이프들이다. 워드 라인들(20)은 옥사이드층(14),나이트라이드층(16) 및 옥사이드층(18)을 포함하는 전하 트래핑층(charge trapping layer)들을 오버레이(overlay)한다. 워드 라인들(20)은 메모리 셀들(50)에 대한 제어 게이트들로서 역할을 한다. 메모리 셀들(50)은 매몰된 비트 라인들(26) 간의 워드 라인들(20)을 따라 발생한다. 매몰된 비트 라인들(26)은 기판(12)의 도핑된 영역들을 포함한다. 이들 도핑된 영역들은 메모리 셀들(50)에 대한 소스들 및 드레인들로서 역할을 한다. 상기 비트 라인들은, 비트 라인들(26)의 도핑과 반대로 도핑되는 (반대 방향의 p-n 접합을 형성하는) 기판(12)의 부분들에 의해 서로 전기적으로 절연되어 있다. 워드 라인들(20)은 살리사이드화되지만, 비트 라인들 간의 기판(12)은 본질적으로, 워드 라인들 간의 기판을 보호하기 위해 옥사이드 아일랜드들이 제공되지 않는 곳조차도, 실리사이드화되지 않는다. 매몰된 비트 라인들 간의 영역들(28)은 옥사이드 아일랜드들을 포함하지 않는다.
메모리 셀들(50)은 부동 게이트 메모리 셀들일 수 있는데, 비록 이러한 경우, 전하 트래핑층들 중 적어도 하나가 도전성이고, 워드 라인들을 따라 연속 스트립들(strips)을 형성하지 않는다. 워드 라인들(20) 간의 기판(12)의 상기 부분들(28)은 일반적으로 옥사이드 아일랜드들이 없다. 옥사이드 아일랜드들은 실리콘의 부분 산화(LOCOS: local oxidation of silicon) 또는 얕은 트렌치 분리(STI: shallow trench isolation)에 의해 형성되는 것과 같이, 일반적으로 적어도 대략 100Å 두께이고, 전형적으로 적어도 대략 500Å 두께인 유전체 물질층들이다. 종래기술의 메모리 디바이스들은 보통 워드 라인들 간의 간격들에 형성된 옥사이드 아일랜드들을 갖는다. 이들 아일랜드들은, 아일랜드들이 비트 라인들의 전기적 절연의 유지를 용이하게 하는 위치들에서 제공된다. 예를 들면, 옥사이드 아일랜드들은 비트 라인들의 사이에 배치되어, 인접 비트 라인들을 전기적으로 절연시키는 역할을 하는 상기 기판의 부분들을 보호한다. 옥사이드 아일랜드들은 본 발명의 공정들에 따라 형성된 디바이스들에 있어서 일반적으로 불필요하다.
도 2는 본 발명의 다른 양상에 따른 공정(200)에서의 어떠한 동작들을 도시한 흐름도를 제공한다. 공정(200)은 도 1의 플래시 메모리 디바이스(10)를 생산함에 있어 이용될 수 있다. 동작(202)은 기판에 대한 문턱 전압(VT)을 설정하여 매몰된 비트 라인들을 형성한다. 상기 기판은 일반적으로 p-타입으로 도핑되고, 상기 비트 라인들은 일반적으로 n-타입으로 도핑된다. 메모리 셀 스택이 다중층 전하 트래핑 유전체를 포함하는 곳에서, 이들 도핑 단계들은 상기 다중층 전하 트래핑 유전체가 형성된 후에 발생할 수 있다. 상기 기판의 도핑은 블랭킷 도핑(blanket doping)으로 수행될 수 있으며, 상기 비트 라인의 도핑은 일반적으로 리소그래픽적으로 패터닝된 레지스트 마스크를 통하는 도핑을 수반한다.
동작(204)은 적어도 코어 영역에서 메모리 셀 스택을 형성한다. 상기 메모리 셀 스택은 SONOS 타입의 메모리 셀 스택이거나 부동 게이트 메모리 셀 스택일 수 있다. 주변 영역의 게이트 스택들은 상기 코어 메모리 셀 스택과 동시에 형성될 수 있으며, 상기 코어 메모리 셀 스택의 부분들은 상기 주변 영역으로 연장한다. 예를 들면, 적어도 옥사이드층과 폴리층이 상기 주변부로 연장하는 것이 일반적이다.
동작(206)은 적어도 코어 영역에서 폴리층을 도핑한다. 상기 폴리층은 이후워드 라인들로 패터닝되는 메모리 셀 스택의 최상위 층이다. 폴리층은 폴리실리콘 또는 비결정질 실리콘을 함유하는 층이다. 본 발명의 일 양상에 따르면, 동작(206)은 패터닝 이전에 일어나며, 이에 의해 상기 폴리층은 후속하여 형성되는 워드 라인들 간의 기판의 부분들이 도핑되지 못하게 보호하고, 상기 워드 라인들은 도핑되게 한다. 상기 폴리층을 도핑하면, 그의 도전성이 증가되게 되고, 도전성 실리사이드의 형성이 용이하게 된다. 도핑된 폴리층이 증착될 수 있지만은, 증착한 후에 상기 폴리층을 도핑함으로써, 고성능 메모리 디바이스들의 형성이 용이하게 된다. 선택적으로, 상기 폴리층이 도핑되는 동안에 상기 주변부는 마스킹될 수 있다.
동작(208)은 적어도 코어 영역에서 상기 폴리층을 패터닝하여 워드 라인들을 형성시킨다. 전체 메모리 셀 스택은 이때에 패터닝될 수 있으며, 이에 의해 워드 라인들 간의 기판이 노출되게 된다. 그러나 선택적으로, 상기 메모리 셀 스택의 하나 또는 그 이상의 층들은 워드 라인들의 사이에 남겨질 수 있다. 주변 영역의 게이트들 역시 이때에 패터닝될 수 있다.
도 3은 본 발명의 다른 양상에 따른 공정(300)에서의 어떠한 동작들을 도시한 흐름도를 제공한다. 공정(300) 역시 도 1의 플래시 메모리 디바이스(10)를 생산함에 있어 이용될 수 있다. VT가 기판을 조정하고, 코어 영역에서 비트 라인들을 형성하고, 메모리 셀 스택을 형성하고, 그리고 상기 메모리 셀 스택을 패터닝하는 것을 포함하는 동작들(302, 304 및 306)은 공정(200)의 대응하는 동작들(202, 204 및 208)과 유사하다. 공정(300)에서, 패터닝 이전에 제어 게이트층을 도핑하는 것은선택적이다. 예를 들면, 상기 제어 게이트층은 제자리 도핑(in situ doping) 방법에 의해 형성될 수 있으며, 여기서 상기 제어 게이트층은 형성되는 동안에 도핑된다.
동작(308)은 워드 라인들 간의 기판을 노출시킴이 없이 코어 영역에서 워드 라인들을 노출시킨다. 상기 워드 라인들은 주변 영역에서 게이트들에 인접한 소스 및 드레인 영역들을 형성하는 공정 동안에 증착되는 스페이서 물질에 의해 커버(cover)될 수 있다. 상기 워드 라인들은 또한 워드 라인들 간의 기판을 커버하여 살리사이드화 동안 그것을 보호하도록 증착된 유전체 또는 이와 유사한 물질인 살리사이드 보호층에 의해 커버될 수 있다. 그럼에도 불구하고, 스페이서 물질, 유전체 물질 또는 이와 유사한 물질의 층이 워드 라인들 간의 기판을 커버하고, 상기 워드 라인들의 상부에 있는 임의의 이러한 물질은 워드 라인들 간의 기판을 노출시킴이 없이 제거된다. 증착된 층에 대한 대안으로서 또는 이 층에 추가하여, 상기 기판은 상기 메모리 셀 스택의 하나 또는 그 이상의 층들에 의해 보호될 수 있으며, 이것은 상기 워드 라인들이 패터닝될 때 그 자리에 남겨질 수 있다.
동작(310)은 살리사이드화하는 것이다. 임의의 적절한 공정에 의해 기판 위에 살리사이드화 금속이 증착된다. 상기 살리사이드화 금속이 실리콘과 반응하여 금속 실리사이드를 형성하는 경우에 고속 열 어닐링(RTA: rapid thermal annealing)이 수행된다. 추가적인 RTA를 이용하여 원하는 단계에서 상기 실리사이드를 얻을 수 있다. 상기 살리사이드화 공정 동안, 워드 라인들 간의 기판은 스페이서 물질, 유전체 물질 또는 이와 유사한 물질의 층에 의해 살리사이드화하지 못하게 보호된다. 따라서, 본질적으로 어떠한 실리사이드도 워드 라인들 간의 기판상에 형성되지 않는다.
도 4는 본 발명의 또다른 양상에 따른 공정(400)의 더 상세한 예의 흐름도를 제공한다. 이 공정의 시퀀스는 동작(402)로 시작하여, 반도체를 포함하는 기판의 코어 영역 위에 전하 트래핑 유전체 스택을 형성한다. 상기 반도체는 일반적으로 실리콘이지만, 임의의 적절한 반도체 예를 들면, GaAs 또는 InP일 수 있다.
상기 전하 트래핑 유전체 스택은 SONOS 메모리 셀 스택의 전하 트래핑 부분일 수 있다. 도 5는 SONOS 메모리 셀 스택(500)의 예를 제공한다. SONOS 메모리 셀 스택(500)은 기판(502) 위에 전하 트래핑 유전체(504) 및 폴리층(506)을 포함한다. 상기 전하 트래핑 유전체는 전자 트래핑(electron trapping)할 수 있거나 전자 트래핑을 용이하게 하는 임의의 유전체 층 또는 층들일 수 있다. 다시 말하면, 전자 트래핑을 용이하게 하기 위하여, 상기 전하 트래핑 유전체는 그것을 사이에 끼고 있는 층들보다 더 낮은 배리어(barrier) 높이를 갖는 층을 갖는다(비교적 더 높은 배리어 높이들을 갖는 2개의 층들이 비교적 더 낮은 배리어 높이를 갖는 층을 사이에 끼고 있음). ONO 3층 유전체의 경우, 옥사이드층들은 약 3.1 eV의 배리어 높이를 갖는 반면, 나이트라이드층은 약 2.1 eV의 배리어 높이를 갖는다. 이와 관련하여, 중간층에 웰(well)이 형성된다.
예를 들면, 전하 트래핑 유전체들은 ONO 3층 유전체, 옥사이드/나이트라이드 2층 유전체, 나이트라이드/옥사이드 2층 유전체, 옥사이드/탄탈 옥사이드 2층 유전체(SiO2/Ta2O5), 옥사이드/탄탈 옥사이드/옥사이드 3층 유전체(SiO2/Ta2O5/SiO2), 옥사이드/스트론튬 타이타네이트(strontium titanate) 2층 유전체(SiO2/SrTiO3), 옥사이드/바륨 스트론튬 타이타네이트(barium strontium titanate) 2층 유전체(SiO2/BaSrTiO2), 옥사이드/스트론튬 타이타네이트/옥사이드 3층 유전체(SiO2/SrTiO3/SiO2), 옥사이드/스트론튬 타이타네이트/바륨 타이타네이트 3층 유전체(SiO2/SrTiO3/BaSrTiO2) 등을 포함한다(각각의 경우, 언급된 첫번째 층이 바닥부층(bottom layer)이고, 언급된 마지막 층이 상부층(top layer)임). 비록 용어 SONOS가 ONO층을 암시하지만은, 본원에서 사용되는 바와 같이, 상기 용어는 상술된 전하 트래핑 유전체들 중 임의의 것을 포함하는 비휘발성 메모리 디바이스들을 포함한다. 다시 말하면, SONOS 타입의 비휘발성 메모리 디바이스는 전자 트래핑을 할 수 있거나 전자 트래핑을 용이하게 하는 임의의 유전체 층 또는 층들을 포함하며, ONO 전하 트래핑 유전체를 필요로 하지 않는다.
상기 전하 트래핑 유전체가 ONO 유전체인 곳에서, 실리콘 다이옥사이드층들의 하나 또는 둘다는 실리콘이 많은 실리콘 다이옥사이드층일 수 있다. 상기 실리콘 다이옥사이드층들 중 하나 또는 둘다는 또한 산소가 많은 실리콘 다이옥사이드층일 수 있다. 상기 실리콘 다이옥사이드층들 중 하나 또는 둘다는 열 성장 또는 증착 옥사이드일 수 있다. 상기 실리콘 다이옥사이드층들 중 하나 또는 둘다는 나이트라이드화된 옥사이드층들일 수 있다.
나이트라이드층은 실리콘이 많은 실리콘 나이트라이드층일 수 있다. 상기 나이트라이드는 또한 질소가 많은 실리콘 나이트라이드층일 수 있다. 본 발명의 일 양상에 있어서, 상기 전하 트래핑 유전체의 두께는 약 75Å 내지 약 300Å이다. 본 발명의 다른 양상에 있어서, 상기 전하 트래핑 유전체의 두께는 약 100Å 내지 약 275Å이다. 본 발명의 또다른 양상에 있어서, 상기 전하 트래핑 유전체의 두께는 약 110Å 내지 약 250Å이다.
본 발명의 일 양상에 있어서, 상기 옥사이드층들의 두께는 개별적으로 약 50Å 내지 약 150Å이고, 상기 나이트라이드층의 두께는 약 20Å 내지 약 80Å이다. 본 발명의 다른 양상에 있어서, 상기 옥사이드층들의 두께는 개별적으로 약 60Å 내지 약 140Å이고, 상기 나이트라이드층의 두께는 약 25Å 내지 약 75Å이다. 본 발명의 또다른 양상에 있어서, 상기 옥사이드층들의 두께는 개별적으로 약 70Å 내지 약 130Å이고, 상기 나이트라이드층의 두께는 약 30Å 내지 약 70Å이다.
공정(400)은 주로 SONOS 타입의 메모리 디바이스의 형성과 관련되지만은, 본 발명은 또한 부동 게이트 메모리 디바이스들을 형성하는데 이용될 수 있다. 부동 게이트 메모리 디바이스가 형성될 경우, 상기 메모리 셀 스택의 전하 트래핑 층들을 형성하는 것을 포함하는 동작(402)은 상기 기판에 대한 문턱 전압이 설정되어 매몰된 비트 라인들이 형성된 후까지 지연된다.
도 6은 부동 게이트 메모리 셀들에 대한 스택(600)의 예를 제공한다. 게이트 옥사이드층(604)은 반도체 기판(602) 위에 형성된다. 본 발명의 일 양상에 있어서, 게이트 옥사이드층(604)의 두께는 약 30Å 내지 약 150Å이다. 본 발명의 다른 양상에 있어서, 게이트 옥사이드층(604)의 두께는 약 50Å 내지 약 110Å이다.
게이트 옥사이드들은 화학적 기상 증착(CVD), 건식 산화, 습식 산화 또는 열 산화를 포함하는 임의의 적절한 공정들에 의해 형성될 수 있다. 예를 들면, 상기 게이트 옥사이드 층(604)은 1.33 리터의 산소, 70 cc HCl 및 12.6 리터의 아르곤을 함유하는 대기중에서 약 1050℃의 온도로 건식 산화에 의해 형성될 수 있다.
부동 게이트층(606)은 게이트 옥사이드층(604) 위에 형성된다. 부동 게이트층(606)은 일반적으로 폴리실리콘 또는 비결정질 실리콘을 포함한다. 부동 게이트층(606)은 임의의 적절한 방식으로 형성될 수 있다. 예를 들면, 인 도핑된 비결정질 실리콘층은 530℃, 400 mTorr에서의 CVD를 통해, 그리고 2000 sccm SiH4, 22 sccm 헬륨 및 1 중량% PH3에서 증착될 수 있다. 본 발명의 일 양상에 있어서, 부동 게이트층(606)의 두께는 약 400Å 내지 약 1,200Å이다. 본 발명의 다른 양상에 있어서, 부동 게이트층(606)의 두께는 약 500Å 내지 약 1,000Å이다. 본 발명의 또다른 양상에 있어서, 부동 게이트층(606)의 두께는 약 600Å 내지 약 900Å이다.
부동 게이트층(606) 위에 유전체층(608)이 형성된다. 가장 일반적으로, 이 유전체층은 옥사이드/나이트라이드/옥사이드("ONO")층과 같은 다중층 유전체이다. 그 두께는 전형적으로 약 120Å 내지 약 400Å이다. 일반적으로 말하면, ONO층은 옥사이드, 나이트라이드 및 옥사이드 층들의 순차적인 형성에 의해 형성된다. 상기 ONO층들은 임의의 적절한 두께들을 가질 수 있다. 제 1 또는 바닥부 옥사이드층은 예를 들면, 약 40Å 내지 약 60Å의 두께일 수 있다. 상기 나이트라이드층은 예를들면, 약 60Å 내지 약 100Å의 두께 또는 약 70Å 내지 약 90Å의 두께일 수 있다. 상부 옥사이드층은 예를 들면, 약 20Å 내지 약 80Å의 두께 또는 약 40Å 내지 약 60Å의 두께일 수 있다. 상기 옥사이드층들 중 하나 또는 그 이상은 또한 주변 영역 게이트 옥사이드의 부분을 형성할 수 있다.
유전체층(608)은 임의의 적절한 수단에 의해 형성될 수 있다. 예를 들면, ONO층을 형성하기 위하여, 바닥부 옥사이드층은 CVD 기술을 이용하여 형성되거나 혹은 산화 기술을 이용하여 성장될 수 있다. 예를 들면, 바닥부 옥사이드층은 20 sccm SiH4, 1200 sccm N2O 및 캐리어 가스를 함유하는 가스로, 약 750℃의 온도, 600mTorr의 압력에서 형성될 수 있다. 옥사이드층은 또한 TEOS를 증착시킨 다음에 산화시킴으로써 형성될 수 있다. 나이트라이드층은 또한 CVD 기술을 이용하여 증착될 수 있다. 예를 들면, 600 sccm NH3및 100 sccm SiH2Cl2를 함유하는 가스로, 약 760℃의 온도, 330mTorr의 압력에서 증착된다. 제 2 또는 상부 옥사이드층은 상기 제 1 옥사이드층을 형성할 때 이용된 것과 유사하거나 서로 다른 방식으로 형성될 수 있다. 폴리층(610)은 전하 트래핑 층들을 커버한다.
주변 영역 게이트 스택들은 일반적으로 코어 메모리 셀 스택과 동시에, 적어도 부분적으로 형성된다. 2개의 옥사이드 두께들은 종종 주변부에서 이용되는데, 하나는 저전압 게이트들에 대해서 이용되고, 다른 하나는 고전압 게이트들에 대해서 이용된다. 상기 주변부에서의 게이트 옥사이드층들은 전형적으로 코어부에서의 게이트 옥사이드층들보다 더 두껍다. 예를 들면, 상기 주변 영역에서의 게이트 옥사이드의 두께는 약 130Å 내지 약 400Å일 수 있다. 코어 및 주변 영역의 게이트 옥사이들은 동시에 또는 서로 다른 시간에 성장될 수 있다. 더 두꺼운 게이트 옥사이드의 두께가 요구되는 주변 영역들에서는 추가적인 산화 단계들이 이용될 수 있다.
전하 트래핑 층들이 형성된 후에, 동작(404)에서 기판이 도핑되어 문턱 전압(VT)를 설정한다. 그러나, 어떤 경우들에서, 동작(402)전에 선택적으로 동작(404)을 수행하는 것이 가능하다. 상기 기판은 약간(n- 또는 p-) 또는 과도하게(n+ 또는 p+) 도핑될 수 있다. 적절한 도펀트들의 예들은 비소, 붕소 및 인 중 하나 또는 그 이상을 포함한다. 상기 도핑은 여러개의 층들 또는 웰들을 포함할 수 있다. 일반적으로, 최상위 웰은 p-타입으로 만들어진다. 특정 실시예로서, 붕소는 약 1 x 1011atoms/cm2내지 약 1 x 1013atoms/cm2의 선량(dosage)으로 주입될 수 있다. 상기의 주입은 약 80 kev 내지 약 300 kev의 에너지로 수행될 수 있다.
동작(406)은 매몰될 비트 라인들을 형성한다. 매몰된 비트 라인들은 기판을 도핑함으로써 형성된다. 비록 상기 매몰된 비트 라인들을 형성하는데 이용된 도펀트는 기판에 대해 문턱 전압을 설정하는데 이용된 것과 반대의 타입으로 이루어지지만은, 적절한 도펀트들은 또한 비소, 붕소, BF2 +, 안티모니, 인듐 및 인 중 하나 또는 그 이상을 포함한다. 일 실시예에 있어서, 상기 비트 라인들은 약 1 x 1014내지 약 1 x 1016atoms/cm2의 선량으로 주입된다. 다른 실시예에 있어서, 상기 비트라인들은 약 5 x 1014내지 약 7 x 1015atoms/cm2의 선량으로 주입된다. 또다른 실시예에 있어서, 상기 비트 라인들은 약 1 x 1015내지 약 5 x 1015atoms/cm2의 선량으로 주입된다. 선택적으로, 상기 비트 라인들은 상기 기판에 대한 문턱 전압을 설정하기 전에 주입될 수 있다.
동작(408)은 적어도 코어 영역 위에 폴리층을 형성한다. 상기 폴리층은 비결정질 실리콘 또는 폴리실리콘을 함유한다. 본 발명의 일 양상에 있어서, 상기 폴리층의 두께는 약 500Å 내지 약 6000Å이다. 본 발명의 다른 양상에 있어서, 상기 폴리층의 두께는 약 750Å 내지 약 3000Å이다. 본 발명의 또다른 양상에 있어서, 상기 폴리층의 두께는 약 1,000Å 내지 약 1,500Å이다. 상기 폴리층은 부동 게이트 메모리 셀 스택의 부동 게이트층을 형성하는데 이용된 수단의 타입을 포함하는 임의의 적절한 수단에 의해 형성될 수 있다. 상기 폴리층은 일반적으로 주변 영역 위로 연장한다. 주변 영역에서 원하지 않는 임의의 코어 영역 메모리 셀 스택 층들은 코어 영역에서 선택적으로 형성되거나, 혹은 하나 또는 그 이상의 리소그래픽 마스크들로 상기 주변 영역으로부터 선택적으로 식각될 수 있다.
동작(410)은 적어도 코어 영역에서 폴리층을 도핑한다. 임의의 적절한 도펀트로는, 예를 들면, 비소가 이용될 수 있다. 본 발명의 일 양상에 있어서, 상기 폴리층은 약 1 x 1011내지 약 1 x 1016atoms/cm2으로 도핑된다. 본 발명의 다른 양상에 있어서, 상기 폴리층은 약 1 x 1013내지 약 5 x 1015atoms/cm2으로 도핑된다. 본 발명의 또다른 양상에 있어서, 상기 폴리층은 약 3 x 1014내지 약 3 x 1015atoms/cm2으로 도핑된다. 선택적으로, 상기 폴리층이 코어 영역에서 도핑되는 동안에 상기 주변 영역은 마스킹된다.
어떤 경우들에서, 동작(408) 및 동작(410)은 동시에 수행될 수 있다. 이 경우들에서, 제자리 도핑 형성 기술들이 이용될 수 있다.
상기 코어 영역에서 상기 폴리층을 도핑한 후에 발생하는 동작(412)은 상기 코어 메모리 셀들 및 주변 영역 게이트들을 패터닝한다. 패터닝은 예를 들면, 리소그래픽 공정을 포함하는 임의의 적절한 방법으로 수행될 수 있다. 상기 패터닝은 상기 코어 영역의 폴리층을 이격된 워드 라인들로 분할한다. 본 발명의 일 양상에 있어서, 패터닝은 접촉들이 배치되어 있는 곳을 제외하고, 워드 라인들 간에 약 0.05㎛ 내지 약 1.5㎛의 간격을 제공한다. 본 발명의 다른 양상에 있어서, 워드 라인들 간의 상기 간격은 약 0.1㎛ 내지 약 1㎛이다. 본 발명의 또다른 양상에 있어서, 워드 라인들 간의 상기 간격은 약 0.15㎛ 내지 약 0.75㎛이다. 상기 워드 라인들의 폭들은 워드 라인들 간의 간격들과 비교할 수 있다.
동작들(414, 416, 418 및 420)은 주변 영역에서의 게이트들에 인접한 소스 및 드레인 영역들을 제공한다. 이들 선택적인 단계들 동안, n-타입 및 p-타입 트랜지스터들은 개별적으로 마스킹되어 주입된다. 상기 코어부는 적어도 도핑을 수반하는 동작들(414 및 420) 동안에 마스킹된다. 선택적인 동작(414)은 선택적인 자체 정렬된 LDD 주입이다. 이러한 주입은 약 20 kev 내지 약 80 kev의 에너지로, 약 1x 1011atoms/cm2내지 약 1 x 1013atoms/cm2의 선량을 제공한다. 적절한 도펀트들은 예를 들면, 비소, 붕소 또는 인을 포함할 수 있다. 동작(414)은 동작(410)에서 폴리층이 도핑될 때 주변 영역 게이트들에 대한 LDD 도핑이 제공될 수 있다는 점에서 선택적이다. 일 실시예에 있어서, 동작(410) 및 동작(414)은 동시에, 그리고 동작(412) 다음에 수행된다.
선택적인 동작(416)은 스페이서 물질을 증착한다. 예를 들면, 나이트라이드 및/또는 옥사이드를 포함하는 임의의 적절한 물질이 이용될 수 있다. 옥사이드층은 TEOS를 증착시킨 다음에 산화시킴으로써 형성될 수 있다. CVD 기술들을 이용하여, 나이트라이드층이 또한 증착될 수 있다. 임의의 마스크들은 보통 상기 스페이서 물질을 증착하기 전에 제거되는데, 이에 의해 상기 스페이서 물질은 일반적으로 상기 코어 영역의 워드 라인들 바로 위에, 그리고 그 워드 라인들 간에 증착하게 된다.
선택적인 동작(418)은 상기 스페이서 물질을 식각한다. 기판에 걸친 상기 스페이서 물질 모두가 즉시 식각될 수 있거나, 혹은 상기 코어부가 처음에 마스킹되고, 상기 주변부의 스페이서들이 식각된 다음에 상기 주변부를 마스킹하고, 상기 코어부의 스페이서들을 식각하거나, 혹은 상기 주변부가 처음에 마스킹되고, 상기 코어부의 스페이서들이 식각된 다음에 상기 코어부를 마스킹하고, 상기 주변부의 스페이서들을 식각할 수 있다. 상대적으로 두꺼운 스페이서 물질의 층은 주변 영역 게이트 쪽에 남겨두고, 스페이서 물질의 얇은 층 또는 스페이서 물질이 아닌 것은 주변 영역 게이트 사이의 간격에 남겨두는 임의의 적절한 식각 공정이 이용될 수있다. 상기 식각 공정은 보통 반응성 이온 식각과 같은 비등방성 식각 공정이다. 적절한 공정 및 시약들의 선택은 상기 스페이서 물질에 따른다. 반응성 이온 식각은 예를 들면, CF4에 의해 수행될 수 있다. 습식 식각은 산, 염기 또는 용매에 의해 수행될 수 있다. 이용될 수 있는 산으로는, 플루오르화수소산, 브롬수소산, 질산, 인산 또는 아세트산이 있다. 이용될 수 있는 염기로는, 수산화 나트륨, 수산화 암모늄 및 수산화 칼륨과 같은 수산화물이 있다. 용매로는, 극성 용매(예를 들면, 물) 또는 비극성 용매(예를 들면, 크실렌 또는 셀루솔브) 또는 중간 극성 용매(예를 들면, 메탄올을 포함하는 알코올)가 있을 수 있다.
동작(420)은 주변부에서의 게이트들에 인접한 소스 및 드레인 영역들을 제공하도록 도핑한다. 스페이서들은 상기 게이트들에 바로 인접한 도펀트의 농도를 제한한다. n-타입 및 p-타입 게이트들은 개별적으로 도핑된다. 본 발명의 일 양상에 있어서, 상기 도펀트들은 약 1 x 1014내지 약 1 x 1016atoms/cm2의 선량으로 주입된다. 본 발명의 다른 양상에 있어서, 상기 도펀트들은 약 5 x 1014내지 약 7 x 1015atoms/cm2의 선량으로 주입된다. 본 발명의 또다른 양상에 있어서, 상기 도펀트들은 약 1 x 1015내지 약 5 x 1015atoms/cm2의 선량으로 주입된다.
살리사이드화 이전에 수행되는 동작(422)은 워드 라인들의 상부상의 임의의 물질 특히, 스페이서 물질을 제거하고, 코어 영역에서 워드 라인들 간의 기판위에 보호층을 남겨둔다. 선택적으로, 주변부는 또한 동작(422) 동안 마스킹된다. 상기워드 라인들 위의 스페이서 또는 유전체 물질은 화학적, 기계적 또는 혼합된 화학적 기계적 수단에 의해 제거될 수 있다. 화학적 제거는 습식 식각을 포함한다. 화학적 제거의 또다른 예들로는 플라즈마 및 반응성 이온 식각이 있다. 상기 플라즈마는 산소, 플루오르, 염소, 수소 또는 이들의 혼합물로 구성될 수 있으며, 선택적으로 다른 가스들을 가질 수 있다. 반응성 이온 식각은 예를 들면, 산소로 행해질 수 있다. 혼합된 화학적 기계적 수단은 화학적 기계적 연마(CMP: chemical mechanical polishing)를 포함한다. CMP는 흔히 슬러리(slurry)라 칭해지는 물질을 이용하는데, 이 물질은 제거될 층을 급속하게 용해하지 않지만, 그의 화학적 결합을 충분히 변경하여 연마 패드에 의해 기계적 제거를 용이하게 한다. 물질은 또한 완전히 기계적인 수단에 의해서도 제거될 수 있다. 경질 평면에 부착된 연마 패드가 상부층에 대해 이동될 수 있어, 워드 라인들의 상부를 노출시키는데 적절한 물질의 양을 단계적으로 제거할 수 있다. 워드 라인들 간의 간격들에서 기판위에 보호층을 제공하는 것은, 동작(422) 이전에 발생하는 하나 이상의 유전체 또는 스페이서 식각 단계들 동안 그 영역들을 마스킹함으로써 용이하게 될 수 있다.
동작들(424, 426 및 428)은 살리사이드화 공정에 관한 것이다. 이 공정은 적어도 코어 영역의 워드 라인들을 포함하는 노출된 실리콘상에 실리사이드를 형성한다. 일반적으로, 상기 실리사이드는 또한 주변부의 소스 및 드레인 영역들에 형성된다. 실리사이드는 Si와 금속의 화합물이다. ⅣA, ⅤA 및 Ⅷ족 금속들을 포함하는 임의의 적절한 금속이 이용될 수 있다. 특정 예들로는, TiSi2, NiSi 및 CoSi2와 같은 화합물들을 형성하는 Ti, Ni 또는 Co가 있다.
동작(424)에서, 표면 위에 금속이 증착된다. 상기 금속은 예를 들면, 증발(evaporation), 스퍼터링 및 CVD를 포함하는 임의의 적절한 수단에 의해 증착될 수 있다. 증발법에서, 상기 기판상의 증기의 액화에 의해 금속막이 증착되고, 이것은 상기 증기보다 낮은 온도로 유지된다. 상기 금속은 예를 들면, 저항성 가열, 유도성 가열, 레이저 충격, 또는 레이저 가열을 포함하는 임의의 적절한 방법에 의해 증발될 수 있다.
스퍼터-증착에서, 증착될 상기 금속은 에너지 이온(energetic ions)에 의해 충격이 가해져 일부 원자를 자유롭게 한다. 이들 원자들은 기판상에서 액화되어 막을 형성한다. CVD에서, 상기 금속은 증기상에서 또는 기판의 표면에서 발생하는 하나 이상의 반응들에 의해 생성된다. 상기 반응들은 일반적으로 가열에 의해 유발되며, 이것은 화합물을 함유하는 금속의 용해 또는 서로 다른 종들 간의 반응을 야기시킨다. CVD 공정들에서 금속 유기 화합물들이 유용하다.
일단 상기 금속이 증착되면, RTA에 의해 동작(426)에서 실리사이드가 형성된다. RTA는 화학적 반응들 및 상변경들(phase changes)을 유도하며, 금속 또는 도펀트들의 확산을 혼란시킬 수 있는 기판의 장기 가열을 피할 수 있게 되기 때문에 이용된다. 비록 전기적 가열 벨 자르(electrically heated bell jar) 및 일부 경우에는, 로(furnace)를 포함하는 다른 적절한 장치가 이용될 수 있지만은, RTA는 일반적으로 레이저, 가열 램프(예를 들면, 호광 또는 텅스텐-할로겐 램프)로 달성된다. 그 온도는 다른 인자들 중에서도, 형성되는 실리사이드의 타입에 따른다.
티타늄 실리사이드의 어닐링은 종종 2개의 RTA 단계들을 수반한다. 제 1 RTA는 약 500 내지 약 700 ?C 의 온도로 수행되어, 비교적 높은 저항성 C49 TiSi2상의 형성을 야기시킨다. 예를 들면, 650 ?C 로 30초 동안 수행하는 RTA가 이용될 수 있다. 측벽 스페이서상의 반응되지 않은 금속을 제거하여 게이트들을 소스/드레인 영역들에서 분리시키는데 선택적인 식각이 이용될 수 있다. 약 700 내지 약 900 ?C 의 온도로 수행되는 제 2 RTA는 상기 비교적 높은 저항성 C49 TiSi2상을 형성을 비교적 낮은 저항성 C54 TiSix상으로 변환한다. 대기(N2, 진공 레벨 등) 및 불순물들은 경쟁 운동(competing kinetics)에 영향을 미칠 수 있어 최적 어닐 시간 및 온도를 변화시킨다.
CoSi2역시 보통 2개의 RTA 단계에 의해 형성된다. TiN 캡핑(capping)이 Co의 산화를 방지하고 평탄한 막을 제공하는데 이용될 수 있다. 예를 들면, Co 막은 스퍼터 증착된 다음에, TiN 막을 증착할 수 있고, 진공을 유지한다. 제 1 RTA 후에, 상기 TiN 캡은 수산화 암모늄 용액을 이용하여 식각된다. SiO2상의 반응되지 않은 Co 층, 또는 다른 스페이서 물질은 염산 용액을 이용하여 선택적으로 식각된다. 제 2 RTA는 CoSi를 CoSi2로 변환시킨다.
동작(428)은 나중의 프로세싱 단계들에서 원하지 않는 화합물들을 형성시킬 수 있는 임의의 반응되지 않은 금속을 제거한다. 반응되지 않은 금속은 임의의 적절한 수단에 의해 제거될 수 있다. 일반적으로, 상기 금속은 산성 용액으로워싱(washing)함으로써 제거된다. 예를 들면, 염산 및/또는 질산 용액이 이용될 수 있다. 비록 도시되어 있지는 않지만, 플래시 메모리 디바이스의 제조를 완료하기 위하여 추가 프로세싱이 수행된다.
도 7 내지 도 13은 본 발명에 따른 가상 접지 어레이 구조를 갖는 SONOS 플래시 메모리 디바이스에서의 코어 영역의 형성을 개략적으로 예시한다. 상기 형성된 디바이스는 비트 라인들이 병렬로 연결되어 상기 코어 영역에서 연속 스트라이프들을 형성한다는 점에서 NOR 구조를 갖는다. 이 실시예에 있어서, 상기 비트 라인들은 워드 라인들에 수직으로 이어진다.
도 7은 VT조정하여 매몰된 비트 라인들(704)을 형성한 후의 반도체 기판(702)을 예시한다. 도 8 및 도 9는 메모리 셀 스택을 형성한 후의, 도 7의 라인(AA' 및 BB')을 따르는 단면도들에 대응한다. 상기 메모리 셀 스택은 전하 트래핑 층들(706) 및 폴리층(708)을 포함한다. 폴리층(708)은 패터닝하기 전에 이 단계에서 도핑된다.
도 10 및 도 11은 상기 메모리 셀 스택들을, 워드 라인들을 형성하는 긴 스트라이프들로 패터닝한 후에 라인(AA' 및 BB')을 따르는 단면도들을 제공한다. 상기 전하 트래핑 층들(706)은 이 도면들에서 패터닝되었지만은, 이 단계에서 패터닝될 필요는 없다. 상기 전하 트래핑 층들이 패터닝되었는지 여부에 따라서, 워드 라인들 간의 공간들은 도 12에 예시된 바와 같이 스페이서 옥사이드(710)로 부분적으로 또는 전체적으로 채워질 수 있다. 상기 스페이서 옥사이드는 주변 영역의 게이트들에 대해 소스 및 드레인 영역들을 도핑하는 공정 동안에 증착될 수 있다. 대안적으로, 이들 공간들은 워드 라인들 간의 기판이 살리사이드화되지 못하도록 증착된 유전체 물질로 채워질 수 있다. 상기 워드 라인들의 상부에 있는 임의의 물질이 제거되어 도 12에 의해 예시된 구조를 제공한다.
일단 상기 워드 라인들의 상부들이 노출되면, 상기 워드 라인들은 살리사이드화될 수 있다. 상기 살리사이드화 금속은 폴리층(708)의 적어도 일부분과 반응한다. 실리사이드(712)를 갖는 결과적인 구조가 도 13에 예시되어 있다.
본 발명은 어떠한 바람직한 실시예 또는 실시예들에 대하여 도시하여 설명하였지만은, 본 명세서 및 첨부 도면들을 정독하여 이해한 이 기술분야의 당업자들에게 등가의 변형들 및 수정들이 일어날 것임이 명백하다. 특히, 상술된 구성요소들(조립체들, 디바이스들, 회로들 등)에 의해 수행되는 다양한 기능들에 관련하여, 이러한 구성요소들을 설명하는데 이용된 용어들("수단"에 대한 임의의 참조를 포함함)은, 다른 규정이 없는 한, 본원에 예시된 본 발명의 실시예들에서의 기능을 수행하는 개시된 구조와 구조적으로 동등하지 않음에도 불구하고, 설명된 구성요소(즉, 기능적으로 동등한 것)의 특정 기능을 수행하는 임의의 구성요소에 대응하는 것으로 고려된다. 또한, 본 발명의 특정 특징이 여러 실시예들 중 단지 하나의 실시예에 관해서만 개시되었지만은, 이러한 특징은 필요에 따라 그외 다른 실시예들의 하나 이상의 다른 특징들 및 임의의 소정 또는 특정 응용에 대한 장점들과 결합될 수 있다.
본 발명의 디바이스들 및 방법들은 비휘발성 반도체 메모리 제조 분야에 유용하다. 특히, 본 발명의 디바이스들 및 방법들은 EEPROM들과 같은 비휘발성 플래시 메모리 디바이스들을 제조함에 있어서 유용하다.
Claims (10)
- 비휘발성 반도체 메모리 디바이스에 있어서,주변 영역 및 코어 영역 - 상기 코어 영역은 메모리 셀들(50)의 어레이를 포함한다 - 과;금속으로 살리사이드화되어, 상기 메모리 셀들(50)의 제어 게이트들로서 역할을 하는 폴리 워드 라인들(20)과; 그리고상기 메모리 셀들(50)에 대한 소스 및/또는 드레인 영역들로서 역할을 하는, 이격된, 매몰 비트 라인들(26)을 포함하며,여기서, 약 100Å 또는 그보다 큰 두께의 옥사이드 아일랜드들은 그것들이 상기 매몰 비트 라인들(26)의 분리를 용이하게 하는 위치들(28)에서 워드 라인들(20)의 사이에 제공되지 않는 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
- 제 1 항에 있어서,상기 폴리 워드 라인들(20)은 상기 폴리 워드 라인들(20)이 증착에 후속하여 도핑된 증거를 제공하는 방식으로 도핑되는 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
- 제 1 항에 있어서,상기 주변 영역은 살리사이드화된 소스 및 드레인 영역들을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
- 제 1 항에 있어서,상기 코어 영역에는 약 500Å 또는 그보다 큰 두께의 옥사이드 아일랜드들이 없는 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
- 제 1 항에 있어서,상기 메모리 셀들은 SONOS 메모리 셀들(50)을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 디바이스.
- 가상 접지 어레이 비휘발성 반도체 메모리 디바이스의 형성 방법에 있어서,코어 영역 및 주변 영역을 갖는 반도체 기판(702)을 제공하는 단계 - 상기 코어 영역에는 옥사이드 아일랜드들이 없다 - 와;상기 코어 영역 위에 적어도 하나의 유전체 층을 포함하는 전하 트래핑 층들(706)을 형성하는 단계와;적어도 상기 전하 트래핑 층들(706) 위에 폴리층(708)을 형성하는 단계와;상기 코어 영역에서 상기 폴리층(708)을 패터닝하기에 앞서, 상기 코어 영역에서 상기 폴리층(708)을 도핑하는 단계와; 그리고상기 코어 영역에서 상기 폴리층(708)을 패터닝하여 워드 라인들을 형성하는단계를 포함하는 것을 특징으로 하는 방법.
- 제 6 항에 있어서,옥사이드 아일랜드들은 상기 코어 영역에 형성되지 않는 것을 특징으로 하는 방법.
- 제 6 항에 있어서,상기 워드 라인들을 살리사이드화하는 단계와;상기 코어 영역을 마스킹하는 단계와; 그리고상기 코어 영역이 마스킹되는 동안, 그리고 상기 워드 라인들을 살리사이드화하기에 앞서, 상기 기판(702)을 도핑하여 상기 주변 영역에서 게이트들에 인접한 소스 및 드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 8 항에 있어서,상기 주변 영역에서 게이트들에 인접한 소스 및 드레인 영역들은 상기 코어 영역에서 상기 워드 라인들과 동시에 살리사이드화되는 것을 특징으로 하는 방법.
- 가상 접지 어레이 비휘발성 반도체 메모리 디바이스의 형성 방법에 있어서,코어 영역 및 주변 영역을 갖는 반도체 기판(702)을 제공하는 단계 - 상기 코어 영역에는 옥사이드 아일랜드들이 없다 - 와;상기 코어 영역 위에 적어도 하나의 유전체 층을 포함하는 전하 트래핑 층들(706)을 형성하는 단계와;적어도 상기 전하 트래핑 층들(706) 위에 폴리층(708)을 형성하는 단계와;상기 코어 영역에서 상기 폴리층(708)을 패터닝하여, 상기 기판(702)에서 이격된 워드 라인들을 형성하는 단계와; 그리고상기 워드 라인들을 살리사이드화하는 단계를 포함하며, 여기서 옥사이드 아일랜드들은 상기 코어 영역에 형성되지 않는 것을 특징으로 하는 방법.
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