KR20040015080A - 무선 단말기 가변이득 저잡음 증폭기 - Google Patents
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Abstract
기술된 가변이득, 저잡음 증폭기는 무선 단말기용 입력 증폭기 또는 무선 단말기 송신기의 전치 증폭기 단계로서 적절하다. 증폭기(MN1)은 병렬 배치로 트랜지스터들의 네트워크(MP1-MPn)를 배치함으로써 가변이득을 얻을 수 있고, 각각은 PMOS 스위치(220)에 의해 독립적으로 선택가능하여 공진 회로(Rp,Lp)를 위한 가변 공진을 제공한다. 전력 분산은 구동 트랜지스터들의 네트워크를 사용함으로써 감소될 수 있고, 각각은 PMOS 스위치(220)에 의해 독립적으로 선택가능하다. 증폭기의 공진 주파수는 광 풀-업 커패시터들(Cp1-Cpn)을 선택하여 제공함으로써 동조될 수 있다.
Description
무선 통신에서, 단말장치(예를 들어, 핸드세트)에서의 입사 신호는 전파(電波)전파의 환경(송신기와 기지국 사이의 거리를 포함)에 따라 다양한 크기를 갖는다. 송신 단말기로부터의 강한 복사 신호는 원거리 기지국에 유용하나, 근거리 기지국인 경우에는 덜 유용하다. 이런 강한 신호는 송신기 근처에 있는 외부 단말기에 원치않는 가짜 신호(spurious signal)를 부여할 수 있고, 송신기의 배터리를 낭비시킨다. 또한, 수신기에서 증폭을 위한 회로는 대형 입력 신호에 대한 출력 신호를 잘라낼 수 있고 변형할 수 있다.
일반적으로, 단말기에서 입력 및 출력 신호는 각각 수신 블럭에서의 저잡음 증폭기(LNA)와 송신 블럭에서의 전치증폭기에 의해 증폭된다. 다음 단계에서 변형을 억제하기 위해서는 우수한 선형성이 반드시 성취되어야 한다. LNA가 대형 입력신호에 대한 출력 신호를 자르는 것(clipping)을 막기 위하여, LNA의 이득은 제어가능하게 되어야 한다(이득은 대형 입력 신호에 대해 낮아짐). 유사하게는, 송신기의 전치증폭기의 이득은 배터리를 낭비하지 않고, 다음 단계인 전력 증폭기를 혹사하지 않도록 하지 위하여 제어되어야 한다.
도 1은 전류-분리 이득-제어 기술(current-splitting gain-control techniques)을 사용하는 관련기술의 저잡음 증폭기를 도시한다. 관련기술의 이득 제어 체계에서, LNA의 이득은, 이득의 원인이 되는 하부회로, 즉, 차동 증폭기의 드레인 바이어스 전류(drain bias current)를 감소시킴으로써(즉, 게이트 바이어스 전압을 감소시킴으로써) 감소된다. 만일 입력 신호의 크기가 소정의 예정된 레벨을 초과하는 경우, LNA는 완전히 바이패스되어 증폭이 발생하지 않는다. 불행하게도, 바이어스 전류의 감소는 구동 트랜지스터의 원치않는 컷오프에 의해 발생되는 선형성의 저하를 동반한다. 바이패스 작동에 내재된 LNA의 이득의 갑작스런 변화는 우수한 선형성과 원하는 잡음 성과를 동시에 얻는 것을 어렵게 한다. 따라서, 이득 제어를 위해 새로운 시도가 필요하다.
본 출원은 전문이 참고로 본 명세서에 포함된 2001년 3월 29일에 출원된 미국 가출원 연속번호 60/279,451에 대한 우선권을 주장한다.
본 발명은 일반적으로 저잡음 증폭기(LNA) 또는 전치 증폭기에서 이득을 제어하기 위한 회로에 관한 것이고, 보다 구체적으로는 무선 통신 시스템에서 사용되는 LNA 또는 전치 증폭기에서 사용하기 위한 이득 제어 회로도에 관한 것이다.
도 1은 관련기술에 따른 전류-분리 이득-제어 기술에 의한 LNA의 회로도이다.
도 2a는 본 발명의 실시예에 따른 주파수들의 협대역에서 원하는 이득을 가진 저잡음 증폭기의 회로도이다.
도 2b는 본 발명의 실시예에 따른 도 2a에서의 증폭기를 위한 실시예의 회로도이다.
도 2c는 본 발명의 실시예에 따라 턴온 레지스턴스를 갖는 스위치로서 작동하는 PMOS 트랜지스터의 회로도이다.
도 3a는 본 발명의 실시예에 따라 구동 트랜지스터 MN1을 분배된 NMOS 트랜지스터들 MN[1]~MN[n]으로 나눔으로써 얻어지는 가변 컨덕턴스 파라미터 k를 제공함으로써 전력 소모를 줄이기 위해 설계된 회로를 도시하는 회로도이다.
도 3b는 본 발명에 따른 NMOS 트랜지스터들 MC[1]~MC[n]를 턴온 또는 턴오프 시키는 PMOS 스위치들의 회로도이다.
도 4a는 본 발명의 실시예에 따른 2개의 공진 주파수들 사이에서 절환될 수 있는 회로를 도시하는 회로도이다.
도 4b는 본 발명에 따른 단일 구동 트랜지스터 MN1을 사용하여 다-주파수대 작동을 가능하게 하는 도 3a의 일반화된 버전을 도시하는 회로도이다.
본 발명의 목적은 적어도 상기한 문제들 및/또는 단점들을 해결하고 적어도 앞으로 기술될 장점들을 제공하는 것이다.
본 발명의 다른 목적은 저잡음 증폭기 또는 송신기의 전치증폭기에서의 이득을 제어하기 위한 방법 및 장치를 제공하는 것이다
본 발명의 다른 목적은 저잡음 증폭기 및 대형 입력 신호를 수신할 때 출력 신호의 절단을 감소시키거나 피하는 작동 방법을 제공하는 것이다.
본 발명의 다른 목적은 배터리를 낭비하지 않고 다음 단계(전력 증폭기)를 혹사시키지 않도록 하기 위하여 송신기의 전치증폭기의 이득을 제어할 수 있는 방법 및 장치를 제공하는 것이다.
본 발명의 바람직한 실시예에서, 가변이득 증폭기는 적어도 부분적으로, 제어 전극을 갖는 제 1 트랜지스터, 제 1 전극, 제 2 전극 및 드레인을 포함하고, 입력신호는 제어 전극과 결합되고, 제 1 기준 전압은 제 1 전극과 결합되고 출력 전압은 제 2 전극과 결합된다; 부하 인덕터는 제 2 기준 전압과 제 1 트렌지스터의 제 2 전극 사이에 결합된다; 부하 커패시터는 제 1 트랜지스터의 제 2 전극과 결합하고; 가변 저항은 부하 인덕터와 병렬로 결합된다.
본 발명의 다른 바람직한 실시예에서, 다-주파 증폭기는, 적어도 부분적으로, 소스를 갖는 구동 트랜지스터, 게이트 및 드레인을 포함하고, 여기서 입력 신호는 게이트와 결합된 입력 단자에 의해 입력되고, 소스는 기준 전압 소스와 결합되고, 출력 신호는 드레인과 결합된 출력 단자에 의해 출력된다; 부하 인덕터는 전압 소스와 출력 단자 사이에 결합된다; 부하 커패시터는 출력 단자 및 기준 전압 소스 사이에 결합된다; 가변 저항은 전압 소스와 부하 인덕터와 병렬인 출력 단자 사이에 결합된다; 적어도 하나의 풀-업 커패시터는 부하 인덕터와 병렬로 배치되고, 적어도 하나의 풀-업 커패시터들의 각각은 부하 인덕터를 가진 적어도 하나의 커패시터들의 각각과 결합된 다수의 스위치들에 의해 독립적으로 선택될 수 있다.
본 발명의 다른 장점들, 목적들 및 특징들은 다음의 설명에서 일부 기술될 것이고 일부는 심사를 통해서 당업자들에게 명백해 질 것이고 본 발명의 실행을 통해 알 수 있을 것이다. 본 발명의 목적들 및 장점들은 첨부된 청구항에서 구체적으로 지적된 바에 따라 구현되고 성취될 수 있다.
본 발명은 구성성분들을 나타내는 참조 번호와 같은 다음의 도면들을 참조하여 상세하게 기술될 것이다.
무선 통신 시스템에서 사용되는 저잡음 증폭기(예를 들어, 동조된) 및 전치증폭기를 위한 이득 제어 방법 및 장치는 본 발명의 바람직한 실시예들에 따라 기술될 것이다. 예를 들어, 이득 제어 방법 및 장치의 한 바람직한 실시예는 무선 단말기에서의 회로도에 채택될 수 있고 LNA 또는 전치증폭기에서 구현될 수 있다. 그러나, 본 발명을 제한하려는 것은 아니다. 게다가, 본 발명은 바이폴라 접합 트랜지스터(bipolar-junction transistor(BJT)) 또는 접합 전계 효과 트랜지스터(junction field-effect transistor(JFET))와 같은 장치 기술들의 임의의 타입에 적용가능하다. 설명을 위해서, 본 발명에 따른 바람직한 실시예들을 금속-산화-반도체 전계-효과 트랜지스터(MOSFET) 기술을 사용하여 아래에 기술할 것이다.
도 2a는 본 발명에 따른 증폭기의 바람직한 실시예를 도시하는 회로도이다. 도 2a는 주파수들의 협대역에서 원하는 이득을 갖는 동조된 LNA를 도시한다. LNA는 n-채널 MOS(NMOS) 트랜지스터 MN1(200) 및 커패시터 Cp(205), 인덕터 Lp(210), 및 저항 Rp(215)을 포함하는 부하(load)로 제조될 수 있다. 입력 신호는 커먼 소스 NMOS 트랜지스터(common-source NMOS transistor)(MN1)(200)의 게이트 노드(gatenode)에 가해질 수 있고, 그 증폭된 신호는 드레인 노드(drain node)(212)에서 나타날 수 있고 또는 출력 단자(214)는 여기에 결합될 수 있다. 바람직하게는, 저항 Rp(215) 및 인덕터 Lp(210)는 전력 공급 전압(216)(예를 들어, Vdd) 및 드레인 노드(212) 사이에 결합되고, 커패시터 Cp(205)는 접지 단자(218) 및 드레인 노드(212) 사이에 결합된다. 상기 커패시터 Cp(205)는 다음 단계(예를 들어, 믹서)의 입력 커패시턴스 및/또는 입력 노드에서의 기생 커패시턴스에 영향을 줄 수 있다. 인덕터Lp(210)는 바람직하게는 커패시터 Cp(205)를 가진 병렬-공진 회로를 형성하고 원하는 주파수에서의 LNA의 이득을 조율하여, 공진 주파수에 이득의 피크를 위치시킨다. 인덕터(210)는 나선형 또는 본드-와이어 인덕터(또는 외부 인덕터를 사용함으로써)를 사용함으로써 구현될 수 있다.
LNA의 이득을 적절히 제어하고 출력을 포화 또는 컷-오프에 의해 변형시키는 입력 신호를 피하기 위하여, 저항 Rp(215)은 본 발명의 한 바람직한 실시예에 따라 가변적일 수 있다. 입력 신호의 증가된 크기에 대한 이득을 감소시키기 위한 드레인 바이어스 전류(즉, 도 2a에서의 iD의 DC 성분)의 감소는 전력을 절약하지만, MN1(200)의 원치않는 컷오프 작동에 의해 발생될 수 있는 선형성의 저하를 포함한다. 그러나, 이득을 낮추기 위한 도 2a에서 Rp(215)의 값의 감소는 LNA의 선형성에 영향을 미치지 않는다. 따라서, 이득을 변화시키기 위하여, 만일 선형성이 전력 소비의 감소보다 더 중요하다면, 드레인 바이어스 전류가 아닌 Rp(215)가 제어될 수 있다.
이득은 공진 주파수에서 Rp2에 비례한다. 따라서, 공진 부하의 양호도(Quality factor) Q가 Rp(215)에 직접 비례하기 때문에, 이득은 Cp(205) 및 Lp(210)의 고정된 값에 대한 공진 회로(즉, 이득 피크의 예리함에 비례한다)의 양호도 Q2에 비례한다:
따라서, Rp(215)를 제어 하는 것은, 고정된 값의 Cp(205) 및 Lp(210)에 대해 Q를 제어하는 것과 동등하다.
도 2b는 도 2a에서의 증폭기를 위한 회로 구현의 바람직한 실시예를 도시한다. 도 2b에서 도시된 바와 같이 가변 저항 또는 가변 레지스턴스는 병렬로 배치된 p-채널 MOS(PMOS) 트랜지스터 MP[1]~MP[n](220, 225, 230)로 구현된다. 각 PMOS 트랜지스터는 턴온 되었을 때(즉, 그 게이트 전압이 낮춰질 때), 그 선형 영역에서 작동하도록 만들어져서, 도 2c에 나타난대로 턴-온(turn-on) 레지스턴스를 가진 스위치로서 간주될 수 있다. 전체 레지스턴스는 게이트 신호 제어[1]~제어[n](235, 240,...245)의 로직에 의해 제어된다. 이런 PMOS 스위치들을 하나씩 제어하면, 증폭기의 이득은 단계적으로 조절된다. 이런 모든 PMOS 스위치들이 턴온 되었을 때 증폭기는 최소 이득을 갖는다(모든 이들의 게이트 전압을 낮춤으로써).
커먼-게이트 NMOS 트랜지스터 MC1(250)는 출력으로부터 입력을 더 절연 시키기 위하여 부가되어 밀러 효과(Miller effect)를 감소시킨다. 바이어스-제너레이팅 블럭(bias-generating block)BIAS_GEN1(255)은 포화 영역에서 MC1(250)을 유지시킴으로써 출력 신호의 MC1(250)의 진동(swing)에 의해 MC1(250)의 작동이 영향을 받지 않게 하거나 적게 영향을 받게 한다.
부하의 Q를 감소시키는 것은 DC 바이어스 전류를 감소시키는 것보다는 적게 선형성을 저하시키는 것이 사실이지만, 다른 방법들과 비교하여 더 높은 전력 소비를 하게 된다. 도 2b에서의 회로로써 선형성을 유지하기 위하여, 드레인 바이어스 전류는 반드시 유지되어야하고, 일정한 DC 전력 소비가 동반되어야 한다. MN1(200)의 컨덕턴스 파라미터 k(게이트 폭에 비례)가 도 2b에서의 회로에 대해 고정되기 때문에, 증폭기의 DC 전력 소비를 감소시키는 것은 불가능하다. 만일 DC 전력 소비가 반드시 감소되어야 한다면, 이득 제어의 새로운 방법이 필요할 것이다.
k를 가변성이 되게 함으로써 전력 소비를 감소시키기 위하여, 도 3a에서의 회로는 본 발명에 따른 바람직한 실시예에서 사용될 수 있다. 도 3a에서 나타낸대로, 구동 트랜지스터 MN1(200)은 분배된 NMOS 트랜지스터 MN[1]~MN[n](예를 들어, 300,305,..310)로 나뉘어진다. 이런 트랜지스터들은 상응하는 NMOS 트랜지스터 MC[1]~MC[n](예를 들어, 315,320,...325)에 의해 제어되고, 상기 NMOS 트랜지스터 MC[1]~MC[n]은 도 3b에 예시로 나타낸 상응하는 PMOS 스위치들(330, 335,...340)에 의해 각각 턴온 되거나 턴오프 된다. 입력의 크기가 커짐에 따라, 선형성을 유지하기 위하여 도 3a에서 BIAS_GEN2(345)를 가진 게이트 바이어스 전압을 증가시키는 것이 바람직할 수 있다. 동시에 이득을 저하시키고 DC 전력 소모를 감소시키기 위하여, 게이트 바이어스의 증가 속도보다 훨씬 빠른 속도로 k의 값을 감소시키는 것이 바람직할 수 있다. 여기서, k의 빠른 변이는 이득 단계의 넓어진 갭을 초래하기 때문에, 전력 소비의 감소와 이득 제어의 유연성 사이에 트레이드 오프(trade off)가 필요하다. 유익하게도, 만일 풀-업 저항(Rp)(350)이 Rp(215)에 대해 기술한 것처럼 가변적이 된다면 더 부드러운 이득 제어가 일어난다. 한 바람직한 실시예에서, 가변 저항은 도 2b에 있는 p-채널 MOS(PMOS) 트랜지스터에 의해 구현될 수 있다.
도 3a에서의 회로는 무선 단말 장치에서 송신기의 전치증폭기로 사용될 수도 있을 것이나, 이 경우 낮은 용량의 부하를 그 출력에 부여하는 것이 필요할 수 있다. 이것은 전형적인 전치증폭기가 입력 임피던스가 50Ω(마이크로파 기술에서 표준 임피던스)로 설정될 수 있는 전력 증폭기를 구동시키기 때문이다.
풀-업 커패시터 Cp´(400)는 풀-업 인덕터 Lp(410)와 병렬로 연결될 수 있고 도 4a에 도시된 바와 같이 시리즈-연결 스위치(405)로 턴온 되거나 턴오프 될 수 있다. 본 발명에 따른 바람직한 실시예를 위해서, 스위치(405)는 상보형 금속 산화막 반도체(complementary-MOSFET(CMOS))"송신 게이트"로 실행될 수 있고, 이 경우 공진 주파수는 상응하여 하강할 수 있고 상승할 수 있다. 공진 주파수는 증폭기가 변동 주파수대에서 안정하게 작동한다면, 다른 원하는 주파수대역 상에 위치하도록 될 수 있다. 이중-대역 작동의 한 예는 약 800MHZ의 셀룰러(celluar) 주파수대역 및 약 1800MHZ의 PCS(시간-다중화)대역에 유용한 무선 통신용 증폭기일 수 있다. 원하는 주파수대역은 CMOS 스위치를 제어하는 외부 신호에 의해 선택될 수 있다.추가 주파수대 선택성은 도 4a에서의 회로에 대한 대안의 바람직한 실시예인 도 4b에 도시된 회로를 사용함으로써 성취될 수 있다. 도 4b에 도시된 바람직한 실시예는 단일 구동 트랜지스터 MN1(415)에 의해 다-주파수대역 작동을 성취할 수 있다. 작동에서, 커패시터 Cp´[1] - Cp´[n](예를 들어, 420, 425,...430)은 상응하는 시리즈-연결 스위치들(예를 들어, 435, 440,...445)(CMOS 송신-게이트 스위치)에 의해 개별적으로 또는 결합되어서 턴온 되거나 턴오프 될 수 있다.
상기한대로, 무선 통신에서 이득 제어를 위한 방법들 및 장치들의 바람직한 실시예들은 여러 장점들을 갖는다. 통합 전치증폭기 또는 MOSFET 기술(예를 들어, 무선 통신용 단말 장치)을 사용하는 저잡음 증폭기의 출력 신호의 클리핑(clipping) 변형을 피하기 위하여, 이득은 바람직한 실시예들에 따라 풀-업 부하에서 가변 저항을 포함함으로써 조절가능하게 될 수 있다. 가변 저항은 도 2b에서 나타난대로 선형 영역에서 작동하는 분배된 PMOS 트랜지스터들을 사용하여 구현될 수 있다. 또한, DC 전력 소비의 제어성뿐만 아니라 이득 제어성을 얻기 위하여, 구동 트랜지스터들은 바람직한 실시예들에서 분배된 트랜지스터들로 나뉘어질 수 있고, 개별적으로 켜지거나 꺼질 수 있다. 또한, 공진 주파수는 조절될 수 있고 또는 다-대역 작동은 추가의 커패시터 또는 유사한 것을 부하 인덕터와 병렬로 선택적으로 결합함으로써 바람직한 실시예에서 구현될 수 있다.
이전의 실시예들 및 장점들은 단지 예시적이고 본 발명을 제한하는 것으로 해석되지 않는다. 본 발명의 내용은 다른 타입의 장치들에 쉽게 적용될 수 있다. 본 발명의 설명은 예시적이고, 청구항의 범위를 제한하려는 것이 아니다. 많은 대안, 변형 및 변이는 당해기술분야의 당업자들에게 명백할 것이다. 청구항에서, 기능식 청구항들은 인용된 청구항을 실시함으로써 본 명세서에서 기술된 구조들을 포함하고 구조적 동일체뿐만 아니라 동일한 구조들을 포함한다.
본 발명의 내용중에 포함되어 있음
Claims (22)
- 제어 전극, 제 1 전극, 및 제 2 전극을 갖는 제 1 트랜지스터;제 2 기준 전압 및 제 1 트랜지스터의 제 2 전극 사이에 결합되는 부하 인덕터;제 1 트랜지스터의 제 2 전극에 결합되는 부하 커패시터; 및부하 인덕터와 병렬로 결합되는 가변 저항을 포함하고, 입력 신호가 제어 전극과 결합되고, 제 1 기준 전압이 제 1 전극에 결합되고 출력 신호가 제 2 전극과 결합되는 가변이득 증폭기.
- 제 1 항에 있어서,가변 저항은 부하 인덕터와 병렬로 배치되고 제어 라인들의 네트워크에 결합되는 적어도 하나의 트랜지스터를 포함하는 가변이득 증폭기.
- 제 1 항에 있어서,제 1 트랜지스터의 제 2 전극 및 부하 커패시터 사이에 결합되는 절연 트랜지스터를 더 포함하는 가변이득 증폭기.
- 제 1 항에 있어서,상응하는 게이트 전극 제어 라인들의 제 1 네트워크와 결합되는 다수의 제 2트랜지스터를 더 포함하고, 제 2 트랜지스터들의 각각이 제 1 트랜지스터와 병렬로 결합되는 가변이득 증폭기.
- 제 4 항에 있어서,제 1 및 제 2 트랜지스터들의 상응하는 제 2 전극 및 부하 커패시터 사이에 각각 결합되는 다수의 제 3 트랜지스터들을 더 포함하는 가변이득 증폭기.
- 제 5 항에 있어서,제 3 트랜지스터들은 상응하는 게이트 전극 제어 라인들의 제 2 네트워크와 결합되는 가변이득 증폭기.
- 제 1 항에 있어서,부하 인덕터와 병렬로 결합되는 적어도 하나의 풀-업 커패시터를 더 포함하는 가변이득 증폭기.
- 제 1 항에 있어서,풀-업 커패시터들은 부하 인덕터와 병렬로 결합된 다수의 풀-업 커패시터들을 더 포함하고, 풀-업 커패시터들의 상응하는 하나와 부하 인덕터를 각각 결합하는 다수의 스위치들에 의해 독립적으로 선택가능한 가변이득 증폭기.
- 제 8 항에 있어서,스위치들이 CMOS 기술로 구현되는 가변이득 증폭기.
- 제 8 항에 있어서,풀-업 커패시터들이 풀-업 커패시터들의 선택에 따라 가변 저항의 부하 레지스턴스 및 부하 인덕턴스를 갖는 공진 회로를 형성하기 위하여 선택되는 가변이득 증폭기.
- 제 10 항에 있어서,회로가 800MHz 또는 1800MHz에서 공진하는 가변이득 증폭기.
- 제 6 항에 있어서,가변 저항이 부하 인덕터와 병렬로 결합되는 다수의 부하 트랜지스터를 포함하고, 부하 트랜지스터들의 각각이 제어 라인들의 제 3 네트워크의 상응하는 하나에 결합하는 게이트 전극을 갖는 가변이득 증폭기.
- 제 12 항에 있어서,부하 인덕터와 병렬로 결합된 다수의 풀-업 커패시터들을 더 포함하고, 풀-업 커패시터들이 풀-업 커패시터들 중의 상응하는 하나와 부하 인덕터를 각각 결합하는 다수의 스위치들에 의해 독립적으로 선택가능한 가변이득 증폭기.
- 제 12 항에 있어서,상응하는 게이트 전극 제어 라인들의 제 1 네트워크와 결합되는 다수의 제 2 트랜지스터;제 1 및 제 2 트랜지스터들의 상응하는 제 2 전극과 부하 커패시터 사이에 각각 결합되는 다수의 제 3 트랜지스터 및제 1 트랜지스터의 제 2 전극 및 부하 커패시터 사이에 결합되는 절연 트랜지스터를 더 포함하고, 제 2 트랜지스터들의 각각이 제 1 트랜지스터와 병렬로 결합되고, 제 3 트랜지스터들이 상응하는 게이트 전극 제어 라인들의 제 2 네트워크에 결합되는 가변이득 증폭기.
- 제 14 항에 있어서,부하 인덕터와 병렬로 결합된 다수의 풀-업 커패시터들을 더 포함하고, 풀-업 커패시터들이 풀-업 커패시터들 중의 상응하는 하나와 부하 인덕터를 각각 결합하는 다수의 스위치들에 의해 독립적으로 선택가능한 가변이득 증폭기.
- 소스, 게이트 및 드레인을 갖는 구동 트랜지스터;전력 전압 소스 및 출력 단자 사이에 결합되는 부하 인덕터;출력 단자 및 기준 전압 소스 사이에 결합되는 부하 커패시터;전력 전압 소스 및 출력 단자 사이에 부하 인덕터와 병렬로 결합되는 가변저항 및부하 인덕터와 병렬로 배치되는 적어도 하나의 풀-업 커패시터를 포함하고, 입력 신호가 게이트와 결합된 입력 단자에 의해 입력되고, 소스가 기준 전압 소스와 결합되고, 출력 신호가 드레인에 결합된 출력 터미널에 의해 출력되고, 적어도 하나의 풀-업 커패시터들의 각각이 적어도 하나의 커패시터들의 각각과 부하 인덕터를 결합하는 다수의 스위치들에 의해 독립적으로 선택가능한 다-주파 증폭기.
- 제 16 항에 있어서,구동 트랜지스터의 드레인 및 부하 커패시터 사이에 결합된 절연 트랜지스터를 더 포함하는 다-주파 증폭기.
- 제 16 항에 있어서,각각이 구동 트랜지스터와 병렬로 결합되는 다수의 추가 구동 트랜지스터; 및구동 트랜지스터의 드레인 및 부하 커패시터 사이에 결합되는 다수의 절연 트랜지스터를 더 포함하고, 구동 트랜지스터의 게이트 전극이 이득 바이어스 전압을 수용하고, 다수의 절연 트랜지스터들이 게이트 전극 제어 라인들의 네트워크에 선택적으로 결합되는 다-주파 증폭기.
- 제 18 항에 있어서,가변 저항이 부하 인덕터와 병렬로 결합되는 다수의 부하 트랜지스터를 포함하고, 부하 트랜지스터들의 각각이 제어 라인의 제 3 네트워크의 상응하는 하나에 결합되는 게이트 전극을 갖는 다-주파 증폭기.
- 제 16 항에 있어서,가변 저항이 부하 인덕터와 병렬로 결합되는 다수의 부하 트랜지스터를 포함하고, 부하 트랜지스터들의 각각이 제어 라인들의 제 3 네트워크의 상응하는 하나와 결합되는 게이트 전극를 갖는 다-주파 증폭기.
- 제 16 항에 있어서,풀-업 커패시터들이 풀-업 커패시터들의 선택에 따라 부하 레지스턴스 및 부하 인덕턴스를 가진 공진 회로를 형성하기 위하여 선택되는 다-주파 증폭기.
- 제 19 항에 있어서,회로가 800MHz 또는 1800MHz에서 공진되고, 스위치들이 CMOS 기술로 구현되는 다-주파 증폭기.
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