KR20040010186A - 박리 방법 - Google Patents

박리 방법 Download PDF

Info

Publication number
KR20040010186A
KR20040010186A KR1020030048203A KR20030048203A KR20040010186A KR 20040010186 A KR20040010186 A KR 20040010186A KR 1020030048203 A KR1020030048203 A KR 1020030048203A KR 20030048203 A KR20030048203 A KR 20030048203A KR 20040010186 A KR20040010186 A KR 20040010186A
Authority
KR
South Korea
Prior art keywords
film
layer
insulating film
substrate
peeling
Prior art date
Application number
KR1020030048203A
Other languages
English (en)
Inventor
토루 타카야마
준야 마루야마
유우고 고토
유미코 오노
타쿠야 츠루메
히데아키 쿠와바라
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20040010186A publication Critical patent/KR20040010186A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 피박리층에 손상을 주지 않는 박리 방법에 관한 것으로서, 작은 면적을 갖는 피박리층의 박리 뿐 아니라 큰 면적을 갖는 피박리층을 전면에 걸쳐 고수율로 박리할 수 있도록 하는 박리 방법을 제공한다. 또한 본 발명은 다양한 기재에 피박리층을 부착시키고 경량화된 반도체 장치 및 그 제조방법을 제공한다. 특히 가요성 필름에 TFT를 대표로 하는 다양한 소자를 부착시켜 경량화된 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
기판 상에 금속층 또는 질화물층(11)을 형성하고 상기 금속층 또는 질화물층(11)에 접하도록 산화물층(12)을 형성하고 또한 하지 절연막과 수소를 포함하는 층으로 이루어지는 피박리층(13)을 형성하여 수소가 확산되는 410℃ 이상의 온도의 가열처리를 수행하면 물리적 수단으로 산화물층(12)의 층 내부 또는 계면에서 깨끗하게 박리를 수행할 수 있다.

Description

박리 방법{PEELING METHOD}
본 발명은 피박리층의 박리방법, 특히 다양한 소자를 포함하는 피박리층의 박리 방법에 관한 것이다. 아울러, 본 발명은 박리한 피박리층을 기재에 접착하여 전사시킨 박막트랜지스터(이하, TFT라 칭함)로 구성된 회로를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 예를 들면 액정 모듈로 대표되는 전기 광학 장치나 EL모듈로 대표되는 발광장치 및 그러한 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
또한 본 명세서에서 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키는 것으로서 전기 광학 장치, 발광장치, 반도체 회로 및 전자기기는 모두 반도체 장치에 해당한다.
최근 들어 절연 표면을 갖는 기판상에 형성된 반도체 박막(두께 수nm 내지 수백nm 정도)을 이용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되며 특히 화상 표시 장치의 스위칭 소자로서의 개발을 서두르고 있다.
이와 같은 화상 표시 장치를 이용한 다양한 용도가 기대되어 지고 있는데 특히 휴대 기기에 대한 응용이 주목을 받고 있다. 현재 유리 기판이나 석영 기판이많이 사용되고 있으나, 그러한 기판은 쉽게 깨지고 무거운 결점이 있다. 또한 대량 생산을 수행함에 있어서 유리 기판이나 석영 기판은 대형화가 곤란하므로 적합하지 않다. 따라서 가요성을 갖는 기판, 대표적으로는 가요성 플라스틱 필름 위에 TFT 소자를 형성하려는 시도가 이루어지고 있다.
그러나 플라스틱 필름은 내열성이 낮아 프로세스 최고 온도를 낮게 할 수 밖에 없고 결과적으로 유리 기판상에 형성할 때 만큼 양호한 전기 특성의 TFT를 형성할 수 없는 상황이다. 이러한 이유로 플라스틱 필름을 이용한 액정 표시 장치나 발광장치는 실현되지 못하고 있다.
또한 기판상에 분리층을 사이에 두고 존재하는 피박리층을 상기 기판으로부터 박리하는 박리 방법이 이미 제안되어 있다. 예를 들어 일본국 특개평10-125929호 공보, 일본국 특개평 10-125931호 공보에 기재된 기술은 비정질 규소(또는 폴리실리콘)로 이루어지는 분리층을 마련하고 레이저광을 기판을 통과시켜 조사하여 비정질 규소에 포함되는 수소를 방출시킴으로써 공극을 발생시켜 기판을 분리시키는 방법이다. 나아가 이 기술을 이용하여 일본국 특개평10-125930호 공보에는 피박리층(공보에서는 피전사층이라 칭함)을 플라스틱필름에 부착시켜 액정 표시 장치를 완성시키는 것이 기재되어 있다.
그러나 상기한 방법에서는 필수적으로 투광성이 높은 기판을 사용해야 하며 기판을 통과시키고 나아가 비정질 규소에 포함되는 수소를 방출시키기에 충분한 에너지를 부여하기 위해 비교적 강한 레이저광의 조사가 이루어져야 하기 때문에 피박리층에 손상을 주게 되는 문제가 있다. 또한 상기 방법에서는 분리층상에 소자를제조한 경우 소자 제조 프로세스에서 고온의 열처리 등을 실시하면 분리층에 포함되는 수소가 확산, 감소되어 레이저광을 분리층에 조사하여도 박리가 충분히 이루어지지 못하게 될 우려가 있다. 따라서 분리층에 포함되는 수소량을 유지하기 위해 분리층 형성후의 프로세스가 제한되는 문제가 있다. 또한 상기 공보에는 피박리층에 대한 손상을 방지하기 위해 차광층 또는 반사층을 마련하는 것 또한 기재되어 있지만 이 경우에는 투과형 액정 표시 장치를 제조하기가 어렵다. 또한 상기 방법에서는 큰 면적을 갖는 박리층을 박리하는 것은 곤란하다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서 피박리층에 손상을 주지않는 박리 방법을 제공하여 작은 면적을 갖는 피박리층의 박리뿐 아니라 큰 면적을 갖는 피박리층을 전면에 걸쳐 박리하는 것을 가능하게 하는 것을 목적으로 하고 있다.
또한 본 발명은 피박리층에 형성에 있어서 열처리 온도, 기판의 종류 등의 한정을 받지 않는 박리 방법을 제공하는 것을 목적으로 하고 있다.
또한 본 발명은 다양한 기재에 피박리층을 부착하여 경량화된 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. 특히, 본 발명은 가요성 필름에 TFT를 대표로 하는 다양한 소자(박막 다이오드, 규소의 PIN접합으로 이루어지는 광전 변환 소자나 규소 저항 소자)를 부착하여 경량화된 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1(A) 내지 도 1(G)는 실시의 형태를 도시한 도면이고,
도 2는 비정질 규소 열처리 온도와 응력과의 관계를 도시한 그래프이고,
도 3은 적층에서의 응력 변화를 도시한 그래프이고,
도 4(A) 내지 도 4(D)는 액티브 매트릭스 기판의 제조 공정을 도시한 도면(실시예 1)이고,
도 5(A) 내지 도 5(C)는 액티브 매트릭스 기판의 제조 공정을 도시한 도면(실시예 1)이고,
도 6은 액티브 매트릭스 기판의 제조 공정을 도시한 도면(실시예 1)이고,
도 7은 액정 표시 장치의 단면도를 도시한 도면(실시예 2)이고,
도 8은 발광장치의 상면도 또는 단면도를 도시한 도면(실시예 3)이고,
도 9(A) 내지 도 9(E)는 전자기기의 일 예를 도시한 도면(실시예 4)이고,
도 10(A) 내지 도 10(C)는 전자기기의 일 예를 도시한 도면(실시예 4)이고,
도 11은 TDS의 결과를 도시한 그래프이다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10: 기판11: 금속층
12: 산화물층13: 피박리층
14: 제 1 접착제15: 제 2 기판
16: 제 2 접착제
본 발명자들은 수많은 실험, 검토를 반복하는 동안 기판상에 마련한 금속층, 상기 금속층에 접하도록 산화물층을 마련하고 이 산화물층 상에 절연막을 마련하고, 이 절연막상에 수소를 포함하는 층, 대표적으로는 수소를 포함하는 비정질 규소막을 성막한 후 410℃ 이상의 열처리를 수행한 바, 막 박리 등의 프로세스상의 이상은 발생하지 않는 한편, 물리적 수단, 대표적으로는 기계적인 힘을 인가(예를 들면 인간의 손으로 벗김)함으로써 용이하게 산화물층의 계면(산화물층과 금속층의 계면)에서의 박리를 깨끗하게 이루게 할 수 있는 박리 방법을 발견했다.
즉, 금속층과 산화물층간의 결합력은 열에너지에는 견딜 수 있는 강도를 가지고 있는 한편, 가열처리에 의해 금속층과 산화물층 사이에 수소가 확산하여 반응함과 아울러 금속층, 산화물층 또는 비정질 규소막의 막응력이 변화하여 금속층과 산화물층 사이가 역학적 에너지에 약해져 기계적인 힘을 가하면 박리가 일어나기 쉽게 된다. 또한, 본 발명은 비정질 규소막에 한정되지 않고 PCVD법으로 형성 가능한 반도체막, 예를 들면 게르마늄막 또는 규소와 게르마늄과의 합금막, 인이나 붕소를 포함하는 비정질 규소막도 가능하다.
또한 금속층 상에 산화물층을 형성할 경우 금속층의 표면이 산화되므로 금속층과 산화물층과의 밀착성이 높아진다. 그리고 수소를 포함하는 층에 포함되는 수소를 410℃ 이상에서 확산시켜 산화된 금속층 표면과 반응(예를 들면 환원반응)시키면 금속층과 산화물층간의 밀착성이 저하는 것으로 여겨진다. 아울러 수소를 포함하는 층의 응력은 가열 시 인장응력측으로 변화하므로 금속층과 산화물층과의 계면에 왜곡이 발생하여 박리를 쉽게 할 수 있다.
또한 본 명세서에서 막의 내부응력(막응력이라 칭함)은 기판 상에 형성된 막의 내부의 임의의 단면을 고려했을 때 단면의 한쪽에서 다른쪽에 미치고 있는 단위 단면적 당 힘을 가리킨다. 내부 응력은 진공증착이나 스퍼터링이나 기상 성장 등으로 성막된 박막에는 많든 적든 반드시 존재한다고 할 수 있다. 그 값은 최대 109N/m2에 달한다. 박막의 재료, 기판의 물질, 박막의 성막조건 등에 의해 내부 응력값이 변화한다. 또한 열처리의 실시에 의해서도 내부 응력값은 변화한다.
또한 기판면에 수직인 단위 단면적을 통해 상대방에 미치는 힘이 당겨지는 방향인 상태를 인장 상태라 하고 이 때의 내부 응력을 인장응력이라 부르며 누르는 방향인 상태를 압축상태라 하고 이 때의 내부 응력을 압축응력이라 부른다.
본 명세서에서 개시하는 박리 방법에 관한 발명의 구성 1은,
피박리층을 기판으로부터 박리하는 방법으로서,
상기 기판상에 금속층, 그 금속층에 접하는 산화물층, 절연막, 그리고 그 절연막상에 수소를 포함하는 비정질 구조를 갖는 반도체막을 순차로 적층 형성하는 공정과,
수소를 확산하는 가열처리를 수행하는 공정과,
상기 산화물층, 상기 절연막, 그리고 상기 반도체막을 포함하는 피박리층에 지지체를 접착한 후 상기 지지체에 접착된 피박리층을 상기 금속층이 마련된 상기 기판으로부터 물리적 수단에 의해 박리하는 공정을 갖는 것을 특징으로 하는 박리 방법이다.
또한 다른 박리 방법에 관한 본 발명의 구성 2는,
피박리층을 기판으로부터 박리하는 박리 방법으로서,
상기 기판상에 금속층, 그 금속층에 접하는 산화물층, 절연막, 그리고 그 절연막상에 수소를 포함하고 비정질 구조를 갖는 반도체막을 순차로 적층 형성하는 공정과,
수소를 확산하는 가열처리를 수행하는 공정과,
상기 반도체막을 활성층으로 하는 TFT 및 그 TFT에 접속하는 소자를 형성하는 공정과,
상기 산화물층, 상기 절연막, 그리고 상기 TFT와 상기 소자를 포함하는 피박리층에 지지체를 접착한 후 상기 지지체에 접착된 피박리층을 상기 금속층이 마련된 기판으로부터 물리적 수단에 의해 박리하는 공정을 갖는 것을 특징으로 하는 박리 방법이다.
상기 구성에 있어서는 수소를 확산시키기 위한 가열처리를 수행하는 공정과, 상기 반도체막을 활성층으로서 포함하는 TFT를 형성하고 그 TFT에 접속하는 소자를 형성하는 공정의 순서에는 특별한 제한이 없다. 또한, 상기 반도체막을 활성층으로서 포함하는 TFT를 형성하고 그 TFT에 접속하는 소자를 형성하는 공정에서 가열처리를 410℃ 이상에서 수행하는 경우에는 수소의 확산을 위한 상기 가열처리를 별도로 수행할 필요가 없다.
상기 각 구성에 있어서 상기 가열처리는 막 내의 수소가 방출 또는 확산되는 온도 즉 410℃ 이상인 것을 특징으로 하고 있다.
또한 상기 각 구성에 있어서, 상기 금속층은 W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어지는 단층, 또는 이들 금속 또는 혼합물의 적층인 것을 특징으로 하고 있다.
또한 본 명세서에서 물리적 수단은 화학이 아니라 물리학에 의해 인식되는 수단으로서, 구체적으로는 역학의 법칙에 따라 환원할 수 있는 과정을 갖는 역학적 수단 또는 기계적 수단을 가리키며, 어떠한 역학적 에너지(기계적 에너지)를 변화시키는 수단을 가리키고 있다.
단 상기 각 구성 모두에 있어서 물리적 수단에 의해 박리가 수행될 때 지지체와의 결합력보다 산화물층과 금속층의 결합력을 작게 할 필요가 있다.
또한 수소를 포함하는 반도체막 대신에 수소를 포함하는 금속막을 형성할 수도 있으며 다른 박리 방법에 관한 본 발명의 구성 3은,
피박리층을 기판으로부터 박리하는 박리 방법으로서,
상기 기판상에 금속층, 그 금속층에 접하는 산화물층, 절연막과, 그리고 그 절연막상에 수소를 포함하는 금속층을 순차로 적층 형성하는 공정과,
수소를 확산시키는 가열 처리를 수행하는 공정과,
상기 반도체막을 활성층으로 포함하는 TFT 및 그 TFT에 접하는 소자를 형성하는 공정과,
상기 산화물층, 상기 절연막, 상기 TFT, 그리고 상기 소자를 포함하는 피박리층에 지지체를 접착한 후 상기 지지체에 접착된 피박리층을 상기 금속층이 마련된 기판으로부터 물리적 수단에 의해 박리하는 공정을 갖는 것을 특징으로 하는 박리 방법이다.
또한 금속층으로서 수소를 포함하는 금속층을 사용할 수도 있으며 다른 박리 방법에 관한 본 발명의 구성 4는,
피박리층을 기판으로부터 박리하는 박리 방법으로서,
상기 기판상에 수소를 포함하는 금속층, 그 금속층에 접하는 산화물층, 절연막, 그리고 그 절연막 상에 비정질 구조를 갖는 반도체막을 순차로 적층 형성하는 공정과,
수소를 확산시키는 가열 처리를 수행하는 공정과,
상기 반도체막을 활성층으로 포함하는 TFT 및 그 TFT에 접속하는 소자를 형성하는 공정과,
상기 산화물층, 상기 절연막, 상기 TFT, 그리고 상기 소자를 포함하는 피박리층에 지지체를 접착한 후 상기 지지체에 접착된 피박리층을 상기 금속층이 마련된 기판으로부터 물리적 수단에 의해 박리하는 공정을 갖는 것을 특징으로 하는 박리 방법이다.
또한 상기 각 구성에 있어서, 상기 산화물층은 스퍼터링법에 의한 산화 규소막인 것을 특징으로 하고 있다.
또한 상기 각 구성에 있어서, 상기 절연막은 산화 규소막 또는 산화 질화 규소막 또는 이들의 적층인 것을 특징으로 하고 있다.
또한 상기 각 구성에 있어서 상기 산화물층의 막 두께는 상기 금속층의 막두께보다 두꺼운 것을 특징으로 하고 있다.
또한 상기 각 구성에 있어서 상기 절연막 상에 마련되는 소자는 발광 소자, 반도체 소자 또는 액정 소자인 것을 특징으로 하고 있다.
또한 상기 수소를 포함하는 금속층으로서 CVD법(리모트 플라즈마법 등)을 이용한 W막이나 Ni막을 이용할 수 있다. 예를 들면 W막의 핵이 되는 규소를 SiH4가스로 석출하거나, 또는 산화 규소막(또는 질화 규소막)의 표면을 희가스플라즈마에 노출시켜 Si-O결합(또는 Si-N결합)을 절단하여 석출시키고, 이어서 WF6/H2가스를 흘리면 환원반응에 의해 W막을 퇴적할 수 있다. 환원반응에 의해 W막을 퇴적하는 성막방법은 블랭킷 W법으로도 불리우는 CVD법의 일종이다. 또한 상기 수소를 포함하는 금속층으로서, 수소를 포함하는 AB2형 수소 흡장 합금(단, A로서 Ti 또는 Zr, B로서 Ni, V, Cr, Co, Fe, Mn), 혹은 AB5형 수소 흡장 합금(단, A로서 Mm(미쉬 금속), B로서 Ni, Co, Mn, Al, Mo)을 사용할 수도 있다.
또한 상기 구성에 있어서 금속층은 기판과 금속층사이에 다른 층, 예를 들면 절연층 등을 마련할 수도 있는데 프로세스를 간략화하기 위해서는 기판 상에 접하도록 금속층을 형성하는 것이 바람직하다.
또한 상기 본 발명에서는 투광성을 갖는 기판에 한정되지 않고 모든 기판, 예를 들면 유리기판, 석영기판, 반도체기판, 세라믹기판, 금속기판을 사용할 수 있으며 기판 상에 마련한 피박리층을 박리할 수 있다.
또한 본 명세서에서 전사체는 박리된 후 피박리층과 접착시키는 것으로서,특별히 한정되지 않으며 플라스틱, 유리, 금속, 세라믹 등 모든 조성의 기재가 가능하다. 또한 본 명세서에서 반도체는 물리적 수단에 의해 박리할 때 피막리층과 접착하기 위한 것으로서, 특별히 한정되지 않으며 플라스틱, 유리, 금속, 세라믹 등 모든 조성의 기재가 가능하다. 또한 전사체의 형상 및 지지체의 형상 또한 특별한 한정없이 평면을 갖는 것, 곡면을 갖는 것, 가요성을 갖는 것, 필름형상 등이 가능하다. 또한 경량화를 최우선으로 하는 것이라면 필름 형상의 플라스틱 기판, 예를 들어 폴리(에틸렌 테레프탈레이트)(PET), 폴리에테르 술폰(PES), 폴리(에틸렌 나프탈레이트)(PEN), 폴리카보네이트(PC), 나일론, 폴리(에테르 에테르케톤)(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리(부틸렌 테레탈레이트)(PBT), 폴리이미드 등의 플라스틱 기판이 바람직하다.
상기 반도체 장치의 제조방법에 관한 상기 구성에 있어서 액정 표시 장치를 제조하는 경우에는 지지체를 대향 기판으로 사용하고 씰재를 접착제로서 이용하여 지지체를 피박리층에 접착하면 된다. 이 경우 상기 박리층에 마련된 소자는 화소전극을 가지고 있으며 이 화소전극과 상기 대향 전극사이에는 액정재료가 충진되도록 한다.
또한 상기 반도체장치의 제조방법에 관한 상기 각 구성에 있어서 EL소자를 갖는 발광장치로서 대표되는 발광장치를 제조하는 경우에는, 지지체를 봉지재로 하여 외부로부터 수분이나 산소와 같은 유기화합물층의 열화를 촉진하는 물질이 침입하는 것을 방지하도록 발광 소자를 외부로부터 완전히 차단하는 것이 바람직하다. 또한 경량화를 최우선으로 하는 것이라면 필름 형상의 플라스틱 기판이 바람직하나, 외부로부터 수분이나 산소와 같은 유기화합물층의 열화를 촉진하는 물질이 침입하는 것을 막는 효과는 미약하므로 예를 들어 지지체 상에 제 1 절연막, 제 2 절연막, 그리고 제 3 절연막을 마련하여 충분히 외부로부터 수분이나 산소와 같은 유기화합물층의 열화를 촉진하는 물질이 침입하는 것을 방지하는 구성을 취하면 된다. 단, 상기 제 1 절연막(배리어막)과 상기 제 3 절연막(배리어막) 사이에 개재되는 상기 제 2 절연막(응력 완화막)은 상기 제 1 절연막 및 상기 제 3 절연막보다작은 막 응력을 갖도록 구성된다.
또한 EL소자를 갖는 발광장치로서 대표되는 발광장치를 제조하는 경우에는 지지체뿐 아니라 전사체도 마찬가지로 제 1 절연막, 제 2 절연막, 그리고 제 3 절연막을 마련하여 충분히 외부로부터 수분이나 산소와 같은 유기화합물층의 열화를 촉진하는 물질이 침입하는 것을 막는 것이 바람직하다.
이하, 본 발명의 실시형태를 설명한다.
도 1(A)에서 10은 기판, 11은 질화물층 또는 금속층, 12는 산화물층, 13은 피박리층이다.
도 1(A)에서 기판(10)은 유리기판, 석영기판, 세라믹기판 등을 이용할 수 있다. 또한 규소기판, 금속기판 또는 스텐레스기판을 이용할 수도 있다.
먼저 도 1(A)에 도시한 바와 같이 기판(10) 상에 질화물층 또는 금속층(11)을 형성한다. 질화물층 또는 금속층(11)으로서 대표적인 일 예는 W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt에서 선택된 원소 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어지는 단층, 또는 이들의 적층,혹은 이들의 질화물, 예를 들면 질화 티탄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴으로 이루어지는 단층 또는 이들의 적층을 이용하면 된다. 질화물층 또는 금속층(11)의 박막은 10nm 내지 200nm, 바람직하게는 50nm 내지 75nm으로 한다.
또한 스퍼터링법의 경우에는 기판을 고정하기 때문에 기판의 주연부 부근의 박막이 불균일해지기 쉽다. 따라서 건식 에칭에 의해 주연부만을 제거하는 것이 바람직하나 이 때 기판이 에칭되지 않도록 기판(10)과 질화물층 또는 금속층(11)과의 사이에 산화 질화 규소막으로 이루어지는 절연막을 100nm 정도 형성할 수도 있다.
이어서 질화물층 또는 금속층(11)상에 산화물층(12)을 형성한다. 산화물층(12)으로서 스퍼터링법에 의해 산화 규소, 산화 질화 규소, 산화금속 재료로 이루어지는 층을 형성하면 된다. 산화물층(12)의 박막은 질화물층 또는 금속층(11)의 약 2배 이상인 것이 바람직하다. 여기서는 산화 규소 타겟을 이용한 스퍼터링법에 의해 산화 규소막을 150nm 내지 200nm의 막 두께로 한다. 또한 스퍼터링법에 의해 얻어진 산화 규소막의 응력을 측정한 바, -3.97×108(Dyne/cm2)이었으며 SIMS 측정에 의한 수소농도는 4×1020atoms/cm3이었다. 단 이러한 측정값들은 단층에서 측정한 값으로서 적층에서 측정한 값은 아니다.
이어서 산화물층(12) 상에는 피박리층(13)을 형성한다. 이 피박리층(13)의 형성시 적어도 수소를 포함하는 재료막(반도체막 또는 금속막)을 형성한 후 수소를 포함하는 재료막 내에 포함되는 수소를 확산시키기 위한 열처리를 실시한다. 이 열처리는 410℃ 이상이면 되고 피박리층(13)의 형성 프로세스와는 별도로 수행하는것도 가능하고, 겸용시켜 공정을 생략할 수도 있다. 예를 들면 수소를 포함하는 재료막으로서 수소를 포함하는 비정질 규소규소막을 이용하고, 가열하여 폴리실리콘막을 형성하는 경우 결정화시키기 위해 500℃ 이상의 열처리를 실시하면 폴리실리콘막을 형성함과 동시에 수소의 확산을 수행할 수 있다. 또한 피박리층(13)은 TFT를 대표로 하는 다양한 소자(박막다이오드, 규소의 PIN 접합으로 이루어지는 광전변환소자나 규소 저항소자나 센서소자(대표적으로는 폴리실리콘을 이용한 감압식 지문센서))를 포함하는 층으로 할 수 있다.
이어서 피박리층(13)을 고정하는 지지체가 되는 제 2 기판(15)을 제 1 접착제(14)로 부착한다.(도 1(B)) 또한 제 2 기판(15)은 제 1 기판(10)보다 강성이 높은 기판을 이용하는 것이 바람직하다. 제 1 접착제(14)로서는 접착제 또는 양면 테이프를 사용할 수 있다.
이어서 질화물층 또는 금속층(11)이 마련되어 있는 기판(10)을 물리적 수단에 의해 박리시킨다.(도 1(C)) 산화물층(12)의 막 응력과 질화물층 또는 금속층(11)의 막 응력이 다르므로 비교적 작은 힘으로 박리시킬 수 있다. 또한 여기서는 피박리층(13)의 기계적 강도가 충분하다고 가정한 예를 도시하고 있으나 피박리층(13)의 기계적 강도가 불충한 경우에는 피박리층(13)을 고정하는 지지체(미도시)를 부착한 후 박리하는 것이 바람직하다.
이렇게 함으로써 산화물층(12) 상에 형성된 피박리층(13)을 기판(10)으로부터 분리할 수 있다. 박리후의 상태를 도 1(D)에 도시했다.
이어서 박리시킨 피박리층(13)에 전사체가 되는 제 3 기판을 제 2접착제(16)로 부착한다.(도 1(E))
이어서 제 1 접착제(14)를 제거 또는 박리함으로써 제 2 기판(15)을 박리시킨다.(도 1(F))
이어서 EL층(20)을 형성하고 그 EL층(20)을 봉지재가 되는 제 4 기판(18)과 제 3 접착제(19)로 봉지한다.(도 1(G)) 또한 제 3 접착제(19)가 유기화합물층의 열화를 촉진하는 물질(수분이나 산소)을 충분히 블로킹할 수 있는 재료일 경우에는 특별히 제 4 기판(18)을 필요로 하지 않는다. 여기서는 EL소자를 이용한 발광장치를 제조하는 예를 도시했으나 특별히 한정되지 않고 다양한 반도체장치를 완성시킬 수 있다.
액정 표시 장치를 제조하는 경우에는 지지체를 대향 기판으로 하고 씰재를 접착제로 이용하여 지지체를 피박리층에 접착하면 된다. 이 경우 피박리층에 마련된 소자는 화소전극을 가지고 있으며 이 화소전극과, 상기 대향기판과의 사이에는 액정재료가 충진되도록 한다. 또한 액정 표시 장치를 제조하는 순서는 특별히 한정되지 않고 지지체로서의 대향기판을 부착하고 액정을 주입한 후 기판을 박리하여 전사체로서의 플라스틱 기판을 부착할 수도 있고, 화소전극을 형성한 후 기판을 박리하고 제 1 전사체로서의 플라스틱 기판을 부착한 후 제 2 전사체로서의 대향 기판을 접착시킬 수도 있다.
또한 발광장치를 제조하는 순서는 특별히 한정되지 않으며 발광 소자를 형성한 후 지지체로서의 플라스틱 기판을 부착하고 기판을 박리하고 전사체로서의 플라스틱기판을 접착할 수도 있으며, 발광 소자를 형성한 후 기판을 박리하여 제 1 전사체로서의 플라스틱기판을 부착한 후 제 2 전사체로서의 플라스틱 기판을 접착할 수도 있다.
본 발명에서는 410℃ 이상의 열처리에 의해 질화물층 또는 금속층(11)과 산화물층(12)간의 계면에 수소를 확산시키는 반응을 발생시키고 나아가 산화물층(12)의 막 응력과, 질화물층 또는 금속층(11)의 막 응력, 혹은 기판상에 적층한 모든 응력을 변화시키는 것이 중요하다. 단 막 응력을 너무 변화시키면 필링이 발생하게 되므로 성막이나 기타 프로세스도 주의하여 수행하는 것이 바람직하다.
또한 500℃ 이상의 열처리나 레이저광의 조사를 실시해도 막 박리가 공정 중에는 일어나지 않는다. 그리고 물리적 수단으로 용이하게 산화물층의 계면에서 깨끗하게 분리할 수 있다.
본 발명자들의 실험에서는 금속층(11)으로서 텅스텐막 10nm, 산화물층(12)으로서 스퍼터링법에 의한 산화 규소막 200nm을 이용해도 본 발명의 박리법에 의해 박리를 확인할 수 있었고 금속층(11)으로서 텅스텐막 50nm과 산화물층(12)으로서 스퍼터링법에 의한 산화 규소막 100nm을 이용해도 본 발명의 박리법에 의해 박리를 확인할 수 있었다. 또한 금속층(11)으로서 텅스텐막 50nm과 산화물층(12)으로서 스퍼터링법에 의한 산화 규소막 400nm을 이용해도 본 발명의 박리법에 의해 박리를 확인할 수 있었다.
또한 본 발명자들의 실험에서는 질화물층(11)으로서 질화텅스텐막이나 질화티탄막을 이용하는 경우에도 본 발명의 박리법에 의해 박리를 확인할 수 있었다.
또한 이하와 같은 실험을 실시했다.
(실험 1)
유리 기판 상에 PCVD법(성막온도 300℃, 성막가스 SiH4)으로 수소를 포함하는 비정질 규소막을 성막한 후 각각 조건이 다른 열처리를 수행하여 각 응력을 측정한 결과를 도 2에 도시했다. 열처리 조건은 각각 350℃에서 1시간, 400℃에서 1시간, 410℃에서 1시간, 430℃에서 1시간, 450℃에서 1시간이다.
어떠한 조건이나 열처리에 의해서도 얻어진 응력값은 성막 직후의 응력값(-8×109(Dyne/cm2) 내지 -6×109(Dyne/cm2))보다 인장응력측으로 변화하고 있음을 도 2를 통해 알 수 있다. 열처리 후의 응력값은 -6×109(Dyne/cm2) 내지 2×109(Dyne/cm2)의 범위에 있다.
또한 유리기판 상에 텅스텐막, 스퍼터링법에 의한 산화 규소막, 하지절연막, PCVD법에 의한 수소를 포함하는 비정질 규소막을 순차로 적층 형성하고, 상기 조건의 열처리를 각각 수행하여 테이프를 이용한 박리실험을 실시한 바 410℃ 이상의 열처리에서 박리를 확인할 수 있었다.
(실험 2)
여기서는 실험 1과 동일한 조건의 PCVD법으로 얻어진 상기 수소를 포함하는 비정질 규소막을 FT-IR을 이용하여 수소 농도를 측정한 바 Si-H는 1.06×1022(atoms/cm3), Si-H2는 8.34×1019(atoms/cm3)이고 조성비에서의 수소농도를 산출한 바 21.5%였다. 또한 PCVD법의 성막 조건을 변경하여 마찬가지로 수소농도를산출한 바 조성비에서의 수소농도는 16.4%, 17.1%, 19.0%를 얻을 수 있었다.
또한 유리기판 상에 텅스텐막, 스퍼터링법에 의한 산화 규소막, 하지절연막, PCVD법에 의한 수소를 포함하는 비정질 규소막(조성비에서의 수소농도가 16.4% 내지 21.5%인 막)을 순차로 적층 형성하고, 410℃, 1시간의 열처리를 각각 수행하여 테이프를 이용한 박리실험을 실시한 바 모든 조건에서 박리를 확인할 수 있었다. 한편 PCVD법 대신 스퍼터링법으로 얻어진 비정질 규소막의 경우에는 테이프를 이용한 박리실험에서 박리가 확인되지 않았다.
또한 유리기판 상에 텅스텐막, 스퍼터링법에 의한 산화 규소막, 하지절연막, PCVD법에 의한 수소를 포함하는 질화 규소막(응력값이 -2.4×108(Dyne/cm2), Si-H는 8.9×1021(atoms/cm3), N-H는 6.6×1021(atoms/cm3)인 막)을 순차로 적층 형성하고, 410℃, 1시간의 열처리를 수행하여 테이프를 이용한 박리실험을 실시한 바 박리를 확인할 수 있었다. 이를 통해 본 발명은 비정질 규소막에 특별히 한정되지 않고 수소를 포함하고 있는 막이면 동일한 결과를 얻을 수 있음을 알 수 있다.
(실험 3)
여기서는 규소웨이퍼 상에 형성한 W막(110nm)과 산화 규소막(100nm)을 적층 성막한 후 열처리(350℃에서 1시간, 400℃에서 1시간, 410℃에서 1시간, 430℃에서 1시간, 450℃에서 1시간)을 실시하고 이후 산화 규소막의 에칭을 실시하여 각 처리별 응력변화를 측정하여 그 결과를 도 3에 도시했다.
상기 W막의 성막조건은 스퍼터링법으로 텅스텐 타겟을 이용하여 성막압력0.2Pa, 성막전력 3kW, 아르곤 유량 20sccm으로 했다.
또한 상기 산화 규소막의 성막조건은 RF방식의 스퍼터링 장치를 이용하고 산화 규소 타겟(직경 30.5cm)을 이용하고 기판을 가열하기 위해 가열한 아르곤가스를 유량 30sccm으로 하여 흘리고 기판온도 300℃, 성막압력 0.4Pa, 성막전력 3kW, 아르곤유량/산소유량=10sccm/30sccm으로 했다.
도 3을 통해 산화 규소막의 성막후 산화 규소막의 에칭 후에 크게 응력이 변화하고 있음을 알 수 있다.
또한 비교를 위해, 규소웨이퍼 상에 형성한 W막(100nm)과 산화 규소막(20nm)의 적층에 있어서의 응력변화를 측정했으나 상기 모든 처리를 실시해도 거의 변화를 볼 수 없었다. 이를 통해 산화 규소 막의 성막후의 응력은 산화 규소막의 두께에 의존성이 있음이 명백하다. 산화 규소막의 막 두께가 두꺼우면 응력이 크게 변화하므로 W막과 산화 규소막간의 계면에 왜곡이 쉽게 발생하게 되어 박리 현상이 발생한다. 따라서 본 발명에 있어서 산화 규소막의 막 두께 및 W막과 산화 규소막의 막 두께비는 중요하며, 적어도 W막보다 산화 규소막의 막두께가 두꺼워지도록 하고 더욱 바람직하게는 2배 이상으로 한다.
(실험 4)
또한 유리기판 상에 텅스텐막, 스퍼터링법에 의한 산화 규소막, 하지절연막, PCVD법에 의한 수소를 포함하는 비정질 규소막을 순차로 적층 형성하고 수소를 확산시키는 410℃ 이상의 열처리를 실시한 후 에칭에 의해 비정질 규소막을 제거한 후에 테이프 실험을 수행한 바 박리를 확인할 수 있었다. 또한 유리기판 상에 텅스텐막, 스퍼터링법에 의한 산화 규소막, 하지절연막을 순차로 적층 형성하고 410℃ 이상의 열처리를 수행한 후 테이프 실험을 실시한 바 박리가 확인되지 않았다. 따라서 하지 절연막에 형성한 층인 비정질 규소막의 존재가 박리현상에 기인하고 있다고 볼 수 있다.
이러한 실험 결과들, 즉 410℃를 경계로 박리 여부가 결정되는 한편, 응력의 변화는 그다지 보이지 않는 점을 통해 발명자들은 적층막의 응력만이 박리에 관계하고 있는 것이 아니라 비정질 규소막 및 이 막에 포함되는 수소도 박리현상에 기인하고 있음을 발견했다.
또한, 도 11은 유리 기판상에 형성한 비정질 규소막으로부터 제거된 수소의 밀도와 기판 표면 온도(℃)간의 관계를 온도-프로그램된 제거가스 분석법(TDS)을 통해 나타낸 그래프로서, 도 11을 참조하면 비정질 규소막으로부터 제거되는 수소의 양이 기판 온도의 상승에 따라 증가하는 것을 알 수 있다.
또한, 발명자들은 W막과 산화 규소막의 막 두께비도 박리현상에 기인하고 있음을 알아냈다. 또한, 발명자들은 금속층 또는 질화물층의 재료와 산화물층의 재료와의 조합이나, 밀착성 등의 계면 상태도 박리현상에 기인하고 있는 것으로 보고 있다.
이상의 구성으로 이루어지는 본 발명에 대해 하기의 실시예를 통해 더욱 상세하게 설명하고자 한다.
(실시예)
[실시예 1]
본 발명의 실시예를 도 4(A) 내지 도 6을 통해 설명한다. 여기서는 동일 기판 상에 화소부와, 화소부의 주변에 마련된 구동회로의 TFT(n채널형 TFT 및 p채널형 TFT)를 동시에 제조하는 방법에 대해 설명한다. 또한 여기서는 반사형 액정 표시 장치를 제조하기 위한 액티브 매트릭스 기판을 제조하는 예를 도시하나 특별히 한정되지 않고 적절히 TFT의 배치나 화소전극의 재료를 변경하면 투과형 액정 표시 장치를 제조할 수도 있고 유기화합물을 포함하는 발광층을 갖는 발광장치도 제조할 수 있음은 물론이다.
기판으로서는 유리기판을 사용했다. 기판 상에는 PCVD법에 의해 산화 질화 규소층을 50nm의 막 두께로 성막했다.
이어서 스퍼터링법에 의해 금속층으로서 텅스텐층을 50nm의 막 두께로 성막하고 대기에 노출시키지 않고 연속적으로 스퍼터링법에 의해 산화물층으로서 산화 규소층을 200nm의 막 두께로 성막했다. 산화 규소층의 성막조건은 RF방식의 스퍼터링장치를 이용하고 산화 규소 타겟(직경 30.5cm)을 이용하고 기판을 가열하기 위해 가열한 아르곤 가스를 유량 30sccm으로 흘리고 기판 온도 300℃, 성막압력 0.4Pa, 성막 전력 3kW, 아르곤유량/산소유량=10sccm/30sccm으로 했다.
이어서 기판 주연부 또는 단면을 O2애싱에 의해 텅스텐층을 제거했다.
이후 플라즈마 CVD법으로 성막온도 300℃, 원료가스 SiH4, N2O로부터 제조되는 산화 질화 규소막(조성비 Si=32%, O=59%, N=7%, H=2%)을 100nm의 두께로 적층 형성하고 이어 대기에 노출시키지 않고 연속적으로 플라즈마 CVD법으로 성막온도300℃, 성막가스 SiH4에서 비정질 구조를 갖는 반도체층(여기서는 비정질규소층)을 54nm의 두께로 형성했다. 이 비정질규소층은 수소를 포함하고 있으며 이후의 열처리에 의해 수소를 확산시키고 물리적 수단으로 산화물층의 층 내부 혹은 계면에서 박리할 수 있다.
이어서 중량환산으로 10ppm의 니켈을 포함하는 초산니켈염 용액을 스피너로 도포한다. 도포 대신 스퍼터링법으로 니켈원소를 전면에 산포하는 방법을 이용하는 것도 가능하다. 이어서 가열처리를 수행하고 결정화시켜 결정구조를 갖는 반도체막(여기서는 폴리실리콘층)을 형성한다. 여기서는 탈수소화를 위한 열처리(500℃, 1시간) 후 결정화를 위한 열처리(550℃, 4시간)를 실시하여 결정구조를 갖는 규소막을 얻는다. 또한 이 탈수소화를 위한 열처리(500℃, 1시간)는 비정질규소층에 포함되는 수소를 W막과 산화 규소층간의 계면에 확산하는 열처리를 겸하고 있다. 또한 여기서는 규소의 결정화를 조장하는 금속원소로서 니켈을 이용한 결정화 기술을 이용하고 있으나 다른 공지의 결정화 기술 예를 들어 고상 성장법이나 레이저 결정화법을 이용하는 것도 가능하다.
이어서 결정 구조를 갖는 규소막 표면의 산화막을 희불산 등으로 제거한 후 결정화율을 높이고 결정립 내에 남게되는 결함을 보수하기 위한 레이저광(XeCI:파장 308nm)의 조사를 대기중 또는 산소 분위기에서 수행한다. 레이저광으로는 400nm이하의 파장을 갖는 엑시머 레이저광, 또는 YAG 레이저의 제 2 고조파 또는 제 3 고조파를 사용한다. 어느 경우나 반복 주파수가 10 내지 1,000Hz 정도인 펄스 레이저광을 이용하고, 해당 레이저광을 광학계로 100 내지 500mJ/㎠로 집광하여 90 내지 95%의 오버랩율로써 조사하여 규소막 표면을 주사시키면 된다. 여기서는 반복 주파수 30Hz, 에너지 밀도 470mJ/㎠로 제 1 레이저광의 조사를 대기중에서 실시했다. 또한 대기중 또는 산소 분위기에서 수행하므로 레이저광의 조사에 의해 표면에 산화막이 형성된다. 본 실시예에서는 펄스 레이저를 사용하는 예를 도시하고 있으나, 연속 발진 레이저를 사용하는 것도 가능하다. 비정질 반도체막의 결정화시 대입경으로 결정을 얻기 위해서는 연속 발진이 가능한 고체 레이저를 이용하고 기본파인 제 2 고조파 내지 제 4 고조파를 적용하는 것이 바람직하다. 대표적으로는 Nd:YVO4레이저(기본파 1,064nm)의 제 2 고조파(532nm)나 제 3 고조파(355nm)를 적용하는 것이 바람직하다. 구체적으로는 출력 10W의 연속발진 YVO4레이저로부터 방출된 레이저광을 비선형 광학소자에 의해 고조파로 변환시킨다. 또한 공진기 중에 YVO4결정과 비선형 광학소자를 도입하여 고조파를 방출하는 방법도 있다. 그리고 바람직하게는 광학계에 의해 조사면에서 직사각형 또는 타원형의 레이저광으로 성형하여 피처리체에 조사한다. 이때의 에너지 밀도는 약 0.01 내지 100MW/cm2정도(바람직하게는 0.1 내지 10WM/cm2)가 필요하다. 그리고 약 10 내지 2,000cm/s정도의 속도로 레이저광에 대해 상대적으로 반도체막을 이동시켜 조사한다.
이어서 상기 레이저광의 조사에 의해 형성된 산화막과 더불어 오존수로 표면을 120초 처리하여 총 두께 1 내지 5nm의 산화막으로 이루어지는 베리어층을 형성한다. 본 실시예에서는 오존수를 사용하여 베리어층을 형성하고 있으나 결정 구조를 갖는 반도체막의 표면을 산화시킬 수 있도록 산소 분위기에서 실시하는 자외선광 조사 또는 또는 산화물 플라즈마 처리 등의 다른 방법을 사용하는 것도 가능하다. 또한, 베리어층을 형성하기 위한 또 다른 방법으로서 플라즈마 CVD법, 스퍼터법, 증착법 등에 의해 산화막을 1 내지 10nm 정도의 두께로 형성하는 것도 가능하다. 또한 배리어층을 형성하기 전에 레이저광의 조사에 의해 형성된 산화막을 제거하는 것도 가능하다.
이어서 베리어층 상에 스퍼터법으로 게터링 사이트가 되는 아르곤 원소를 포함하는 비정질 규소막을 막두께 10 내지 400nm, 일례로 100nm으로 형성한다. 본 실시예에서는 아르곤 원소를 포함하는 비정질 규소막은 규소 타겟을 이용하여 아르곤을 포함하는 분위기하에서 형성한다. 플라즈마 CVD법을 이용하여 아르곤 원소를 포함하는 비정질 규소막을 형성하는 경우 성막 조건은 모노실란과 아르곤의 유량비를 1:99로 하고 성막 압력을 6.665Pa(0.05Torr)로 하고 RF 파워 밀도를 0.087W/cm2로 하고 성막온도를 350℃로 한다.
이후 650℃로 가열된 로에 넣어 3분간 열처리를 수행하고 게터링하여 결정구조를 갖는 반도체막의 니켈농도를 저감시킨다. 로 대신에 램프 어닐장치를 사용하는 것도 가능하다.
이어서 베리어층을 에칭 스토퍼로 하여 게터링 사이트인 아르곤 원소를 포함하는 비정질 규소막을 선택적으로 제거한 후 베리어층을 희불산으로 선택적으로 제거한다. 게터링시 니켈은 산소 농도가 높은 영역으로 쉽게 이동하는 경향이 있으므로 산화막으로 이루어지는 베리어층을 게터링 후에 제거하는 것이 바람직하다.
이어서 얻어진 결정 구조를 갖는 규소막(폴리실리콘막이라고도 칭함)의 표면에 오존수로 얇은 산화막을 형성한 후 레지스트 마스크를 형성하고 원하는 형상으로 에칭 처리하여 섬형으로 분리된 반도체층을 형성한다. 이 반도체층을 형성한 후 레지스트 마스크를 제거한다.
이상의 공정으로 기판(100) 상에 금속층(101), 산화물층(102), 하지절연막(103)을 형성하고 결정구조를 갖는 반도체막을 얻은 후 원하는 형상으로 에칭처리하여 섬형으로 분리된 반도체층(104 내지 108)을 형성할 수 있다.
이어서 불산을 포함하는 에천트로 산화막을 제거함과 동시에 규소막의 표면을 세정한 후, 게이트 절연막(109)으로서 규소를 주성분으로 하는 절연막을 형성한다. 본 실시예에서는 플라즈마 CVD법에 의해 115nm의 두께로 산화 질화 규소막(조성비: Si=32%, O=59%, N=7%, H=2%)을 형성한다.
이어서 도 4(A)에 도시된 바와 같이 게이트 절연막(109) 상에 막두께 20 내지 100nm의 제 1 도전막(110a)과 막 두께 100 내지 400nm의 제 2 도전막(110b)을 적층 형성한다. 본 실시예에서는 게이트 절연막(109)상에 막 두께 50nm의 질화탄탈막, 막 두께 370nm의 텅스텐막을 순차 적층한다.
제 1 도전막 및 제 2 도전막을 형성하는 도전성 재료로서는 Ta, W, Ti,Mo, Al, Cu에서 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 형성한다. 또한 제 1 도전막 및 제 2 도전막으로서 인 등의 불순물 원소를도핑한 다결정 규소막으로 대표되는 반도체막이나 Ag:Pd:Cu합금막을 이용할 수도 있다. 또한 본 발명은 2층 구조에 한정되지 않고 예를 들어 막두께 50nm의 텅스텐막, 막 두께 500nm의 알루미늄과 규소의 합금(Al-Si)막, 막두께 30nm의 질화 티탄막을 순차 적층한 3층 구조로 할 수도 있다. 또한 3층 구조로 하는 경우 제 1 도전막의 텅스텐 대신에 질화 텅스텐을 이용할 수도 있으며, 제 2 도전막의 알루미늄과 규소의 합금(Al-Si)막 대신에 알루미늄과 티탄의 합금막(Al-Ti)을 이용할 수도 있으며, 제 3 도전막의 질화 티탄막 대신에 티탄막을 이용할 수도 있다. 또한 단층 구조도 가능하다.
이어서 도 4(B)에 도시한 바와 같이 노광 공정에 의해 레지스트 마스크(112 내지 117)를 형성하고 게이트 전극 및 배선을 형성하기 위한 제 1 에칭 처리를 실시한다. 제 1 에칭 처리는 제 1 및 제 2 에칭 조건에 따라 실시한다. 에칭에는 ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용하면 된다. ICP 에칭법에 의해 에칭조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써 원하는 테이퍼 형상으로 막을 에칭할 수 있다. 또한 에칭용 가스로서는 Cl2,BCl2, SiCl4, CCl4등을 대표로 하는 염소계 가스 또는 CF4, SF6, NF3등을 대표로 하는 불소계 가스, 또는 02를 적절히 이용할 수 있다.
본 실시예에서는 기판측(시료 스테이지)에도 150W의 RF(13.56MHz) 전력을 공급하고 실질적으로 음의 자기 바이어스 전압을 인가한다. 또한 기판측의 전극 면적크기는 12.5cm×12.5cm이며, 코일형 전극(여기서는 코일이 마련된 석영 기판)은 직경 25cm의 디스크이다. 이 제 1 에칭 조건에 의해 W막을 에칭하여 제 1 도전층의 단부를 테이퍼 형상으로 한다. 제 1 에칭 조건에서의 W막에 대한 에칭 속도는 200.39nm/min, TaN에 대한 에칭 속도는 80.32nm/min이며, TaN막에 대한 W의 선택비는 약 2.5 이다. 또한 이 제 1 에칭 조건에 의해 W의 테이퍼각은 약 26°가 된다. 그 후 레지스트 마스크(110 내지 115)을 제거하지 않고 제 1 에칭 조건을 제 2 에칭 조건으로 변경하고 에칭용 가스로 CF4와 Cl2를 이용하고 각각의 가스 유량비를 30/30(sccm)으로 하고 1Pa의 압력으로 코일형 전극에 500W의 RF(13.56Mhz) 전력을 공급하여 플라즈마를 생성하여 30초 정도 에칭을 실시했다. 기판측(시료 스테이지)에도 20W의 RF(13.56MHz) 전력을 공급하고 실질적으로 음의 자기 바이어스 전압을 인가했다. CF4와 Cl2의 혼합가스를 이용하는 제 2 에칭조건에서는 W막, TaN막 모두 같은 정도로 에칭된다. 제 2 에칭 조건에서의 W막에 대한 에칭 속도는 58.97nm/min, TaN에 대한 에칭 속도는 66.43nm/min이다. 또한 게이트 절연막상에 잔유물을 남기지 않고 에칭하기 위해서는 10 내지 20% 정도의 비율로 에칭 시간을 증가시키면 된다.
상기 제 1 에칭 처리에서는 레지스트 마스크의 형상을 적절한 것으로 함으로써 기판측에 인가하는 바이어스 전압의 효과에 의해 제 1 도전층 및 제 2 도전층의 단부가 테이퍼 형상이 된다. 이 테이퍼부의 각도는 15 내지 45°로 하면 된다.
이렇게 하여 제 1 에칭 처리에 의해 제 1 도전층과 제 2 도전층으로 이루어지는 제 1 형상의 도전층(119 내지 123)(제 1 도전층(119a 내지 123a)과 제 2 도전층(119b 내지 123b))을 형성한다. 게이트 절연막이 되는 절연막(109)은 10 내지 20nm 정도 에칭되어 제 1 형상의 도전층(119 내지 123)으로 덮혀지지 않는 영역이 얇아진 게이트 절연막(118)이 된다.
이어서 레지스트 마스크를 제거하지 않고 제 2 에칭 처리를 수행한다. 에칭용 가스로서 SF6과 Cl2와 O2를 이용하고 각각의 가스 유량비를 24:12:24(sccm)으로 하고 1.3Pa의 압력으로 코일형의 전극에 700W의 RF(13.56MHz) 전력을 공급하여 플라즈마를 생성하여 25초 정도 에칭을 실시했다. 기판측(시료 스테이지)에도 10W의 RF(13.56MHz) 전력을 공급하고 실질적으로 음의 자기 바이어스 전압을 인가한다. 제 2 에칭처리에서의 W막에 대한 에칭 속도는 227.3nm/min, TaN에 대한 에칭 속도는 32.1nm/min이고, TaN에 대한 W의 선택비는 7.1이고, 절연막(118)인 SiON에 대한 에칭 속도는 33.7nm/min이고, SiON에 대한 W위 선택비는 6.83이다. 이와 같이 에칭 가스용 가스로서 SF6을 이용한 경우 절연막(118)에 대한 선택비가 높으므로 막 감소를 억제할 수 있다. 본 실시예에서는 절연막(118)에서 약 8nm 밖에 막 감소가 일어나지 않았다.
상기 제 2 에칭 처리에 의해 W의 테이퍼 각은 70°가 되었다. 이 제 2 에칭 처리에 의해 제 2 도전층(126b 내지 131b)을 형성한다. 한편 제 1 도전층은 거의 에칭되지 않고 제 1 도전층(126a 내지 131a)이 된다. 또한 제 1 도전층(126a 내지 131a)은 제 1 도전층(119a 내지 124a)과 거의 동일한 크기를 갖는다. 실제로는 제1 도전층의 폭은 제 2 에칭 처리전에 비해 약 0.3㎛ 정도, 즉 선폭 전체에서 0.6㎛ 정도 감소하는 경우도 있지만 거의 크기에 변화가 없다.
또한 2층 구조 대신에 막 두께 50nm의 텅스텐막, 막 두께 500nm의 알루미늄과 규소의 합금(Al-Si)막, 막 두께 30nm의 질화 타탄막을 순차 적층한 3층 구조로 한 경우 제 1 에칭 처리에서의 제 1 에칭 조건으로서는 BCl3과 Cl2와 02를 원료 가스로 이용하고 각각의 가스 유량비를 65/10/5(sccm)으로 하고 기판측(시료 스테이지)에 300W의 RF(13.56MHz) 전력을 공급하고 1.2Pa의 압력으로 코일형의 전극에 450W의 RF(13.56MHz) 전력을 공급하여 플라즈마를 생성하여 17초간 에칭을 실시하면 되고, 제 1 에칭 처리에서의 제 2 에칭 조건으로서는 CF4와 Cl2와 O2를 이용하고 각각의 가스 유량비를 25/25/10(sccm)으로 하고 기판측(시료 스테이지)에도 20W의 RF(13.56MHz) 전력을 공급하고 1Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz) 전력을 공급하여 플라즈마 생성하여 약 30초 정도 에칭을 실시하면 되고, 제 2 에칭처리에서는 BCl3와 Cl2를 이용하고 각각의 가스 유량비를 20/60(sccm)으로 하고 기판측(시료 스테이지)에는 100W의 RF(13.56MHz) 전력을 공급하고 1.2Pa의 압력으로 코일형의 전극에 600W의 RF(13.56MHz) 전력을 공급하여 플라즈마 생성하여 에칭을 실시하면 된다.
이어서 레지스트 마스크를 제거한 후 제 1 도핑 처리를 실시하여 도 4(D)의 상태를 얻는다. 도핑 처리는 이온 도핑법, 혹은 이온 주입법으로 수행하면 된다. 이온 도핑법의 조건은 도즈량을 1.5×1014atoms/㎠로 하고 가속 전압을 60 내지100keV로 하여 실시한다. n형 도전성을 부여하는 불순물 원소로서 전형적으로는 인(P) 또는 비소(As)를 사용한다. 이 경우 제 1 도전층 및 제 2 도전층(126 내지 130)이 n형 도전성을 부여하는 불순물 원소에 대한 마스크가 되어 자기 정합적으로 제 1 불순물 영역(132 내지 136)이 형성된다. 제 1 불순물 영역(132 내지 136)에는 1×1016내지 1×1017atoms/㎤의 농도 범위로 n형 도전성을 부여하는 불순물 원소를 첨가한다. 여기서는 제 1 불순물 영역과 같은 농도 범위의 영역을 n--영역이라고도 부른다.
또한 본 실시예에서는 레지스트 마스크를 제거한 후 제 1 도핑 처리를 실시했는데 레지스트 마스크를 제거하지 않고 제 1 도핑 처리를 실시할 수도 있다.
이어서 도 5(A)에 도시한 바와 같이 레지스트 마스크(137 내지 139)를 형성하고 제 2 도핑 처리를 실시한다. 마스크(137)는 구동회로의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역을 보호하는 마스크이고, 마스크(138)는 구동회로의 n채널형 TFT의 하나를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역을 보호하는 마스크이고, 마스크(139)는 화소부의 TFT를 형성하는 반도체층의 채널형성영역 및 그 주변의 영역과 저장 캐패시터가 되는 영역을 보호하는 마스크이다.
제 2 도핑 처리에서의 이온 도핑법의 조건은 도즈량을 1.5×1015atoms/㎠로 하고 가속 전압을 60 내지 100keV로 하여 인(P)을 도핑한다. 여기서는 제 2 도전층(126b 내지 128b)을 마스크로 하여 각 반도체층에 불순물 영역이 자기 정합적으로 형성된다. 물론 마스크(137 내지 139)로 덮혀진 영역에는 인이 첨가되지 않는다. 이렇게 해서 제 2 불순물 영역(140 내지 142)과 제 3 불순물 영역(144)이 형성된다. 제 2 불순물 영역(140 내지 142)에는 1×1020내지 1×1021atoms/㎤의 농도 범위로 n형 도전성을 부여하는 불순물 원소가 첨가되어 있다. 여기서는 제 2 불순물 영역과 같은 농도 범위의 영역을 n+영역이라고도 부른다.
또한 제 3 불순물 영역은 제 1 도전층에 의해 제 2 불순물 영역보다 저농도로 형성되고 1×1018내지 1×1019atoms/㎤의 농도 범위로 n형 도전성을 부여하는 불순물 원소가 첨가되게 된다. 또한 제 3 불순물 영역은 테이퍼 형상인 제 1 도전층의 부분을 통과시켜 도핑을 수행하기 때문에 테이퍼부의 단부를 향해 불순물 농도가 증가하는 농도 구배를 가지고 있다. 여기서는 제 3 불순물 영역과 같은 농도 범위의 영역을 n-영역이라고도 부른다. 또한 마스크(138, 139)로 덮힌 영역은 제 2 도핑 처리에서 불순물 원소가 첨가되지 않고 제 1 불순물 영역(146, 147)이 된다.
이어서 레지스트 마스크(137 내지 139)를 제거한 후 새로이 레지스트 마스크(148 내지 150)를 형성하여 도 5(B)에 도시한 바와 같이 제 3 도핑 처리를 실시한다.
구동 회로에서 상기 제 3 도핑 처리에 의해 p채널형 TFT를 형성하는 반도체층 및 저장 캐패시터를 형성하는 반도체층에 p형의 도전형을 부여하는 불순물 원소가 첨가된 제 4 불순물 영역(151, 152) 및 제 5 불순물 영역(153, 154)을 형성한다.
또한 제 4 불순물 영역(151, 152)에는 1×1020내지 1×1021atoms/㎤의 농도 범위로 p형을 부여하는 불순물 원소가 첨가되게 된다. 또한 제 4 불순물 영역(151, 152)은 앞의 공정에서 인(P)이 첨가된 영역(n--영역)인데 p형 도전성을 부여하는 불순물 원소의 농도가 그 1.5 내지 3배 첨가되어 있어 도전형은 p형으로 되어 있다. 여기서는 제 4 불순물 영역과 같은 농도 범위의 영역을 p+영역이라고도 부른다.
또한 제 5 불순물 영역(153, 154)은 제 2 도전층(127a)의 테이퍼부와 중첩되는 영역에 형성되는 것으로서 1×1018내지 1×1020atoms/㎤의 농도 범위로 p형을 부여하는 불순물 원소가 첨가되게 된다. 여기서는 제 5 불순물 영역과 같은 농도 범위의 영역을 p-영역이라고도 부른다.
이상까지의 공정으로 각각의 반도체층에 n형 또는 p형의 도전형을 갖는 불순물 영역이 형성된다. 도전층(126 내지 129)은 TFT의 게이트 전극이 된다. 또한 도전층(130)은 화소부에서 저장 캐패시터를 형성하는 한쪽 전극이 된다. 또한 도전층(131)은 화소부에서 소스배선을 형성한다.
이어서 거의 전면을 덮는 절연막(미도시)을 형성한다. 본 실시예에서는 플라즈마 CVD법에 의해 막 두께 50nm의 산화 규소막을 형성했다. 물론 이 절연막은 산화 규소막에 한정되지 않고 다른 규소를 포함하는 절연막을 단층 또는 적층 구조로 하여 이용할 수도 있다.
이어서 각각의 반도체층에 첨가된 불순물 원소를 활성화 처리하는 공정을 수행한다. 이 활성화 공정은 램프 광원을 이용한 급속 열 어닐법(RTA법) 혹은 YAG 레이저 또는 엑시머 레이저를 배면에서 조사하는 방법 또는 로를 이용한 열처리 혹은 이 방법들을 조합한 방법에 의해서 수행한다.
또한 본 실시예에서는 상기 활성화 전에 절연막을 형성한 예를 나타냈으나 상기 활성화를 수행한 후 절연막을 형성하는 공정으로 할 수도 있다.
이어서 질화 규소막으로 이루어지는 제 1 층간 절연막(155)을 형성하고 열처리(300 내지 550℃에서 1 내지 12시간의 열처리)를 실시하여 반도체층을 수소화하는 공정을 수행한다(도 5(C)). 이 공정은 제 1 층간 절연막(155)에 포함되는 수소에 의해 반도체층의 댕그링본드를 종단하는 공정이다. 산화 규소막으로 이루어지는 절연막(미도시)의 존재에 관계없이 반도체층을 수소화할 수 있다. 단 본 실시예에서는 제 2 도전층으로서 알루미늄을 주성분으로 하는 재료를 사용하고 있으므로 수소화하는 공정에서 제 2 도전층이 견딜 수 있는 열처리 조건으로 하는 것이 중요하다. 수소화의 다른 수단으로서 플라즈마 수소화(플라즈마에 의해 여기된 수소를 이용함)를 실시할 수도 있다.
이어서 제 1 층간 절연막(155) 상에 유기 절연물 재료로 이루어지는 제 2 층간 절연막(156)을 형성한다. 본 실시의 형태에서는 막 두께 1.6㎛의 아크릴 수지막을 형성한다. 이어서 소스배선(131)에 도달하는 콘택홀과, 도전층(129, 130)에 도달하는 콘택홀과, 각 불순물 영역에 도달하는 콘택홀을 형성한다. 본 실시예에서는 복수의 에칭 처리를 순차로 실시한다. 본 실시예에서는 제 1 층간 절연막을 에칭스토퍼로 하여 제 2 층간 절연막을 에칭한 후 절연막(미도시)을 에칭 스토퍼로 하여 제 1 층간 절연막을 에칭한 후 절연막(미도시)을 에칭한다.
이후 Al, Ti, Mo, W 등을 이용하여 배선 및 화소 전극을 형성한다. 이러한 전극 및 화소 전극의 재료는 Al 또는 Ag을 주성분으로 하는 막, 또는 그 적층막 등의 반사성이 우수한 재료를 이용하는 것이 바람직하다. 이렇게 해서 소스 전극 또는 드레인전극(157 내지 162), 게이트 배선(164), 접속배선(163), 화소전극(165)이 형성된다.
이상과 같이 하여 n채널형 TFT(201), p채널형 TFT(202), n채널형 TFT(203)를 갖는 구동회로(206)와, n채널형 TFT로 이루어지는 화소 TFT(204)와, 저장 캐패시터(205)를 갖는 화소부(207)를 동일 기판 상에 형성할 수 있다(도 6). 본 명세서에서는 이와 같은 기판을 편의상 액티브 매트릭스 기판이라 부른다.
화소부(207)에서 화소 TFT(204)(n채널형 TFT)는 채널 형성 영역(169), 게이트 전극을 형성하는 도전층(129)의 외측에 형성되는 제 1 불순물 영역(n--영역)(147)과, 소스영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+영역)(142, 171)을 갖고 있다. 또한 저장 캐패시터(205)의 한쪽 전극으로서 기능하는 반도체층에는 제 4 불순물영역(152), 제 5 불순물영역(154)이 형성되어 있다. 저장 캐패시터(205)는 절연막(게이트 절연막과 동일막)(118)을 도전체로 하여 제 2 전극(130)과 반도체층(152, 154, 170)으로 형성되어 있다.
또한 구동회로(206)에서 n채널형 TFT(201)(제 1 n채널형 TFT)는 채널 형성영역(166), 게이트 전극을 형성하는 도전층(126)의 일부와 절연막을 통해 중첩되는 제 3 불순물 영역(n-영역)(144)과 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+영역)(140)을 가지고 있다.
또한 구동 회로(206)에서 p채널형 TFT(202)는 채널 형성 영역(167), 게이트 전극을 형성하는 도전층(127)의 일부와 절연막을 통해 중첩되는 제 5 불순물 영역(p-영역)(153), 소스 영역 또는 드레인 영역으로서 기능하는 제 4 불순물 영역(p+영역)(151)을 갖고 있다.
또한 구동 회로(206)에서 n채널형 TFT(203)(제 2 n채널형 TFT)는 채널 형성 영역(168), 게이트 전극을 형성하는 도전층(128)의 외측에 제 1 불순물 영역(n--영역)(146), 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+영역)(141)을 갖고 있다.
이들 TFT(201 내지 203)를 적절히 조합하여 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치 회로 등을 형성하여 구동 회로(206)를 형성한다. 예를 들어 CMOS 회로를 형성하는 경우에는 n채녈형 TFT(201)와 p채널형 TFT(202)를 상보적으로 접속하여 형성한다.
특히 구동전압이 높은 버퍼 회로에는 핫캐리어 효과에 의한 열화를 방지하는 목적에서 n채널형 TFT(203)의 구조가 적용되고 있다.
또한 신뢰성이 최우선시되는 회로에는 GOLD(Gate-drain Overlapped LDD)구조인 n채널형 TFT(201)의 구조가 적용되고 있다.
또한 반도체막 표면의 평탄화를 향상시킴으로써 신뢰성을 향상시킬 수 있으므로 GOLD 구조의 TFT에서 게이트전극과 게이트 절연막을 통해 중첩되는 불순물 영역의 면적을 축소시켜도 충분한 신뢰성을 얻을 수 있다. 구체적으로는 GOLD구조의 TFT에서 게이트 전극의 테이퍼부가 되는 부분 크기를 작게 해도 충분한 신뢰성을 얻을 수 있다.
또한 GOLD 구조의 TFT에서는 게이트 절연막이 얇아지면 기생 용량이 증가하는데 게이트 전극(제 1 도전층)의 테이퍼부가 되는 부분 크기를 작게 하여 기생용량을 저감시키면 f특성(주파수 특성)도 향상되어 더욱 향상된 고속 동작이 가능해지고 또한 충분한 신뢰성을 갖는 TFT가 된다.
또한 화소부(207)의 화소 TFT에서도 제 2 레이저광의 조사에 의해 오프전류의 저감 및 편차 저감이 실현된다.
또한 본 실시예에서는 반사형의 표시 장치를 형성하기 위한 액티브 매트릭스 기판을 제조하는 예를 나타냈으나 화소전극을 투명도전막으로 형성하면 포토마스크는 하나 증가하지만 투과형의 표시 장치를 형성할 수 있다.
또한 본 실시예에서는 유리 기판을 사용했으나 특별히 한정되지 않고 석영 기판, 반도체 기판, 세라믹 기판, 금속기판도 사용 가능하다.
또한 도 6의 상태를 얻은 후 산화물층(102) 상에 형성한 TFT를 포함하는 층(피박리층)의 기계적 강도가 충분하면 기판(100)을 당겨 박리시킬 수도 있다. 본 실시예는 피박리층의 기계적 강도가 불충분하므로 피박리층을 고정하는 지지체(미도시)를 부착한 후 박리하는 것이 바람직하다.
[실시예 2]
실시예 1에서는 화소전극이 반사성을 갖는 금속재료로 형성된 반사형 표시 장치의 예를 설명하였으나 본 실시예에서는 화소전극을 투광성을 갖는 도전막으로 형성한 투과형 표시 장치의 예를 나타낸다.
층간 절연막을 형성하는 공정까지는 실시예 1과 동일하므로 그에 대한 설명은 생략한다. 실시예 1에 따라 층간 절연막을 형성한 후 투광성을 갖는 도전막으로 이루어지는 화소전극(601)을 형성한다. 투광성을 갖는 도전막으로서는 ITO(산화인듐산화주석합금), 산화인듐산화아연합금(In2O3-ZnO), 산화아연(ZnO) 등을 사용할 수 있다.
그 후 층간 절연막(600)에 콘택홀을 형성한다. 이어서 화소 전극과 중첩되는 접속전극(602)을 형성한다. 이 접속전극(602)은 콘택홀을 통해 드레인 영역과 접속되어 있다. 또한 이 접속전극과 동시에 다른 TFT의 소스 전극 또는 드레인 전극도 형성한다.
또한 여기서는 모든 구동회로를 기판상에 형성한 예를 나타냈으나 구동회로의 일부에 수개의 IC을 사용할 수 있다.
이상과 같이 하여 액티브 매트릭스 기판이 형성된다. 이 액티브 매트릭스 기판을 이용하여 기판을 박리한 후 플라스틱 기판을 부착시켜 액정 모듈을 제조하고,백 라이트(604), 도광판(605)을 구비한 후 커버(606)로 덮으면 도 7에 그 단면도의 일부를 도시한 바와 같은 액티브 매트릭스형 액정 표시 장치가 완성된다. 또한 커버와 액정 모듈은 접착제나 유기수지를 이용하여 부착한다. 또한 플라스틱 기판과 대향 기판을 부착할 때 틀로 둘러싸 유기수지를 틀과 기판 사이에 충진하여 접착할 수도 있다. 또한 투과형이므로 편광판(603)은 플라스틱 기판과 대향 기판 모두에 부착한다.
[실시예 3]
본 실시예에서는 플라스틱 기판 상에 형성된 유기 화합물층을 발광층으로 하는 발광 소자를 구비한 발광장치를 제조하는 예를 도 8에 도시했다.
우선 도 8(A)는 발광장치를 도시한 상면도, 도 8(B)는 도 8(A)를 A-A'로 절단한 단면도이다. 점선으로 나타낸 1101은 소스 신호선 구동회로, 1102는 화소부, 1103은 게이트 신호선 구동회로이다. 또한 1104는 봉지기판, 1105는 씰제이고, 제 1 씰제(1105)로 둘러싸인 내측은 투명한 제 2 씰재(1107)로 충진되어 있다. 제 2 씰재(1107)는 4모서리에서 노출되어 있다.
또한 1108은 소스 신호선 구동회로(1101) 및 게이트 신호선 구동회로(1103)에 입력되는 신호를 전송하기 위한 배선이고, 외부 입력단자가 되는 FPC(플렉시블 프린트 서킷)(1109)로부터 비디오 신호나 클록 신호를 받아 들인다. 또한 여기서는 FPC 밖에 도시되어 있지 않으나 이 FPC에는 프린트 배선 기반(PWB)이 장착되어 있을 수도 있다. 본 명세서에서의 발광장치에는 발광장치 본체 뿐 아니라 거기에 FPC 또는 PWB가 장착된 상태도 포함하는 것으로 한다.
이어서 단면 구조에 대해 도 8(B)을 이용하여 설명한다. 기판(1110) 상에 구동회로 및 화소부가 형성되어 있는데 여기서는 구동회로로서 소스 신호선 구동회로(1101)와 화소부(1102)가 도시되어 있다. 또한 실시의 형태 또는 실시예 1에 설명한 박리법을 이용함으로써 기판(1110)이 접착층(1100)에서 하지막과 부착되어 있다.
또한 소스 신호선 구동회로(1101)로서는 n채널형 TFT와 p채널형 TFT(1124)를 조합한 CMOS회로가 형성된다. 또한 구동회로를 형성하는 TFT는 공지의 CMOS회로, PMOS회로 또는 NMOS회로로 형성가능하다. 또한 본 실시예에서는 기판 상에 구동회로를 형성한 드라이버 일체형을 도시했으나 반드시 그럴 필요는 없고 기판 위가 아니라 외부에 형성할 수도 있다. 또한 여기서는 하나의 화소에 두개의 TFT를 사용한 예를 도시했으나 세개 또는 그 이상의 TFT를 적절히 사용할 수 있다.
또한 화소부(1102)는 스위칭용 TFT(1111)와, 전류 제어용 TFT(1112)와 그 드레인에 전기적으로 접속된 제 1 전극(양극)(1113)을 포함하는 복수의 화소에 의해 형성된다.
여기서는 제 1 전극(1113)이 TFT의 드레인과 접지 접속하고 있는 구성으로 되어 있으므로 제 1 전극(1113)의 하층은 규소로 이루어지는 드레인과의 오믹 콘택이 형성되는 재료층으로 하고 유기 화합물을 포함하는 층과 접하는 표면에 일함수가 큰 재료층으로 하는 것이 바람직하다. 예를 들어 질화 티탄막과 알루미늄을 주성분으로 하는 막과 질화 티탄막의 3층 구조로 하면 배선으로서의 저항도 낮고 양호한 오믹 콘택을 형성하며 또한 양극으로서 기능시킬 수 있다. 또한 제 2전극(1113)은 질화 티탄막의 단층으로 형성할 수도 있으며 3층 이상의 적층을 이용할 수도 있다.
또한 제 1 전극(양극)(1113)의 양단에는 절연체(뱅크, 장벽, 둑 등으로 지칭됨)(1114)가 형성된다. 절연체(1114)는 유기 수지막 또는 규소를 포함하는 절연막으로 형성하면 된다. 여기서는 절연체(1114)로서 포지티브형 감광성 아크릴 수지막을 이용하여 도 8에 도시한 형상의 절연막을 형성한다.
양호한 커버리지를 얻기 위해 절연체(1114)의 상단부 또는 하단부에 곡률을 갖는 곡면이 형성되도록 하는 것이 바람직하다. 예를 들어 절연체(1114)의 재료로서 포지티브형 감광성 아크릴을 이용한 경우 절연체(1114)의 상단부에만 곡률반경(0.2㎛ 내지 3㎛)을 갖는 곡면을 가지게 하는 것이 바람직하다. 또한 절연체(1114)로서 감광성의 광에 의해 에천트에 불용해성이 되는 네거티브형, 또는 광에 의해 에천트에 용해성이 되는 포지티브형 모두 사용할 수 있다.
또한 절연체(1114)를 질화 알루미늄막, 질화 산화 알루미늄막, 또는 질화 규소막으로 이루어지는 보호막으로 덮을 수도 있다. 이 보호막은 스퍼터링법(DC방식이나 RF방식)에 의해 얻어지는 질화 규소 또는 질화 산화 규소를 주성분으로 하는 절연막 또는 탄소를 주성분으로 하는 박막이다. 규소 타겟을 이용하여 질소와 아르곤을 포함하는 분위기에서 형성하면 질화 규소막을 얻을 수 있다. 또한 질화 규소 타겟을 이용해도 된다. 또한 보호막은 리모트 플라즈마를 이용한 성막장치를 이용하여 형성할 수도 있다. 또한 보호막에 발광을 통과시키기 위해 보호막의 막 두께는 가능한 한 얇게 하는 것이 바람직하다.
또한 제 1 전극(양극)(1113) 상에는 증착 마스크를 이용한 증착법, 또는 잉크젯법에 의해 유기 화합물을 포함하는 층(1115)을 선택적으로 형성한다. 또한 유기 화합물을 포함하는 층(1115) 상에는 제 2 전극(음극)(1116)이 형성된다. 이에 따라 제 1 전극(양극)(1113), 유기 화합물을 포함하는 층(1115) 및 제 2 전극(음극)(1116)으로 이루어지는 발광 소자(1118)가 형성된다. 여기서는 발광 소자(1118)가 백색발광을 위해 마련된 예이므로 착색층(1131)과 BM(1132)으로 이루어지는 칼라필터(간략화를 위해 여기서는 오버코트층은 도시하지 않음)가 구비된다.
또한 R, G, B의 발광을 얻을 수 있는 유기 화합물을 포함하는 층을 각각 선택적으로 형성하면 칼라필터를 이용하지 않아도 풀칼라의 표시가 가능해진다.
또한 발광 소자(1118)를 봉지하기 위해 제 1 씰재(1105), 제 2 씰재(1107)에 의해 봉지 기판(1104)을 부착한다. 또한 제 1 씰재(1105), 제 2 씰재(1107)로서는 에폭시계 수지를 사용하는 것이 바람직하다. 또한 제 1 씰재(1105), 제 2 씰재(1107)는 가능한 한 수분이나 산소를 투과시키지 않는 재료인 것이 바람직하다.
또한 본 실시예에서는 봉지 기판(1104)을 구성하는 재료로서 유리 기판이나 석영 기판 뿐 아니라 FRP(Fiberglass-Reinforced Plastics: 유리섬유 강화 플라스틱), PVF(폴리비닐플로라이드), 마이라, 폴리에스테르 또는 아크릴 등으로 이루어지는 플라스틱 기판을 사용할 수 있다. 또한 제 1 씰재(1105), 제 2 씰재(1107)를 사용하여 봉지 기판(1104)를 접착한 후 측면(노출면)을 덮도록 제 3 씰재로 봉지하는 것도 가능하다.
이상과 같이 하여 발광 소자를 제 1 씰재(1105), 제 2 씰재(1107)에 봉입함으로써 발광 소자를 외부로부터 완전히 차단할 수 있고 외부로부터 수분이나 산소와 같은 유기 화합물층의 열화를 촉진하는 물질이 침입하는 것을 방지할 수 있다. 따라서 신뢰성이 높은 발광장치를 얻을 수 있다.
또한 제 1 전극(1113)으로서 투명 도전막을 사용하면 양면 발광형의 발광장치를 제조할 수 있다.
또한 본 실시예에서는 양극 상에 유기 화합물을 포함하는 층을 형성하고 유기 화합물을 포함하는 층 상에 투명 전극인 음극을 형성하는 구조(이하, 상면 출사 구조라 부름)로 한 예를 도시했으나 양극 상에 유기 화합물층이 형성되고 유기 화합물층 상에 음극이 형성되는 발광 소자를 가지며 유기 화합물층에서 발생한 광을 투명 전극인 양극에서 TFT쪽으로 출사(이하, 하면 출사 구조라 부름)하는 구조로 할 수도 있다.
또한 본 실시예는 실시의 형태 또는 실시예 1과 자유롭게 조합시킬 수 있다.
[실시예 4]
본 발명을 실시하여 다양한 모듈(액티브 매트릭스형 액정 모듈, 액트브 매트릭스형 EL 모듈, 액티브 매트릭스형 EC 모듈)을 완성시킬 수 있다. 즉 본 발명을 실시함으로써 그들을 장착한 모든 전자기기가 완성된다.
그와 같은 전자 기기로서는 비디오 카메라, 디지털 카메라, 헤드 장착형 디스플레이(고글형 디스플레이), 카 네비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 전자 서적 등)을 들 수있다. 그 예들을 도 9(A) 내지 도 10(C)에 도시했다.
도 9(A)는 퍼스널 컴퓨터로서, 본체(2001), 화상 입력부(2002), 표시부(2003), 키보드(2004) 등을 포함한다.
도 9(B)는 비디오 카메라로서, 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 밧데리(2105), 수상부(2106) 등을 포함한다.
도 9(C)는 모바일 컴퓨터로서, 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204), 표시부(2205) 등을 포함한다.
도 9(D)는 프로그램을 기록한 기록 매체(이하 기록 매체라 칭함)를 이용하는 플레이어로서, 본체(2401), 표시부(2402), 스피커부(2403), 기록매체(2404), 조작스위치(2405) 등을 포함한다. 상기 플레이어는 기록매체로서 DVD(Digital Versitile Disc;디지털 다목적 디스크), CD 등을 이용하여 음악감상, 영화감상, 게임이나 인터넷을 즐길 수 있다.
도 9(E)는 디지털 카메라로서, 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504), 수상부(미도시) 등을 포함한다.
도 10(A)는 휴대 전화로서, 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906), 화상입력부(CCD, 이미지센서 등)(2907) 등을 포함한다.
도 10(B)는 휴대 서적(전자 서적)으로서, 본체(3001), 표시부(3002, 3003), 기억 매체(3004), 조작 스위치(3005), 안테나(3006) 등을 포함한다.
도 10(C)는 디스플레이로서, 본체(3101), 지지대(3102), 표시부(3103) 등을포함한다.
부연적으로 도 10(C)에 도시한 디스플레이는 중소형 또는 대형의 것, 예를 들어 5 내지 20인치의 화상 크기의 것이다. 또한, 이와 같은 크기의 표시부를 형성하기 위해서는 기판의 한 변이 1m인 것을 이용하고 다중패턴을 실시하여 양산하는 것이 바람직하다.
이상과 같이 본 발명의 적용 범위는 매우 넓어 모든 분야의 전자 기기의 제조 방법에 적용하는 것이 가능하다. 또한 본 실시예의 전자기기는 실시의 형태, 실시예 1 내지 3의 어떠한 조합으로 이루어지는 구성을 이용해도 실현 가능하다.
본 발명은 물리적 수단에 의해 기판으로부터 박리하기 때문에 반도체층에 대한 손상이 없고 소자의 신뢰성을 향상시킬 수 있다.
또한 본 발명은 작은 면적을 갖는 피박리층의 박리 뿐 아니라 큰 면적을 갖는 피박리층을 전면에 걸쳐 고수율로 박리할 수 있다.
또한 본 발명은 물리적 수단, 예를 들면 사람 손으로 용이하게 박리할 수 있기 때문에 양산에 적합한 프로세스라 할 수 있다. 또한 양산시 피박리층을 박리하기 위한 제조 장치를 제조하면 대형 제조장치도 저렴하게 제조할 수 있다.

Claims (27)

  1. 기판상에 금속층을 형성하는 공정과,
    상기 금속층에 접하는 산화물층을 형성하는 공정과,
    상기 산화물층에 접하는 절연막을 형성하는 공정과,
    상기 절연막상에 수소를 포함하는 비정질 구조를 갖는 반도체막을 형성하는 공정과,
    수소를 확산하는 가열처리를 수행하는 공정과,
    상기 산화물층, 상기 절연막, 그리고 상기 반도체막을 포함하는 피박리층에 지지체를 접착하는 공정과,
    상기 지지체에 접착된 상기 피박리층을 상기 기판상에 형성된 상기 금속층으로부터 물리적 수단에 의해 박리하는 공정을 포함하는 것을 특징으로 하는 박리 방법.
  2. 기판상에 금속층을 형성하는 공정과,
    상기 금속층에 접하는 산화물층을 형성하는 공정과,
    상기 산화물층에 접하는 절연막을 형성하는 공정과,
    상기 절연막상에 수소를 포함하는 비정질 구조를 갖는 반도체막을 형성하는 공정과,
    수소를 확산하는 가열처리를 수행하는 공정과,
    상기 반도체막을 활성층으로 하는 TFT 및 그 TFT에 접속하는 소자를 형성하는 공정과,
    상기 산화물층, 상기 절연막, 그리고 상기 TFT와 상기 소자를 포함하는 피박리층에 지지체를 접착하는 공정과,
    상기 지지체에 접착된 상기 피박리층을 상기 기판상에 형성된 상기 금속층으로부터 물리적 수단에 의해 박리하는 공정을 포함하는 것을 특징으로 하는 박리 방법.
  3. 기판상에 제 1 금속층을 형성하는 공정과,
    상기 제 1 금속층에 접하는 산화물층을 형성하는 공정과,
    상기 산화물층에 접하는 절연막을 형성하는 공정과,
    상기 절연막상에 수소를 포함하는 제 2 금속층을 형성하는 공정과,
    수소를 확산하는 가열처리를 수행하는 공정과,
    TFT 및 그 TFT에 접속하는 소자를 형성하는 공정과,
    상기 산화물층, 상기 절연막, 그리고 상기 TFT와 상기 소자를 포함하는 피박리층에 지지체를 접착하는 공정과,
    상기 지지체에 접착된 상기 피박리층을 상기 기판상에 형성된 상기 제 1 금속층으로부터 물리적 수단에 의해 박리하는 공정을 포함하는 것을 특징으로 하는 박리 방법.
  4. 기판상에 수소를 포함하는 금속층을 형성하는 공정과,
    상기 금속층에 접하는 산화물층을 형성하는 공정과,
    상기 산화물층에 접하는 절연막을 형성하는 공정과,
    상기 절연막상에 수소를 포함하는 비정질 구조를 갖는 반도체막을 형성하는 공정과,
    수소를 확산하는 가열처리를 수행하는 공정과,
    상기 반도체막을 활성층으로 하는 TFT 및 그 TFT에 접속하는 소자를 형성하는 공정과,
    상기 산화물층, 상기 절연막, 그리고 상기 TFT와 상기 소자를 포함하는 피박리층에 지지체를 접착하는 공정과,
    상기 지지체에 접착된 상기 피박리층을 상기 기판상에 형성된 상기 금속층으로부터 물리적 수단에 의해 박리하는 공정을 포함하는 것을 특징으로 하는 박리 방법.
  5. 제 1 항에 있어서, 상기 가열처리는 막 내의 수소가 방출 또는 확산되는 온도 이상의 온도에서 수행되는 것을 특징으로 하는 박리 방법.
  6. 제 2 항에 있어서, 상기 가열처리는 막 내의 수소가 방출 또는 확산되는 온도 이상의 온도에서 수행되는 것을 특징으로 하는 박리 방법.
  7. 제 3 항에 있어서, 상기 가열처리는 막 내의 수소가 방출 또는 확산되는 온도 이상의 온도에서 수행되는 것을 특징으로 하는 박리 방법.
  8. 제 4 항에 있어서, 상기 가열처리는 막 내의 수소가 방출 또는 확산되는 온도 이상의 온도에서 수행되는 것을 특징으로 하는 박리 방법.
  9. 제 1 항에 있어서, 상기 금속층은 W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어지는 단층, 또는 이들 금속 또는 혼합물의 적층인 것을 특징으로 하는 박리 방법.
  10. 제 2 항에 있어서, 상기 금속층은 W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어지는 단층, 또는 이들 금속 또는 혼합물의 적층인 것을 특징으로 하는 박리 방법.
  11. 제 3 항에 있어서, 상기 금속층은 W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어지는 단층, 또는 이들 금속 또는 혼합물의 적층인 것을 특징으로 하는 박리 방법.
  12. 제 4 항에 있어서, 상기 금속층은 W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어지는 단층, 또는 이들 금속 또는 혼합물의 적층인 것을 특징으로 하는 박리 방법.
  13. 제 1 항에 있어서, 상기 산화물층은 스퍼터링법에 의해 형성한 산화 규소막인 것을 특징으로 하는 박리 방법.
  14. 제 2 항에 있어서, 상기 산화물층은 스퍼터링법에 의해 형성한 산화 규소막인 것을 특징으로 하는 박리 방법.
  15. 제 3 항에 있어서, 상기 산화물층은 스퍼터링법에 의해 형성한 산화 규소막인 것을 특징으로 하는 박리 방법.
  16. 제 4 항에 있어서, 상기 산화물층은 스퍼터링법에 의해 형성한 산화 규소막인 것을 특징으로 하는 박리 방법.
  17. 제 1 항에 있어서, 상기 절연막은 산화 규소막 또는 산화 질화 규소막 또는 이들의 적층인 것을 특징으로 하는 박리 방법.
  18. 제 2 항에 있어서, 상기 절연막은 산화 규소막 또는 산화 질화 규소막 또는 이들의 적층인 것을 특징으로 하는 박리 방법.
  19. 제 3 항에 있어서, 상기 절연막은 산화 규소막 또는 산화 질화 규소막 또는 이들의 적층인 것을 특징으로 하는 박리 방법.
  20. 제 4 항에 있어서, 상기 절연막은 산화 규소막 또는 산화 질화 규소막 또는 이들의 적층인 것을 특징으로 하는 박리 방법.
  21. 제 1 항에 있어서, 상기 산화물층의 막 두께는 상기 금속층의 막 두께보다 두꺼운 것을 특징으로 하는 박리 방법.
  22. 제 2 항에 있어서, 상기 산화물층의 막 두께는 상기 금속층의 막 두께보다 두꺼운 것을 특징으로 하는 박리 방법.
  23. 제 3 항에 있어서, 상기 산화물층의 막 두께는 상기 금속층의 막 두께보다 두꺼운 것을 특징으로 하는 박리 방법.
  24. 제 4 항에 있어서, 상기 산화물층의 막 두께는 상기 금속층의 막 두께보다두꺼운 것을 특징으로 하는 박리 방법.
  25. 제 2 항에 있어서, 상기 절연막 상에 마련되는 소자는 발광 소자, 반도체 소자 또는 액정 소자인 것을 특징으로 하는 박리 방법.
  26. 제 3 항에 있어서, 상기 절연막 상에 마련되는 소자는 발광 소자, 반도체 소자 또는 액정 소자인 것을 특징으로 하는 박리 방법.
  27. 제 4 항에 있어서, 상기 절연막 상에 마련되는 소자는 발광 소자, 반도체 소자 또는 액정 소자인 것을 특징으로 하는 박리 방법.
KR1020030048203A 2002-07-16 2003-07-15 박리 방법 KR20040010186A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002207540 2002-07-16
JPJP-P-2002-00207540 2002-07-16

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020110026886A Division KR101043663B1 (ko) 2002-07-16 2011-03-25 표시장치 제조방법

Publications (1)

Publication Number Publication Date
KR20040010186A true KR20040010186A (ko) 2004-01-31

Family

ID=29774624

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020030048203A KR20040010186A (ko) 2002-07-16 2003-07-15 박리 방법
KR1020110026886A KR101043663B1 (ko) 2002-07-16 2011-03-25 표시장치 제조방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020110026886A KR101043663B1 (ko) 2002-07-16 2011-03-25 표시장치 제조방법

Country Status (5)

Country Link
US (3) US7122445B2 (ko)
EP (1) EP1383165B1 (ko)
KR (2) KR20040010186A (ko)
CN (1) CN100392797C (ko)
TW (1) TWI272641B (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833738B1 (ko) * 2006-11-30 2008-05-29 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR101293510B1 (ko) * 2006-04-28 2013-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스의 제조방법
KR101293567B1 (ko) * 2006-02-21 2013-08-06 삼성디스플레이 주식회사 표시장치의 제조방법
US8536567B2 (en) 2006-11-10 2013-09-17 Samsung Display Co., Ltd. Organic light emitting display and fabrication method thereof
US8598780B2 (en) 2006-11-10 2013-12-03 Samsung Display Co., Ltd. Organic light emitting display and fabrication method thereof
US8916852B2 (en) 2006-12-13 2014-12-23 Samsung Display Co., Ltd. Organic light emitting display having a substrate support structure and fabricating method thereof
KR101476746B1 (ko) * 2011-09-04 2014-12-29 포항공과대학교 산학협력단 내부식성 모기판을 이용한 플렉서블 금속 기판과 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 금속 기판
US9905589B2 (en) 2013-12-03 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11163182B2 (en) 2009-04-07 2021-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP5057619B2 (ja) * 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW554398B (en) * 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
TW558743B (en) 2001-08-22 2003-10-21 Semiconductor Energy Lab Peeling method and method of manufacturing semiconductor device
TW594947B (en) 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI264121B (en) 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
US6953735B2 (en) 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
TWI272641B (en) * 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP2004140267A (ja) 2002-10-18 2004-05-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR101169371B1 (ko) 2002-10-30 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI330269B (en) * 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
JP4373085B2 (ja) * 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
WO2004064018A1 (ja) * 2003-01-15 2004-07-29 Semiconductor Energy Laboratory Co., Ltd. 剥離方法及びその剥離方法を用いた表示装置の作製方法
US7436050B2 (en) 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
JP2004247373A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7229900B2 (en) * 2003-10-28 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing thereof, and method of manufacturing base material
CN100489569C (zh) 2003-10-28 2009-05-20 株式会社半导体能源研究所 制作光学膜的方法
KR101095293B1 (ko) 2003-11-28 2011-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 제조 방법
KR101137797B1 (ko) 2003-12-15 2012-04-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 집적회로장치의 제조방법, 비접촉형 박막집적회로장치 및 그 제조 방법, 비접촉형 박막 집적회로장치를 가지는 아이디 태그 및 동전
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
US7436032B2 (en) * 2003-12-19 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit comprising read only memory, semiconductor device comprising the semiconductor integrated circuit, and manufacturing method of the semiconductor integrated circuit
US7566010B2 (en) * 2003-12-26 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Securities, chip mounting product, and manufacturing method thereof
US7632721B2 (en) * 2004-02-06 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film integrated circuit, and element substrate
JP2006049800A (ja) 2004-03-10 2006-02-16 Seiko Epson Corp 薄膜デバイスの供給体、薄膜デバイスの供給体の製造方法、転写方法、半導体装置の製造方法及び電子機器
US7820529B2 (en) * 2004-03-22 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing integrated circuit
US7282380B2 (en) * 2004-03-25 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7288480B2 (en) * 2004-04-23 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit and method for manufacturing the same, CPU, memory, electronic card and electronic device
CN100517728C (zh) * 2004-06-24 2009-07-22 株式会社半导体能源研究所 制造薄膜集成电路的方法
US7452786B2 (en) * 2004-06-29 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film integrated circuit, and element substrate
JP2006082260A (ja) * 2004-09-14 2006-03-30 Oki Data Corp 半導体複合装置、半導体複合装置の製造方法、半導体複合装置を使用したｌｅｄヘッド及びこのｌｅｄヘッドを用いた画像形成装置
TWI372413B (en) 2004-09-24 2012-09-11 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same, and electric appliance
US7482248B2 (en) * 2004-12-03 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7566633B2 (en) * 2005-02-25 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7307006B2 (en) * 2005-02-28 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN101151544B (zh) * 2005-03-28 2011-08-03 株式会社半导体能源研究所 半导体器件、其制造方法、及其测量方法
US8253179B2 (en) 2005-05-13 2012-08-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8030132B2 (en) * 2005-05-31 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including peeling step
US7588969B2 (en) * 2005-05-31 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and semiconductor device
US7465674B2 (en) * 2005-05-31 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7863188B2 (en) 2005-07-29 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1760776B1 (en) * 2005-08-31 2019-12-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device with flexible substrate
EP1760798B1 (en) * 2005-08-31 2012-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7723842B2 (en) * 2005-09-02 2010-05-25 Semiconductor Energy Laboratory Co., Ltd Integrated circuit device
WO2007055299A1 (en) * 2005-11-09 2007-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI611565B (zh) 2006-09-29 2018-01-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US7968382B2 (en) * 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8168511B2 (en) * 2007-09-20 2012-05-01 Sharp Kabushiki Kaisha Display device manufacturing method and laminated structure
US8703521B2 (en) 2009-06-09 2014-04-22 International Business Machines Corporation Multijunction photovoltaic cell fabrication
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
US9847243B2 (en) 2009-08-27 2017-12-19 Corning Incorporated Debonding a glass substrate from carrier using ultrasonic wave
WO2011040213A1 (en) 2009-10-01 2011-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
SG178057A1 (en) 2009-10-16 2012-03-29 Semiconductor Energy Lab Logic circuit and semiconductor device
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8507322B2 (en) 2010-06-24 2013-08-13 Akihiro Chida Semiconductor substrate and method for manufacturing semiconductor device
KR101874144B1 (ko) 2011-05-06 2018-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
KR101337515B1 (ko) * 2012-06-13 2013-12-05 한국과학기술연구원 레이저 리프트 오프 방법을 이용한 산화물 박막 소자의 제조 방법 및 이로부터 제조된 산화물 박막 소자
US20140144593A1 (en) * 2012-11-28 2014-05-29 International Business Machiness Corporation Wafer debonding using long-wavelength infrared radiation ablation
US9586291B2 (en) 2012-11-28 2017-03-07 Globalfoundries Inc Adhesives for bonding handler wafers to device wafers and enabling mid-wavelength infrared laser ablation release
WO2014129519A1 (en) 2013-02-20 2014-08-28 Semiconductor Energy Laboratory Co., Ltd. Peeling method, semiconductor device, and peeling apparatus
KR102187752B1 (ko) 2013-05-07 2020-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박리 방법 및 박리 장치
TWI610374B (zh) 2013-08-01 2018-01-01 格芯公司 用於將搬運器晶圓接合至元件晶圓以及能以中段波長紅外光雷射燒蝕釋出之接著劑
TWI642094B (zh) 2013-08-06 2018-11-21 半導體能源研究所股份有限公司 剝離方法
TWI777433B (zh) 2013-09-06 2022-09-11 日商半導體能源研究所股份有限公司 發光裝置以及發光裝置的製造方法
CN104576971A (zh) * 2013-10-24 2015-04-29 胜华科技股份有限公司 可挠式元件及其制造方法
JP6513929B2 (ja) 2013-11-06 2019-05-15 株式会社半導体エネルギー研究所 剥離方法
WO2015087192A1 (en) 2013-12-12 2015-06-18 Semiconductor Energy Laboratory Co., Ltd. Peeling method and peeling apparatus
US9799829B2 (en) 2014-07-25 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Separation method, light-emitting device, module, and electronic device
CN104451612A (zh) * 2014-12-31 2015-03-25 长春迪高实业有限公司 透明导电氧化物膜及其制备方法
KR102427672B1 (ko) 2015-08-11 2022-08-02 삼성디스플레이 주식회사 플렉서블 디스플레이 장치 및 그 제조방법
KR102415326B1 (ko) * 2015-10-29 2022-06-30 삼성디스플레이 주식회사 플렉서블 표시 장치 및 플렉서블 표시 장치의 제조 방법
US10259207B2 (en) 2016-01-26 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Method for forming separation starting point and separation method
CN106449520A (zh) * 2016-10-18 2017-02-22 深圳市华星光电技术有限公司 柔性显示基板制作方法
CN108172543A (zh) * 2018-01-12 2018-06-15 武汉华星光电半导体显示技术有限公司 一种柔性基底的剥离方法以及衬底基板

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
JP3115148B2 (ja) * 1993-03-31 2000-12-04 株式会社東芝 半導体装置の製造方法
EP0721662A1 (en) 1993-09-30 1996-07-17 Kopin Corporation Three-dimensional processor using transferred thin film circuits
DE69529493T2 (de) 1994-06-20 2003-10-30 Canon Kk Anzeigevorrichtung und Verfahren zu ihrer Herstellung
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
TW309633B (ko) * 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
JP3809681B2 (ja) 1996-08-27 2006-08-16 セイコーエプソン株式会社 剥離方法
EP1758169A3 (en) 1996-08-27 2007-05-23 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device, and liquid crystal display device produced by the same
JP4619462B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
JP4619461B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜デバイスの転写方法、及びデバイスの製造方法
US6288438B1 (en) * 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP3472417B2 (ja) 1996-10-22 2003-12-02 シャープ株式会社 サイド発光型チップｌｅｄおよび液晶表示装置
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
KR100304161B1 (ko) 1996-12-18 2001-11-30 미다라이 후지오 반도체부재의제조방법
JP3488361B2 (ja) 1997-05-09 2004-01-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6013563A (en) 1997-05-12 2000-01-11 Silicon Genesis Corporation Controlled cleaning process
JP3431454B2 (ja) 1997-06-18 2003-07-28 株式会社東芝 半導体装置の製造方法
KR100271040B1 (ko) * 1997-10-24 2000-11-01 구본준, 론 위라하디락사 액정표시장치의 배선구조 및 그 제조방법(the line structure of the lcd and the method of manufacturing the same)
JPH11135882A (ja) 1997-10-28 1999-05-21 Sharp Corp 化合物半導体基板、及び化合物半導体基板の製造方法、並びに発光素子
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6153495A (en) 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US6423614B1 (en) 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
US6319757B1 (en) 1998-07-08 2001-11-20 Caldus Semiconductor, Inc. Adhesion and/or encapsulation of silicon carbide-based semiconductor devices on ceramic substrates
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
US6569595B1 (en) 1999-02-25 2003-05-27 Kabushiki Kaisha Toshiba Method of forming a pattern
US6410436B2 (en) 1999-03-26 2002-06-25 Canon Kabushiki Kaisha Method of cleaning porous body, and process for producing porous body, non-porous film or bonded substrate
JP4037561B2 (ja) * 1999-06-28 2008-01-23 株式会社東芝 半導体装置の製造方法
CN1322574C (zh) * 1999-07-30 2007-06-20 日本板硝子株式会社 在切割区中设置的槽的结构及其应用
KR100325668B1 (ko) * 1999-09-17 2002-03-06 윤종용 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
US6653209B1 (en) 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US6527964B1 (en) 1999-11-02 2003-03-04 Alien Technology Corporation Methods and apparatuses for improved flow in performing fluidic self assembly
JP4478268B2 (ja) 1999-12-28 2010-06-09 セイコーエプソン株式会社 薄膜デバイスの製造方法
US7060153B2 (en) 2000-01-17 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and method of manufacturing the same
SG148819A1 (en) 2000-09-14 2009-01-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2002124652A (ja) 2000-10-16 2002-04-26 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
KR100877708B1 (ko) 2001-03-29 2009-01-07 다이니폰 인사츠 가부시키가이샤 패턴 형성체의 제조 방법 및 그것에 사용하는 포토마스크
JP2002305293A (ja) 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
TW564471B (en) * 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
TW554398B (en) 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
US6593213B2 (en) 2001-09-20 2003-07-15 Heliovolt Corporation Synthesis of layers, coatings or films using electrostatic fields
EP1363319B1 (en) * 2002-05-17 2009-01-07 Semiconductor Energy Laboratory Co., Ltd. Method of transferring an object and method of manufacturing a semiconductor device
TWI272641B (en) * 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
KR101169371B1 (ko) 2002-10-30 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치
JP4554152B2 (ja) 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4373085B2 (ja) 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
TWI330269B (en) 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
TWI351548B (en) 2003-01-15 2011-11-01 Semiconductor Energy Lab Manufacturing method of liquid crystal display dev
TWI328837B (en) 2003-02-28 2010-08-11 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101293567B1 (ko) * 2006-02-21 2013-08-06 삼성디스플레이 주식회사 표시장치의 제조방법
US8900970B2 (en) 2006-04-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a flexible substrate
KR101293510B1 (ko) * 2006-04-28 2013-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스의 제조방법
US8598780B2 (en) 2006-11-10 2013-12-03 Samsung Display Co., Ltd. Organic light emitting display and fabrication method thereof
US8536567B2 (en) 2006-11-10 2013-09-17 Samsung Display Co., Ltd. Organic light emitting display and fabrication method thereof
US8580588B2 (en) 2006-11-30 2013-11-12 Samsung Display Co., Ltd. Organic light emitting display device and fabricating method thereof
KR100833738B1 (ko) * 2006-11-30 2008-05-29 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
US8148719B2 (en) 2006-11-30 2012-04-03 Samsung Mobile Display Co., Ltd. Organic light emitting display device and fabricating method thereof
US8916852B2 (en) 2006-12-13 2014-12-23 Samsung Display Co., Ltd. Organic light emitting display having a substrate support structure and fabricating method thereof
US11163182B2 (en) 2009-04-07 2021-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
US11243420B2 (en) 2009-04-07 2022-02-08 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
US11906826B2 (en) 2009-04-07 2024-02-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
KR101476746B1 (ko) * 2011-09-04 2014-12-29 포항공과대학교 산학협력단 내부식성 모기판을 이용한 플렉서블 금속 기판과 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 금속 기판
US9905589B2 (en) 2013-12-03 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20070032042A1 (en) 2007-02-08
EP1383165A2 (en) 2004-01-21
EP1383165B1 (en) 2013-04-17
CN1472772A (zh) 2004-02-04
TWI272641B (en) 2007-02-01
US20040087110A1 (en) 2004-05-06
US7122445B2 (en) 2006-10-17
US20080206959A1 (en) 2008-08-28
KR101043663B1 (ko) 2011-06-22
CN100392797C (zh) 2008-06-04
US7375006B2 (en) 2008-05-20
EP1383165A3 (en) 2005-09-07
US7666719B2 (en) 2010-02-23
KR20110039427A (ko) 2011-04-18
TW200402757A (en) 2004-02-16

Similar Documents

Publication Publication Date Title
KR101043663B1 (ko) 표시장치 제조방법
US9929190B2 (en) Semiconductor device and manufacturing method thereof
KR100993130B1 (ko) 반도체 장치 제작 방법
JP4267394B2 (ja) 剥離方法、及び半導体装置の作製方法
JP4602035B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20110225

Effective date: 20120222