KR20040008827A - 듀얼 다이 패키지 제조 방법 - Google Patents

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Abstract

본 발명은 듀얼 다이 패키지 제조 방법에 관한 것으로, 솔더 디핑 공정을 사용하지 않고 제 1 리드 프레임과 제 2 리드 프레임 사이의 양호한 접합 신뢰성을 확보할 수 있도록 접합하기 위해서, 제 1 리드 프레임과 제 2 리드 프레임의 접합될 면의 적어도 일면에 접합 부재를 형성하는 단계와, 성형 공정에서 성형 금형이 제 1 리드 프레임과 제 2 리드 프레임을 클램핑 할 때 제 2 리드 프레임과 제 2 리드 프레임의 접합될 면에 작용하는 소정의 열과 압력으로 접합 부재의 계면 확산을 증가시켜 금속 접합을 구현하는 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법을 제공한다. 본 발명에 따른 듀얼 다이 패키지의 제조 방법에 있어서, 제 1 리드 프레임과 제 2 리드 프레임이 접합되는 면에는 접합 부재와 양호한 접합성을 갖는 도금층이 형성된다. 도금층으로는 성형 온도에서 내산화성이 있으며, 금속 간 확산력이 우수한 은 또는 솔더 소재를 사용하는 것이 바람직하다. 그리고 본 발명의 바람직한 실시예에 따르면, 접합 부재로는 성형 온도에서 도금층과 확산에 의한 반응성이 좋은 특성을 갖는 금 또는 솔더 소재를 사용하는 것이 바람직하다. 예컨대, 금 소재의 본딩 와이어(Au bonding wire), 금 범프(Au bump), 금 바(Au bar), 솔더 범프(solder), 솔더 바(solder bar)를 사용하는 것이 바람직하다.

Description

듀얼 다이 패키지 제조 방법{Method for manufacturing dual die package}
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는 두 개의 반도체 칩이 두 개의 리드 프레임에 실장되어 하나의 패키지로 구현되는 듀얼 다이 패키지(Dual Die Package; DDP) 제조 방법에 관한 것이다.
최근의 반도체 산업 발전과 더불어 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수의 반도체 칩을 리드 프레임에 탑재하여 하나의 패키지로 구성하는 멀티 칩 패키징(multi chip packaging) 기술이다.
멀티 칩 패키징 기술은 특히 소형화와 경량화가 요구되는 노트북, 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리(flash memory) 소자와 에스램(SRAM; Synchronous RAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 칩을 내재하는 단위 반도체 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
일반적으로 두 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 칩을 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 전자의 경우 반도체 칩을 적층시키는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층시키는 형태가 많이 사용된다.
이와 같은 적층 형태의 멀티 칩 패키지 중에서 두 개의 반도체 칩을 두 개의 리드 프레임에 실장하는 형태의 멀티 칩 패키지를 듀얼 다이 패키지라 하며 이의 예를 소개하면 다음과 같다. 예컨대, 듀얼 다이 패키지는, 도 1 및 도 2에 도시된 바와 같이, 리드 온 칩용 리드 프레임(20, 40)을 이용한 듀얼 다이 패키지(100)로서, 두 개의 리드 온 칩용 리드 프레임(20, 40 ;하부의 리드 프레임을 제 1 리드 프레임(20)이라 하고, 상부의 리드 프레임을 제 2 리드 프레임(40)이라 한다)에 반도체 칩(10, 30)의 배면끼리 서로 접하도록 제 1 및 제 2 리드 프레임(20, 40)이 서로 접합된 구조로 구현된다. 그리고 제 1 및 제 2 리드 프레임(20, 40)을 접합하기 위해서 접합될 부분에 도금층(28, 48)이 형성된 전처리 도금된 리드 프레임이 사용된다.
그런데 전처리 도금된 제 1 및 제 2 리드 프레임(20, 40)을 열압착 방법으로 접합할 경우, 도 2에 도시된 바와 같이, 접합되어야 할 제 1 및 제 2 리드 프레임의 도금층(28, 48) 계면이 들떠 접합 신뢰성이 떨어지는 문제점을 안고 있다. 이와 같이 접합 계면이 들뜨는 이유는, 열 압착 방법으로 접합하는 과정에서 제 1 및 제 2 리드 프레임의 도금층(28, 48) 표면에 산화막이 형성되어 도금층 간의 접합을방해하기 때문이다.
따라서 종래에는 제 1 및 제 2 리드 프레임(20, 40)을 접합하기 위해서, 절단/절곡(trim/form) 공정 이후에 솔더 디핑(solder dipping) 공정을 진행하여 제 1 리드 프레임(20)과 제 2 리드 프레임(40) 사이의 접합 신뢰성을 확보하였다. 즉, 솔더 디핑 공정을 통하여, 패키지 몸체 밖으로 돌출된 제 1 리드 프레임(20)과 제 2 리드 프레임(40)의 접합된 부분을 포함한 외부 리드(47)에 솔더 코팅층(90)을 형성하여 제 1 리드 프레임(20)과 제 2 리드 프레임(40) 사이의 전기적 접합을 구현한다.
그러나 솔더 디핑 공정은 패키지 제조 공정과는 별도로 진행되고, 플럭싱(fluxing), 솔더링(soldering) 그리고 세정(cleaning) 공정을 포함하기 때문에, 패키지 제조 공정 시간이 길어져 생산성을 떨어뜨린다.
솔더 디핑 공정으로 듀얼 다이 패키지의 외부 리드의 디멘존(dimension)이 변하기 때문에, 그로 인한 테스트 소켓의 디자인 변경, 모듈 기판의 랜드 패턴 디자인 변경을 필요로 한다. 즉, 솔더 코팅층이 형성전의 듀얼 다이 패키지의 외부 리드는 통상적인 반도체 패키지의 외부 리드와 디멘존이 동일하여 종래의 테스트 소켓, 모듈 기판을 그대로 사용할 수 있지만, 솔더 디핑에 의해 솔더 코팅층이 듀얼 다이 패키지의 외부 리드에 형성될 경우는 외부 리드의 디멘존이 변하기 때문에, 기존의 테스트 소켓과 모듈 기판을 그대로 사용할 수가 없기 때문이다.
듀얼 다이 패키지의 외부 리드의 절곡된 모서리 부분에 솔더 코팅층이 상대적으로 많은 양이 분포하기 때문에, 듀얼 다이 패키지에 대한 테스트 공정 진행시테스터의 테스트 단자가 외부 리드에 기계적으로 접촉하는 과정에서 솔더 코팅층에 의해 오염될 수 있다.
그리고 듀얼 다이 패키지를 모듈 기판에 솔더링 할 때, 이웃하는 외부 리드들의 솔더 코팅층이 흘러 솔더 브리지(solder bridge)를 형성하여 전기적 쇼트의 원인을 제공하기도 한다.
따라서, 본 발명의 목적은 솔더 디핑 공정을 사용하지 않고 제 1 및 제 2 리드 프레임을 접합하면서 양호한 접합 신뢰성을 확보할 수 있는 듀얼 다이 패키지 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 듀얼 다이 패키지의 외부 리드의 디맨존을 그대로 유지할 수 있는 듀얼 다이 패키지 제조 방법을 제공하는 데 있다.
도 1은 종래기술에 따른 듀얼 다이 패키지를 보여주는 단면도이다.
도 2는 도 1의 제 1 리드 프레임과 제 2 리드 프레임이 접합된 "A" 부분의 확대도로서, 전자 주사 현미경(SEM)으로 촬영한 사진이다.
도 3은 본 발명의 제 1 실시예에 따른 본딩 와이어를 이용한 리드 프레임 접합 방법으로 제조된 듀얼 다이 패키지를 보여주는 단면도이다.
도 4 내지 도 7은 도 3의 듀얼 다이 패키지를 제조하는 단계를 보여주는 도면들로서,
도 4는 제 1 리드 프레임을 보여주는 사시도이다.
도 5는 제 2 리드 프레임을 보여주는 사시도이다.
도 6은 제 1 리드 프레임에 제 1 칩을 실장한 다음 제 1 리드 프레임의 제 1 사이드 레일을 따라서 불연속적으로 와이어 본딩하는 단계를 보여주는 사시도이다.
도 7은 제 1 리드 프레임과 제 2 리드 프레임이 성형 공정에서 서로 접합되는 단계를 보여주는 단면도이다.
도 8은 도 7의 "B" 부분의 확대도이다.
도 9는 제 1 리드 프레임과 제 2 리드 프레임의 접합된 부분을 보여주는 단면도이고,
도 10은 도 9의 "C" 부분의 확대도로서, 전자 주사 현미경(SEM)으로 촬영한 사진이다.
도 11은 본 발명의 제 2 실시예에 따른 듀얼 다이 패키지의 제조 방법에 있어서, 제 1 리드 프레임의 제 1 사이드 레일을 따라서 소정의 간격을 두고 금 범프들을 형성하는 단계를 보여주는 사시도이다.
도 12는 본 발명의 제 3 실시예에 따른 듀얼 다이 패키지의 제조 방법에 있어서, 제 1 리드 프레임의 제 1 사이드 레일을 따라서 불연적으로 금 바를 형성하는 단계를 보여주는 사시도이다.
* 도면의 주요 부분에 대한 설명 *
110, 210, 310 : 제 1 칩 120, 220, 320 : 제 1 리드 프레임
121 : 제 1 리드 122, 222, 322 : 제 1 사이드 레일
123 : 제 1 접속부 125 : 제 1 연결부
126, 146 : 접착 테이프 128, 148 : 도금층
130 : 제 2 칩 140 : 제 2 리드 프레임
141 : 제 2 리드 142 : 제 2 사이드 레일
143 : 제 2 접속부 144 : 제 2 댐바
145 : 제 2 연결부 150 : 성형 금형
162 : 제 1 본딩 와이어 164 : 제 2 본딩 와이어
166 : 접합용 본딩 와이어 170 : 접합층
180 : 패키지 몸체 190 : 주석 코팅층
200 : 듀얼 다이 패키지 266 : 금 범프
366 : 금 바
상기 목적을 달성하기 위하여, 제 1 리드 프레임과 제 2 리드 프레임의 접합될 면의 적어도 일면에 접합 부재를 형성하는 단계와, 성형 공정에서 성형 금형이 제 1 리드 프레임과 제 2 리드 프레임을 클램핑 할 때 제 2 리드 프레임과 제 2 리드 프레임의 접합될 면에 작용하는 소정의 열과 압력으로 접합 부재의 계면 확산을 증가시켜 금속 접합을 구현하는 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법을 제공한다.
본 발명에 따른 듀얼 다이 패키지의 제조 방법에 있어서, 제 1 리드 프레임과 제 2 리드 프레임이 접합되는 면에는 접합 부재와 양호한 접합성을 갖는 도금층이 형성된다. 도금층으로는 성형 온도에서 내산화성이 있으며, 금속 간 확산력이 우수한 은 또는 솔더 소재를 사용하는 것이 바람직하다.
본 발명에 따른 듀얼 다이 패키지의 제조 방법에 있어서, 접합 부재를 형성하는 단계는 제 1 리드 프레임과 제 2 리드 프레임이 겹치는 제 1 사이드 프레임과 제 2 댐바를 따라서 형성하는 단계를 포함한다. 그리고 도금층은 제 1 사이드 프레임 및 제 2 댐바 위에 형성된다.
본 발명의 바람직한 실시예에 따르면, 접합 부재로는 성형 온도에서 도금층과 확산에 의한 반응성이 좋은 특성을 갖는 금 또는 솔더 소재를 사용하는 것이 바람직한다. 예컨대, 금 소재의 본딩 와이어(Au bonding wire), 금 범프(Au bump), 금 바(Au bar), 솔더 범프(solder), 솔더 바(solder bar)를 사용하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 접합 부재를 이용한 리드 프레임 접합 방법으로 제조된 듀얼 다이 패키지(200)를 보여주는 단면도이다. 도 3을 참조하면, 본 발명에 따른 듀얼 다이 패키지(200)는 집적회로가 형성된 활성면의 중앙부에 전극 패드(112, 132)가 배치되도록 형성된 2개의 반도체 칩(110, 130)을 내재한다. 상부에 위치한 제 2 칩(130)은 제 2 리드(141)의 상향 절곡된 부분의 하부에 실장되고, 하부에 위치한 제 1 칩(110)은 제 1 리드(121)의 하향 절곡된 부분의 하부에 부착된다. 각각의 반도체 칩(110, 130)은 리드(121, 141)에 접착 테이프(126,146)로 부착된다. 이때, 제 2 칩(130)은 상부의 이격된 제 2 리드(141)들의 사이에 제 2 전극 패드(132)가 위치하도록 상부의 제 2 리드(141) 하부에 부착되며, 제 1 칩(110) 역시 제 1 리드(121)들의 사이에 제 1 전극 패드(112)가 위치하도록 하부의 제 1 리드(121)에 부착된다. 따라서, 제 1 및 제 2 칩(110, 130)은 제 1 리드(121)와 제 2 리드(141)의 사이에 위치한다. 제 1 리드(121)는 제 1 칩(110)의 활성면에 위치하는 제 1 접속부(123)와, 제 1 접속부(123)와 일체로 형성되어 제 1 반도체 칩(110)의 배면쪽으로 단차지게 형성되는 제 1 연결부(125)로 구성되며, 제 2 리드(141) 또한 제 2 접속부(143)와, 제 2 연결부(145)로 구성된다.
제 1 및 제 2 칩의 전극 패드(112, 132)와 그 활성면에 부착된 제 1 접속부(123) 및 제 2 접속부(143)에 본딩 와이어(162, 164)로 본딩되어 전기적으로 연결된다. 그리고, 이러한 전기적 연결 부분은 제 1 칩(110) 및 제 2 칩(130)이 실장된 부분을 봉합하는 패키지 몸체(180)에 의해 외부환경으로부터 보호된다.
이때, 제 1 연결부(125)와 제 2 연결부(145)는 서로 접합되어 전기적으로 연결되며, 패키지 몸체(180)의 외부로 돌출된 리드들 중에서 제 1 리드(121)보다 상대적으로 길게 형성된 제 2 리드(141)가 실장에 적합한 형태를 가지며 하나의 공통 접속단자로서의 역할을 수행하게 된다. 즉, 패키지 몸체(180) 밖으로 돌출된 제 2 리드(141)의 제 2 연결부(145)와 일체로 형성된 외부 리드(147)는 실장 형태에 맞게 절곡된다. 예컨대, 본 발명의 실시예에 따른 외부 리드(147)는 걸 윙 타입(gull wing type)으로 절곡되어 있다. 그리고 외부 리드(147)의 표면은 주석(Sn)으로 도금된다. 도면부호 190은 주석으로 도금된 주석 코팅층을 나타낸다.
특히 본 발명의 실시예에 있어서, 제 1 연결부(125)와 제 2 연결부(145)의 접합 방법으로, 제 1 및 제 2 연결부(125, 145)에 솔더(solder) 또는 은(Ag)과 같은 도금층(도 8의 128, 148)을 형성한 이후에, 제 1 또는 제 2 연결부(125, 145)에 접합 부재를 형성한 다음, 서로 대응되는 제 1 연결부(125)와 제 2 연결부(145)를 정렬시킨 상태에서 소정의 열과 압력을 가하여 압착하는 방법이 사용된다. 접합 부재로는 약 180℃의 고온에서 도금층과 확산력이 우수한 금(Au) 소재 또는 솔더(solder) 소재 예컨대, 금 소재의 본딩 와이어(Au bonding wire), 금 범프(Au bump), 금 바(Au bar), 솔더 범프(solder), 솔더 바(solder bar)를 사용하는 것이 바람직하다. 본 발명의 제 1 실시예에서는 접합 부재로서 금 소재의 본딩 와이어를 사용하였고, 도면부호 170은 금 소재의 본딩 와이어가 열 압착되어 형성된 접합층을 나타낸다.
그리고 본딩 와이어를 이용하여 제 1 및 제 2 리드 프레임의 제 1 및 제 2 연결부(128, 148)가 접합된 상태는, 도 8 및 도 9에 도시된 바와 같이, 제 1 및 제 2 연결부(128, 148) 사이의 양호한 접합이 이루어짐을 알 수 있다. 상세한 설명은 후술하겠다.
도 4 내지 도 8은 도 3의 금 소재의 본딩 와이어를 이용한 리드 프레임 접합 방법으로 듀얼 다이 패키지를 제조하는 단계를 보여주는 도면들이다. 도 4 내지 도 8을 참조하여 본 발명에 따른 제조 방법의 한가지 실시예에 대하여 설명하겠다. 한편 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
본 실시예의 제조 공정은 제 1 및 제 2 리드 프레임이 제공되는 단계로부터 출발한다.
제 1 리드 프레임(120)은, 도 4에 도시된 바와 같이, 제 1 칩의 활성면의 중심부분을 따라서 형성된 제 1 전극 패드의 양쪽에 부착되는 제 1 리드(121)들을 갖는 리드 온 칩용 리드 프레임으로서, 제 1 리드(121)는 제 1 칩의 활성면에 위치하는 제 1 접속부(123)와, 제 1 접속부(123)와 일체로 형성되어 제 1 칩의 배면쪽으로 단차지게 형성되는 제 1 연결부(125)를 포함하며, 제 1 연결부(125)의 말단은 제 1 사이드 레일(122)에 연결되어 있다. 여기서 제 1 연결부(125)의 말단이 연결되는 제 1 사이드 레일(122)은 성형 공정시 댐바의 역할도 담당한다. 제 1 칩을 제 1 접속부(123)에 부착할 수 있도록 제 1 접속부(123)의 양단에서 제 1 접속부(123)를 가로지르는 방향으로 접착 테이프(126)가 부착되어 있다. 그리고 제 1 연결부(125)를 포함한 제 1 연결부(125)가 연결된 제 1 사이드 레일(122) 쪽에는 도금층(128)이 형성되는데, 성형 공정의 온도에서 예컨대, 180℃ 근처의 온도에서 내산화성이 있고, 금속 간 확산력이 우수한 금속 예컨대, 솔더(solder) 또는 은(Ag) 소재를 사용하는 것이 바람직하다.
제 2 리드 프레임(140)은, 도 5에 도시된 바와 같이, 통상적인 리드 온 칩 용 리드 프레임으로서 제 2 연결부(145) 외측에 외부 리드(147)가 형성된 것을 제외하면 제 1 리드 프레임(120)과 동일한 구조를 갖는다. 즉, 제 2 연결부(145) 외측에 외부 리드(147)가 형성되고, 제 2 연결부(145)와 외부 리드(147) 사이를 수직으로 가로지르는 방향으로 제 2 댐바(146)가 형성되고, 제 2 댐바(146)의 양단과외부 리드(147)의 끝단은 제 2 사이트 레일(144)에 연결되어 있다. 물론 적층시 제 1 리드 프레임과 제 2 리드 프레임(140)이 겹쳐지는 부분, 즉 제 2 연결부(145) 및 제 2 댐바(144) 부분에 도금층(148)이 형성되며, 제 1 리드 프레임에 형성된 도금층과 동일 소재의 도금층이 형성된다.
다음으로 제 1 리드 프레임에는 제 1 칩을, 제 2 리드 프레임에는 제 2 칩을 부착하는 칩 부착 공정과, 제 1 리드 프레임과 제 1 칩을 제 1 본딩 와이어로 전기적으로 연결하는 공정과, 제 2 리드 프레임과 제 2 칩을 제 2 본딩 와이어로 전기적으로 연결하는 공정이 각기 진행된다.
다음으로 접합용 본딩 와이어를 도금층에 본딩하는 단계가 진행된다. 즉, 도 6에 도시된 바와 같이, 제 1 연결부(125)가 연결된 제 1 사이드 레일(122) 부분을 따라서 불연적으로 접합용 본딩 와이어(166)가 통상적인 와이어 본딩 방법으로 불연속적으로 본딩된다. 본 발명의 제 1 실시예에서는 와이어 본딩 방법으로 볼 본딩법(ball bonding method)이 개시되어 있지만, 스티치 본딩법(stitch bonding method)을 사용할 수도 있다.
접합용 본딩 와이어(166)로는 금 소재의 본딩 와이어가 사용된다. 금 소재의 본딩 와이어는 성형 공정의 고온에서도 표면에 산화막을 형성하지 않으며, 도금층(128)과 확산에 의한 반응성이 좋은 특성을 갖는다.
한편 본 발명의 실시예에서는, 접합용 본딩 와이어(166)가 제 1 리드 프레임(120)에 본딩된 예를 개시하였지만, 제 2 리드 프레임에만 접합용 본딩 와이어를 본딩하거나, 제 1 및 제 2 리드 프레임 모두에 접합용 본딩 와이어를 본딩할수도 있다. 단지, 제 1 및 제 2 리드 프레임의 접합에 필요한 접합용 본딩 와이어의 양은 유지해야 하기 때문에, 제 1 및 제 2 리드 프레임의 적어도 한쪽에 접합용 본딩 와이어를 형성하되, 본딩되는 본딩 와이어의 양은 거의 동일한 양을 사용하는 것이 바람직하다. 도시하지는 않았지만, 제 2 리드 프레임에 접합용 본딩 와이어의 본딩은, 제 1 리드 프레임과 겹치는 부분 즉, 제 2 연결부와 외부 리드를 수직으로 가로지르는 제 2 댐바를 따라서 본딩한다.
그리고 본 발명의 실시예에서는 제 1 사이드 레일(122)을 따라서 접합용 본딩 와이어(166)를 본딩하였지만, 제 1 연결부(125)의 일단에서 제 1 사이드 레일(122) 방향으로 접합용 본딩 와이어를 본딩하여 형성하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.
다음으로 제 1 및 제 2 리드 프레임을 접합하는 단계가 패키지 몸체를 형성하는 성형 단계에서 함께 진행된다. 즉, 도 7 및 도 8에 도시된 바와 같이, 하부 금형(152)의 캐버티(151)에 제 1 칩(110)의 배면과 제 2 칩(130)의 배면이 서로 접하도록 투입한 다음, 액상의 성형수지를 캐버티(151)로 투입하기 위해서 하부 금형(152)에 상부 금형(154)이 소정의 힘으로 클램핑 될 때 작용하는 열과 압력에 의해 접합용 본딩 와이어는 제 1 및 제 2 리드 프레임(120, 140)이 형성된 도금층(128, 148)과 금속 접합을 이루게 된다. 즉, 성형 공정에서 하부 금형(152)에 성부 금형(154)이 클램핑 될 때, 제 1 리드 프레임의 제 1 연결부(125)와 제 1 사이드 레일(122) 부분이 제 2 리드 프레임의 제 2 연결부(145)와 제 2 댐바(144) 부분이 175℃ 내지 185℃의 온도에서 70톤 내지 110톤의 압력으로 클램핑 되면, 접합용 본딩 와이어는 압착되어 퍼지면서 도금층(128, 148)과 금속 접합으로 금속간 화합물(inter metallic compound) 계면을 형성함으로써 제 1 및 제 2 리드 프레임(120, 140)은 접합된다. 도면부호 170은 접합용 본딩 와이어와 도금층(128, 148) 사이의 금속 접합에 의해 형성된 금속간 화합물 계면의 접합층을 가리킨다. 즉, 종래의 통상적인 성형 공정안에서 별도의 공정의 추가 없이 제 1 및 제 2 리드 프레임(120, 140)의 접합 공정을 동시에 진행할 수 있다. 물론 이후에 성형 금형(150)의 캐버티(151) 안으로 액상의 성형수지를 투입하여 패키지 몸체를 형성한다.
그리고 성형 공정 이후에 진행되는 듀얼 다이 패키지 제조 공정은 통상적인 패키지 제조 공정과 동일하게 진행되며, 도 3은 제조 공정이 완료된 듀얼 다이 패키지(200)를 도시하고 있다.
도 9 및 도 10은 본 발명의 제 1 실시예에 따른 제조 공정에 의해 제조된 듀얼 다이 패키지를 주사 전자 현미경(Scanning Electron Microscope; SEM)으로 촬영한 사진으로서, 도금층(128, 148)으로 솔더 도금층을 사용하고, 솔더 도금층 위에 와이어 본딩을 실시하여 제 1 및 제 2 리드 프레임 사이의 접합을 시도한 샘플(sample) 사진으로, 제 1 및 제 2 연결부(125, 145) 사이에 접합층(170)을 형성하여 양호한 접합이 이루어졌음을 보여준다.
본 발명의 실시예에서는 접합 소재로서 금 소재의 본딩 와이어를 와이어 본딩법으로 제 1 및 제 2 리드 프레임이 겹치는 부분의 적어도 일면에 형성하였지만, 접합 부재로서 금 범프(Au bump), 금 바(Au bar), 솔더 범프(solder), 솔더바(solder bar)를 형성하여 사용할 수도 있다.
즉, 본 발명의 제 2 실시예에 따르면, 도 11에 도시된 바와 같이, 금 범프(266)는 제 1 리드 프레임의 제 1 연결부(225)가 연결된 제 1 사이드 레일(222)을 따라서 소정의 간격을 두고 형성된다. 본 발명의 제 2 실시예에서는, 금 범프(266)를 제 1 리드 프레임(220)에 형성한 예를 개시하였지만, 제 2 리드 프레임에만 금 범프를 형성하거나, 제 1 및 제 2 리드 프레임 모두에 금 범프를 형성 수도 있다. 단지 제 1 및 제 2 리드 프레임에 모두 금 범프를 형성할 경우, 금 범프가 서로 겹치지 않도록 서로 어긋난 위치에 형성하는 것이 바람직하다. 그리고 금 범프를 형성하는 공정을 제외한 나머지 공정은 제 1 실시예에 따른 공정과 동일하게 진행된다.
금 범프를 형성하는 방법으로 솔더 범프를 형성하면 되기 때문에, 접합 부재로서 솔더 범프를 형성하는 예의 설명은 생략한다.
본 발명의 제 3 실시예에 따르면, 도 12에 도시된 바와 같이, 금 바(366)는 제 1 리드 프레임의 제 1 연결부(325)가 연결된 제 1 사이드 레일(322)을 따라서 불연속적으로 형성된다. 본 발명의 제 3 실시예에서는, 금 바(366)를 제 1 리드 프레임(320)에 형성한 예를 개시하였지만, 제 2 리드 프레임에만 금 바를 형성하거나, 제 1 및 제 2 리드 프레임 모두에 금 바를 형성 수도 있다. 단지 제 1 및 제 2 리드 프레임에 금 바를 형성할 경우, 서로 겹치지 않도록 서로 어긋난 위치에 형성하는 것이 바람직하다. 그리고 금 바를 형성하는 공정을 제외하고는 제 1 실시예에 따른 제조 공정과 동일하게 진행된다.
그리고 금 바를 형성하는 방법으로 솔더 바를 형성하면 되기 때문에, 접합 부재로서 솔더 바를 형성하는 예의 설명은 생략한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 제조 방법에 따르면, 제 1 리드 프레임과 제 2 리드 프레임이 겹치는 부분에 도금층을 형성하고, 그 위에 접합 부재를 형성한 다음, 통상적인 성형 공정에서 겹치는 부분을 열압착하여 도금층과 접합 부재 사이의 금속 접합을 유도함으로써, 종래의 솔더 디핑 공정을 사용하지 않더라도 제 1 리드 프레임과 제 2 리드 프레임의 겹치는 부분에서의 양호한 접합 신뢰성을 확보할 수 있다.
더불어 솔더 디핑 공정의 생략으로 듀얼 다이 패키지의 외부 리드의 디맨존을 그대로 유지할 수 있다.
그리고 본 발명에 따른 제 1 및 제 2 리드 프레임을 접합하는 공정은 별도의 공정 추가 없이, 성형 공정에서 성형 금형이 제 1 및 제 2 리드 프레임의 겹쳐지는 부분을 클램핑하는 과정에서 자연스럽게 진행할 수 있는 장점도 있다.
듀얼 다이 패키지의 외부 리드의 디맨존을 그대로 유지할 수 있는 듀얼 다이 패키지 제조 방법을 제공하는 데 있다.

Claims (11)

  1. 듀얼 다이 패키지 제조 방법으로,
    (a) 제 1 칩과, 상기 제 1 칩의 활성면에 부착되어 상기 제 1 칩과 전기적으로 연결되는 제 1 리드로, 상기 제 1 칩 외곽에 위치하는 부분이 상기 제 1 칩의 배면에 대응되게 단차지게 형성된 제 1 리드와, 제 1 리드의 끝단을 연결하는 제 1 사이드 프레임을 포함하는 제 1 리드 프레임과,
    상기 제 2 칩과, 상기 제 2 칩의 활성면에 부착되어 상기 제 2 칩과 전기적으로 연결되는 제 2 리드로, 상기 제 2칩의 외곽에 위치하는 부분이 상기 제 2 칩의 배면에 대응되게 단차지게 형성된 제 2 리드와, 상기 제 2 리드를 수직으로 가로질러 연결하며 상기 제 1 사이드 프레임의 위치에 대응되는 위치에 형성된 제 2 댐바를 포함하는 제 2 리드 프레임을 준비하는 단계와;
    (b) 제 1 칩과 제 2 칩의 배면끼리 서로 접하도록 배치할 때 상기 제 1 및 제 2 리드 프레임이 겹치는 면의 적어도 일면에 접합 부재를 형성하는 단계와;
    (c) 제 1 칩과 제 2 칩의 배면끼리 서로 접하도록 제 1 및 제 2 리드 프레임을 겹치게 성형 금형에 투입하여 패키지 몸체를 형성하는 성형 단계;를 포함하며,
    상기 (c) 단계에서 상기 성형 금형이 상기 제 1 리드 프레임과 상기 제 2 리드 프레임을 클램핑 할 때 작용하는 열과 압력에 의해 상기 접합 부재는 상기 제 2 리드 프레임과 제 2 리드 프레임의 겹치는 면에서 금속 접합을 이루어 전기적으로 접합되는 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  2. 제 1항에 있어서, 상기 제 1 리드 프레임과 제 2 리드 프레임의 겹치는 제 1 사이드 프레임과 제 2 댐바를 포함하는 부분은 상기 접합 부재와 양호한 접합성을 갖는 도금층이 형성된 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  3. 제 2항에 있어서, 상기 도금층은 은 또는 솔더 도금층인 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  4. 제 3항에 있어서, 상기 (b) 단계의 상기 접합 부재는 상기 제 1 리드 프레임과 상기 제 2 리드 프레임이 겹치는 상기 제 1 사이드 프레임과 제 2 댐바의 적어도 한쪽 면을 따라서 형성되는 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  5. 제 4항에 있어서, 상기 접합 부재는 상기 (c) 단계의 성형 온도에서 상기 도금층과 확산에 의한 금속 접합을 이루는 금(Au) 또는 솔더(solder) 소재인 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  6. 제 5항에 있어서, 상기 접합 부재는 상기 제 1 리드 프레임과 상기 제 2 리드 프레임이 겹치는 상기 제 1 사이드 프레임과 제 2 댐바의 적어도 한쪽 면을 따라서 불연속적으로 와이어 본딩된 금(Au) 소재의 본딩 와이어인 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  7. 제 5항에 있어서, 상기 접합 부재는 상기 제 1 리드 프레임과 상기 제 2 리드 프레임이 겹치는 상기 제 1 사이드 프레임과 제 2 댐바의 적어도 한쪽 면을 따라서 소정의 간격을 두고 형성된 금 범프(Au bump)인 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  8. 제 5항에 있어서, 상기 접합 부재는 상기 제 1 리드 프레임과 상기 제 2 리드 프레임이 겹치는 상기 제 1 사이드 프레임과 제 2 댐바의 적어도 한쪽 면을 따라서 소정의 간격을 두고 형성된 솔더 범프(solder bump)인 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  9. 제 5항에 있어서, 상기 접합 부재는 상기 제 1 리드 프레임과 상기 제 2 리드 프레임이 겹치는 상기 제 1 사이드 프레임과 제 2 댐바의 적어도 한쪽 면을 따라서 불연속적으로 형성된 금 막대(Au bar)인 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  10. 제 5항에 있어서, 상기 접합 부재는 상기 제 1 리드 프레임과 상기 제 2 리드 프레임이 겹치는 상기 제 1 사이드 프레임과 제 2 댐바의 적어도 한쪽 면을 따라서 불연속적으로 형성된 솔더 막대(solder bar)인 것을 특징으로 하는 듀얼 다이 패키지의 제조 방법.
  11. 제 7항 내지 제 10항의 어느 한 항에 있어서, 상기 접합 부재는 제 1 리드 프레임과 제 2 리드 프레임의 겹치는 제 1 사이드 프레임과 제 2 댐바에 모두 형성되며, 서로 어긋난 위치에 형성되는 것을 특징으로 하는 듀얼 다이듀얼 다이의 제조 방법.
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US10/382,591 US7148080B2 (en) 2002-07-19 2003-03-07 Method for joining lead frames in a package assembly, method for forming a chip stack package, and a chip stack package
JP2003271610A JP2004056138A (ja) 2002-07-19 2003-07-07 パッケージ組立体においてリードフレームを接合する方法、チップ積層パッケージの製造方法及びチップ積層パッケージ

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825780B1 (ko) * 2006-09-29 2008-04-29 삼성전자주식회사 레이저 솔더링을 이용한 리드프레임형 적층패키지의 제조방법

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20041525A (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
US20070130759A1 (en) * 2005-06-15 2007-06-14 Gem Services, Inc. Semiconductor device package leadframe formed from multiple metal layers
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
JP2007142050A (ja) * 2005-11-16 2007-06-07 Mitsui High Tec Inc 積層リードフレームの製造方法及び積層リードフレーム
WO2007055209A1 (ja) * 2005-11-11 2007-05-18 Mitsui High-Tec, Inc. 積層リードフレームの製造方法及び積層リードフレーム
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US7868440B2 (en) 2006-08-25 2011-01-11 Micron Technology, Inc. Packaged microdevices and methods for manufacturing packaged microdevices
US7701042B2 (en) * 2006-09-18 2010-04-20 Stats Chippac Ltd. Integrated circuit package system for chip on lead
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
US9082607B1 (en) * 2006-12-14 2015-07-14 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) * 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US20090091009A1 (en) * 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
US8063470B1 (en) * 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US8569877B2 (en) * 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
US8575742B1 (en) * 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US9449900B2 (en) 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US8080867B2 (en) * 2009-10-29 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US8878215B2 (en) * 2011-06-22 2014-11-04 Lg Innotek Co., Ltd. Light emitting device module
JP5857755B2 (ja) * 2012-01-24 2016-02-10 トヨタ自動車株式会社 半導体装置の製造方法
US8946880B2 (en) * 2012-03-23 2015-02-03 Texas Instruments Incorporated Packaged semiconductor device having multilevel leadframes configured as modules
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9006034B1 (en) 2012-06-11 2015-04-14 Utac Thai Limited Post-mold for semiconductor package having exposed traces
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US10269686B1 (en) 2015-05-27 2019-04-23 UTAC Headquarters PTE, LTD. Method of improving adhesion between molding compounds and an apparatus thereof
US9922843B1 (en) 2015-11-10 2018-03-20 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
JP6577373B2 (ja) * 2016-01-18 2019-09-18 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
JP7164804B2 (ja) 2018-06-25 2022-11-02 日亜化学工業株式会社 パッケージ、発光装置およびそれらの製造方法
US11538739B2 (en) 2020-04-21 2022-12-27 Toyota Motor Engineering & Manufacturing North America, Inc. Compact low inductance chip-on-chip power card

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142203A (en) * 1976-12-20 1979-02-27 Avx Corporation Method of assembling a hermetically sealed semiconductor unit
KR920702024A (ko) * 1990-03-15 1992-08-12 세끼사와 요시 다수의 칩을 갖는 반도체 장치
JPH0917573A (ja) * 1995-06-28 1997-01-17 Nec Kansai Ltd 電界発光灯の製造方法
US5770479A (en) * 1996-01-11 1998-06-23 Micron Technology, Inc. Bonding support for leads-over-chip process
KR100204753B1 (ko) 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
US6072228A (en) * 1996-10-25 2000-06-06 Micron Technology, Inc. Multi-part lead frame with dissimilar materials and method of manufacturing
KR100285664B1 (ko) 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
KR20010008815A (ko) 1999-07-05 2001-02-05 윤종용 반도체 패키지 및 그 제조 방법
SG102591A1 (en) * 2000-09-01 2004-03-26 Micron Technology Inc Dual loc semiconductor assembly employing floating lead finger structure
KR100445073B1 (ko) * 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825780B1 (ko) * 2006-09-29 2008-04-29 삼성전자주식회사 레이저 솔더링을 이용한 리드프레임형 적층패키지의 제조방법

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Publication number Publication date
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