KR20030094505A - 박막 반도체 장치의 제조 방법과 그 레지스트 패턴 형성방법 - Google Patents
박막 반도체 장치의 제조 방법과 그 레지스트 패턴 형성방법 Download PDFInfo
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Abstract
제조 공정을 간단하게 하면서 다수의 얼라인먼트 마스크를 사용하지 않고 위치 맞춤 정밀도를 향상할 수 있는 박막 반도체 장치의 제조 방법이 제공된다. 얼라인먼트 패턴은 포토마스크로서 하프톤 노광 영역을 갖는 하프톤 마스크를 사용하여 생성된 다수의 패턴 각각에 대응하는 상이한 막두께를 각각 갖는 다수의 영역을 구비하는 레지스트층을 사용하고 개구 패턴이 되도록 광 투과부를 형성하고 하부 실리콘층을 에칭함으로써 형성된다. 하부 실리콘층을 노광시키고 전체 레지스트층으로 이온을 주입함으로써, 메인 패턴부만이 이온으로 도핑된다.
Description
발명의 배경
발명의 분야
본 발명은, 박막 반도체 장치의 제조 방법 및 박막 반도체 장치의 제조에 필요한 레지스트 패턴 형성 방법에 관한 것으로, 특히 박막 반도체 장치의 제조 공정의 간략화를 실현함과 함께 박막 반도체 장치의 제조 공정동안 얼라인먼트 정밀도를 향상시킬 수 있는 박막 반도체 장치의 제조 방법 및 박막 반도체 장치의 제조에 필요한 레지스트 패턴 형성 방법에 관한 것이다.
본 발명은 일본 특허 출원 2002-163083호를 우선권으로 주장한다.
관련 기술의 설명
종래, 이런 종류의 박막 반도체 장치의 제조 방법 및 박막 반도체 장치의 제조에 필요한 레지스트 패턴 형성 방법에서는, 포토 레지스트(이하, 레지스트로 칭함) 제거 후의 기판에 패턴이 남지 않는 이온 도핑 공정과 후속 공정 사이에 얼라인먼트 공정은 불가능하다. 따라서, 이 경우, 다른 공정에서 형성한 얼라인먼트 패턴이 후속 공정에서 공통으로 사용된다.
예를 들면, 도 6의 A에 도시된 바와 같이, 레지스트층(14)의 표면에, 차광 영역(121), 광의 투과 영역으로 기능하는 얼라인먼트 패턴 영역(122), 및 이온 도핑 영역(123)을 형성하는데 노광용 마스크(120)를 이용하는 경우를 가정하자.
여기서, 도 6의 A에 도시된 바와 같이, 투명한 절연 유리 기판(11)의 표면 상에, 예를 들면, 하부의 (하부 피복된) 보호막(underlying (undercoated) protecting film; 12)으로서 이산화실리콘(silicon dioxide)으로 이루어진 절연막이 형성된다. 하부 보호막(12)의 표면에는, 비정질 실리콘(이하, 간단히 "a-Si"로 칭함)으로 이루어진 하부 실리콘층(13)이 형성된다. 하부 실리콘층(13) 상에는 레지스트층(14)이 피복된다.
이 상태에서 노광하여 현상 처리한 결과, 도 6의 B에 도시된 바와 같이, 차광 영역(121) 이외의 얼라인먼트 패턴 영역(122)과 이온 도핑 영역(123)에서 노광한 부분에서는, 레지스트층(14)이 제거되고, 레지스트층(14(0))이 생성된다. 즉, 레지스트층(14(0))에는, 하부 실리콘층(13)에 도달하는 공간을 형성하며 도 6의 A에 도시된 얼라인먼트 패턴 영역(122)에 대응하는 얼라인먼트 패턴부(2)와, 하부 실리콘층(13)에 도달하는 공간을 형성하며 도 6의 A에 도시된 이온 도핑 영역(123)에 대응하는 이온 도핑부(3), 및 차광 영역에 대응하는 차광 패턴부(1)가 형성된다.
이 상태의 레지스트층(14(0))을 마스크로 하여 이온 도핑이 실행되는 경우에는, 이온 도핑부(3)뿐만 아니라, 얼라인먼트 패턴부(2) 아래에 형성된 하부 실리콘층(13)이 이온으로 동시에 도핑되기 때문에, 얼라인먼트 패턴부(2)의 노출된 부분도 이온 도핑부(3)와 동일 재질로 된다. 따라서, 후속하는 공정을 위해 레지스트층(14)이 제거되는 경우, 얼라인먼트 패턴부(2)와 이온 도핑부(3) 사이의 광학적인 식별이 불가능하게 되어, 얼라인먼트 마크의 식별을 할 수 없다.
따라서, 도 6의 C에 도시된 바와 같이, 복수 패턴을 갖는 레지스트층(14(0))을 마스크로 하지 않고, 별도로 준비한 얼라인먼트 패턴 영역(222)만을 갖는 에칭용 마스크(220)를 이용한 에칭 처리를 행할 필요가 있다. 이와 같이 하여, 하부 실리콘층(13)에는, 에칭 공정에 의해 얼라인먼트 패턴(4)이 형성된다. 이 결과, 도 6의 D에 도시된 바와 같이, 얼라인먼트 패턴(4)이 다른 영역과 식별될 수 있기 때문에, 후속 공정에서는, 레지스트층(14(0))을 마스크로 하여, 위치 맞춤에 이 얼라인먼트 패턴(4)을 이용할 수 있다.
또한, 최초에 이온 도핑을 행하는 다른 공정에서는, 얼라인먼트 마크 형성만을 위해 마스크를 준비하고, 이 마스크에 의해 포토 레지스트층을 형성하는 공정을 추가하여, 도 6의 D와 동일한 상태를 형성할 수 있다. 즉, 얼라인먼트 마크를 작성한 후에, 공정은 이온 도핑 공정으로 이행하기 때문에, 포토 레지스트층은 두 공정에서 개별적으로 형성되어야만 한다.
상술한 종래의 박막 반도체 장치의 제조 방법 및 그 레지스트 패턴 형성 방법에서는, 최초에 이온 도핑과 같은 공정이 수행되어야 하는 경우, 에칭용 마스크를 준비하여 얼라인먼트 마크를 생성하거나 또는 후속하는 공정에서 얼라인먼트 마크에 위치를 맞추기 위한 마스크를 준비하고 주요 처리를 실행하는 여분의 공정이 필요할 뿐만 아니라, 후속하는 공정과의 얼라인먼트가 간접적인 얼라인먼트로 되기 때문에 위치 맞춤 정밀도가 나빠진다는 문제점이 있다.
상기의 관점에서, 본 발명의 목적은, 제조 공정의 간략화를 달성하고 다수의 얼라인먼트 마스크를 사용하지 않으면서 제조 공정동안 얼라인먼트 정밀도를 향상시킬 수 있는 박막 반도체 장치의 제조 방법 및 상기 박막 반도체 장치의 제조에 필요한 레지스트 패턴 형성 방법을 제공하는 것이다.
본 발명의 제 1의 양상에 따르면, 박막 반도체 장치 제조 방법이 제공되는데,
기판 표면 상에 하부 실리콘층을 형성하는 공정과;
상기 하부 실리콘층 상에, 하프톤 영역을 구비하는 포토마스크를 사용하여, 레지스트 패턴으로서 각각 상이한 막 두께를 가지며 서로 상이한 다수의 패턴 각각에 각각 대응하는 다수의 레지스트 영역을 형성하는 공정과;
하부층이 노광될 때, 상기 레지스트 패턴에서 최소의 막두께를 갖는 레지스트 영역을 제거하는 적어도 하나의 공정과;
상기 레지스트 패턴을 마스크로 사용하여 제 1의 개구 패턴을 에칭함으로써 상기 하부 실리콘층에 얼라인먼트 패턴을 형성하는 공정; 및
상기 최소의 막두께를 갖는 상기 레지스트 영역을 제거한 후의 레지스트 패턴을 마스크로 사용하여 상기 얼라인먼트 패턴 이외의 패턴을 형성하는 공정을 포함한다.
상기 제 1의 양상에 있어서, 상기 하부 실리콘층 상에 상기 얼라인먼트 패턴을 형성하는 공정 이외의 공정은, 마스크로서 상기 레지스트 패턴을 사용하여, 에칭 방법 이외의 방법을 사용하는 것에 의한 제조 공정을 포함하는 것이 바람직하다.
또한, 상기 하부 실리콘층 상에 얼라인먼트 패턴을 형성하는 공정 이외의 공정은 상기 레지스트 패턴을 마스크로 사용하는 이온 주입 공정을 포함하는 것이 바람직하다.
또한, 상기 하부 실리콘층 상에 얼라인먼트 패턴을 형성하는 공정 이외의 공정은 마스크로서 상기 레지스트 패턴을 사용하는 에칭 공정을 포함하는 것이 바람직하다.
또한, 상기 기판으로서 투명 절연 기판이 사용되는 것이 바람직하다.
또한, 상기 하부 실리콘층의 상기 표면 상에 형성되는 상기 레지스트 패턴으로서 얼라인먼트 패턴이 형성되어 개구 패턴이 되는 것이 바람직하다.
본 발명의 제 2의 양상에 따르면, 박막 반도체 장치 제조 방법이 제공되는데,
기판 표면 상에 하부 실리콘층을 형성하는 공정과;
상기 하부 실리콘층 상에, 하프톤 영역을 구비하는 포토마스크를 사용하여,레지스트 패턴으로서 각각 상이한 막 두께를 가지며 서로 상이한 다수의 패턴 각각에 각각 대응하는 다수의 레지스트 영역을 형성하는 공정과;
하부층이 노광될 때, 상기 레지스트 패턴에서 최소의 막두께를 갖는 레지스트 영역을 애싱법에 의해 제거하는 적어도 하나의 공정과;
상기 레지스트 패턴을 마스크로 사용하여 제 1의 개구 패턴을 에칭함으로써 상기 하부 실리콘층에 얼라인먼트 패턴을 형성하는 공정; 및
상기 애싱법을 수행한 후의 레지스트 패턴을 마스크로 사용하여 상기 얼라인먼트 패턴 이외의 패턴을 형성하는 공정을 포함한다.
상기 제 2의 양상에 있어서, 상기 하부 실리콘층 상에 상기 얼라인먼트 패턴을 형성하는 공정 이외의 공정은, 마스크로서 상기 레지스트 패턴을 사용하여, 에칭 방법 이외의 방법을 사용하는 것에 의한 제조 공정을 포함하는 것이 바람직하다.
또한, 상기 하부 실리콘층 상에 얼라인먼트 패턴을 형성하는 공정 이외의 공정은 상기 레지스트 패턴을 마스크로 사용하는 이온 주입 공정을 포함하는 것이 바람직하다.
또한, 상기 하부 실리콘층 상에 얼라인먼트 패턴을 형성하는 공정 이외의 공정은 마스크로서 상기 레지스트 패턴을 사용하는 에칭 공정을 포함하는 것이 바람직하다.
또한, 상기 기판으로서 투명 절연 기판이 사용되는 것이 바람직하다.
또한, 상기 하부 실리콘층의 상기 표면 상에 형성되는 상기 레지스트 패턴으로서 얼라인먼트 패턴이 형성되어 개구 패턴이 되는 것이 바람직하다.
본 발명의 제 3의 양상에 따르면, 기판 표면 상에 형성되는 하부 실리콘층의 표면 상에 레지스트 패턴을 형성하는 방법이 제공되는데,
포토레지스트를 피복하여 레지스트층을 형성하는 공정과;
상기 레지스트층 상에 패턴을 형성하는데 사용되는 포토마스크에, 얼라인먼트 패턴부, 상기 얼라인먼트 패턴부의 형성 이후의 후속 공정에서 사용되는 메인 패턴부, 광 투과 마스크 영역, 하프톤 노광 영역, 및 차광 영역을 형성하는 공정; 및
형성된 레지스트층에 상기 포토마스크를 사용하여 노광 동작을 수행하고 현상 동작을 수행하여 상이한 두께를 각각 가지며 적어도 한 영역에서 레지스트가 제거된 다수의 레지스트 영역을 생성하는 공정을 포함한다.
상기 제 3의 양상에 있어서, 상기 적어도 하나의 레지스트가 제거된 영역은 상기 광 투과 마스크 영역에 의해 생성되어 개구 패턴이 되는 것이 바람직하다.
본 발명의 상기 및 다른 목적, 이점, 및 특징은 첨부된 도면과 연계한 하기의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1의 A 내지 E는 본 발명의 제 1의 실시예에 따른 제조 공정을 설명하는 박막 반도체 장치의 단면도.
도 2의 A 내지 C는 본 발명의 제 1의 실시예에 따른 도 1의 C에 도시된 제조 공정을 상세하게 도시하는 도면.
도 3은 본 발명의 제 1의 실시예의 박막 반도체 장치의 평면도.
도 4는 본 발명의 제 1의 실시예에 따라 얼라인먼트 패턴과 아일랜드 영역용 패턴의 동시적 형성이 달성되는 공정을 도시하는 도면.
도 5는 본 발명의 제 2의 실시예에 따라 하부 실리콘층의 오염이 방지되는 공정의 일 예를 도시하는 도면.
도 6의 A 내지 D는 종래의 박막 반도체 장치의 제조 공정을 설명하는 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 차광 패턴부2 : 얼라인먼트 패턴부
3 : 이온 도핑부4 : 얼라인먼트 패턴
5 : 메인 패턴 영역6 : 아일랜드 영역
11 : 유리 기판12 : 하부 보호막
13 : 하부 실리콘층14 : 레지스트층
20 : 하프톤 마스크21 : 차광 마스크부
22 : 광 투과 마스크부23 : 반투과 마스크부(하프톤 마스크 부분)
30 : 기판32 : 트랜지스터 형성 영역
본 발명의 양호한 실시예가 첨부된 도면과 연계하여 상세하게 설명될 것이다.
제 1의 실시예
도 1의 A 내지 E는 본 발명의 제 1의 실시예에 따른 박막 반도체 장치의 제조 공정을 설명하는 단면도이다. 도 2의 A 내지 C는 제 1의 실시예에 따른 도 1의 C에 도시된 제조 공정을 상세하게 도시하는 도면이다. 도 3은 본 발명의 제 1의 실시예의 박막 반도체 장치의 기판의 평면도이다. 도 3에 도시된 바와 같이, 트랜지스터 형성 영역(32)의 한 코너가 얼라인먼트 패턴부(31) 사이에 놓이도록 얼라인먼트 패턴부(31)는 기판(30)의 상면 상에 놓여서 기판(30) 상면과의 위치 결정을 수행하게 된다.
도 1의 A에 도시된 박막 반도체 장치 제조 방법에 있어서, 예를 들면, 하부의 (하부가 피복된) 보호막(12)으로서 약 3000Å의 두께를 갖는 이산화실리콘으로 이루어진 절연막이 투명한 절연 유리 기판(11)의 표면 상에 형성된다. 그 다음, 도 1의 B에 도시된 바와 같이, 약 600Å의 두께를 갖는 a-Si로 이루어진 하부 실리콘층(13)이 LP-CVD(Low Pressure-Chemical Vapor Deposition; 저압 화학 기상 성장)법 또는 PE-CVD(Plasma Enhanced-CVD; 플라즈마 CVD)법에 의해 하부 보호막(12)의 표면에 형성된다. 하부 실리콘층(13)으로 기능하는 a-Si는, 하부 보호막(12)의 표면에 형성된 후, 1% 이하의 수소를 갖도록 탈수소 처리된다.
이제, 도 1의 C에 도시된 레지스트층(14a) 형성 방법이 도 2의 A 내지 C를 참조하여 설명될 것이다.
먼저, 도 2의 A에 도시된 바와 같이, 약 2㎛ 두께의 레지스트층(14)이 도 1의 B에 도시된 하부 실리콘층(13)의 상면에 피복된다. 그 다음, 도 2의 B에 도시된 바와 같이, 하프톤 마스크(20)를 사용하여 노광 처리가 수행된다. 즉, 하프톤 마스크(20)는 노광 처리가 수행된 후 레지스트층(14)의 원래 두께가 유지되는 차광 마스크부(21)와, 노광 처리가 수행된 후 레지스트층(14)이 남아 있지 않는 광 투과 마스크부(22), 및 레지스트층(14)의 소정의 두께가 남아 있는, 즉, 예를 들면, 노광 처리가 수행된 후 레지스트층(14)의 중간 두께가 남아 있는 반투과(이하, 하프톤) 마스크부(23)를 포함한다.
도 2의 B에 도시된 광 투과 마스크부(22)는 도 3에 도시된 얼라인먼트 패턴부(31)를 형성하기 위해 사용된다. 또한, 도 2의 B에 도시된 하프톤 마스크부(23)는 도 3에 도시된 트랜지스터 형성 영역(32)에 이온 도핑 동작을 수행하기 위해 사용된다.
노광 및 현성 처리가 완료된 후, 도 2의 C에 도시된 바와 같이, 레지스트층(14)의 원치 않는 부분이 노광되어 제거되기 때문에, 세 레벨의 막 두께를 갖는 레지스트층(14a)이 형성된다. 즉, 레지스트층(14a)은 레지스트층(14)의 원래의 두께가 유지되는 차광 패턴부(1a)와, 레지스트층(14)이 남아 있지 않는 광 투과 패턴부(2a), 및 레지스트층(14)의 소정의 두께가 남아 있는 하프톤 패턴부(3a)를 포함한다.
하프톤 노광 동작이 수행된 하프톤 패턴부(3a)에 남아 있는 레지스트층(14a)의 두께는, 사용되는 공정 조건에 따라 상이하지만, 드라이 에칭의 경우에 3000Å 이상이 바람직하고 웨트 에칭의 경우 1000Å 이상이 바람직하다.
도 1의 A 내지 E를 참조하여, 박막 반도체 장치 제조 방법을 더 설명한다. 도 1의 C에 도시된 박막 반도체 장치는 도 2의 A 내지 C를 참조하여 상기 상술된 공정에 의해 생성되는 도 2의 C에 도시된 반도체 장치와 동일한 단면 구성을 갖는다.
계속해서, 도 1의 D에 도시된 바와 같이, 레지스트층(14a)을 마스크로 사용하여 레지스트층(14a)의 광 투과 패턴부(2a)에서만 노광된 하부 실리콘층(13)에 대해 드라이 에칭 동작이 수행된다. 결과적으로, 하부 실리콘층(13)은 얼라인먼트 패턴(4)을 갖는 하부 실리콘층(13a)으로 형성된다.
계속해서, 도 1의 E에 도시된 바와 같이, 애싱 처리에 의해 레지스트층(14a)의 막 두께가 전체적으로 감소되어 하프톤 패턴부(3a)의 레지스트층(14a)이 제거된 메인 패턴 영역(5)의 하부 실리콘층(13a)의 노출된 부분에 대해, 예를 들면, N-채널 트랜지스터의 임계값을 제어하기 위해 사용되는 붕소 이온을 사용하여 이온 도핑 동작 또는 이온 주입 동작이 수행된다. 마지막으로, 레지스트(14b)를 제거하여, 후속하는 공정에서 사용될 얼라인먼트 마크(4)와 붕소가 선택적으로 주입된 메인 패턴 영역(5) 둘 다가 하나의 마스크 처리로 동시에 형성될 수 있다.
상기 설명에 있어서, 드라이 에칭과 N-채널 트랜지스터의 채널 영역의 형성이 설명되었다. 그러나, 드라이 에칭 대신 웨트 에칭이 사용될 수 있고 N-채널 트랜지스터 대신 P-채널 트랜지스터의 채널 영역으로 불순물을 선택적으로 주입할 수도 있다. 또한, 본 발명은 트랜지스터의 선택적인 불순물 주입 공정에 제한되는 것이 아니며 불순물의 주입을 필요로 하는 모든 소자의 선택적인 불순물 주입에 적용될 수 있다. 또한, 하프톤 마스크부가 하프톤 패턴부에 형성되고 도핑 공정뿐만 아니라 제 2의 에칭 공정에도 적용될 수 있다. 또한, 상기 실시예에 있어서, 하부 실리콘층 재료로서 a-Si가 사용되었지만, a-Si 대신 다결정 실리콘이 사용될 수도 있다.
다음에, 도 4를 참조하여 얼라인먼트 패턴과 아일랜드 영역용 패턴의 동시적인 형성에 대해 설명한다. 상기 실시예에 있어서, 본 발명은 하기의 공정에 필요한 얼라인먼트 패턴 형성 공정과 선택적인 불순물 주입 공정에 적용된다. 그러나, 본 발명은 얼라인먼트용 패턴과 아일랜드 영역(6)용 패턴의 동시적 형성을 가능하게 한다. 즉, 도 4에 도시된 바와 같이, 얼라인먼트 패턴(4)과 아일랜드 영역(6)용 패턴이 동시에 형성될 수 있고, 얼라인먼트 마크의 형성, 아일랜드 영역용 패턴의 형성, 및 도핑용 패턴의 형성을 포함하는 세 개의 공정이 단지 하나의 포토레지스트 피복 공정을 수행하는 것에 의해 달성될 수 있다.
제 2의 실시예
도 5는 제 2의 실시예에 따라 하부 실리콘층의 오염이 방지되는 공정의 일 예를 도시하는 도면이다.
도 5에 도시된 바와 같이, 약 1000Å 두께의 이산화실리콘으로 이루어진 산화막(15)이 LP-CVD 또는 PE-CVD를 사용하여 도 5 및 도 1의 B에 도시된 바와 같은 유리 기판(11) 상에 형성된 하부 실리콘층(13)의 표면 상에 형성된다. 하부 실리콘층(13)에 산화막(15)을 형성함으로써, 레지스트층(14a)에 의한 하부 실리콘층(13)의 오염은 방지될 수 있다.
본 발명은 상기 실시예에 제한되지 않으며 본 발명의 취지와 범위를 벗어나지 않으면서 변경 및 수정될 수 있을 것이다. 예를 들면, 상기 설명에 있어서, 레지스트층은 세 층이 되도록 형성된다. 그러나, 다층 구조가 되도록 포토마스크에하프톤 영역을 형성함으로써, 레지스트층은 4층 이상이 될 수 있다.
상기와 같은 구성에 의하면, 얼라인먼트 패턴은, 포토마스크로서, 하프톤 영역을 구비하는 하프톤 마스크를 사용하여 생성된 최소의 막두께를 갖는 레지스트층부를 사용하고 상기 레지스트층부에 에칭 공정을 수행함으로써 형성될 수 있다.
또한, 둘 이상의 포토레지스트 생성 공정이 단일화될 수 있기 때문에, 제조 공정의 단순화가 달성되며 다수의 포토레지스트의 위치 조정이 불필요하기 때문에, 위치 맞춤 정밀도가 더 향상될 수 있다.
Claims (14)
- 박막 반도체 장치의 제조 방법에 있어서,기판 표면 상에 하부 실리콘층을 형성하는 공정과;상기 하부 실리콘층 상에, 하프톤 영역을 구비하는 포토마스크를 사용하여, 레지스트 패턴으로서 각각 상이한 막 두께를 가지며 서로 상이한 다수의 패턴 각각에 각각 대응하는 다수의 레지스트 영역을 형성하는 공정과;하부층이 노광될 때, 상기 레지스트 패턴에서 최소의 막두께를 갖는 레지스트 영역을 제거하는 적어도 하나의 공정과;상기 레지스트 패턴을 마스크로 사용하여 제 1의 개구 패턴을 에칭함으로써 상기 하부 실리콘층에 얼라인먼트 패턴을 형성하는 공정; 및상기 최소의 막두께를 갖는 상기 레지스트 영역을 제거한 후의 레지스트 패턴을 마스크로 사용하여 상기 얼라인먼트 패턴 이외의 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 반도체의 장치의 제조 방법.
- 제 1항에 있어서,상기 하부 실리콘층 상에 상기 얼라인먼트 패턴을 형성하는 공정 이외의 공정은, 마스크로서 상기 레지스트 패턴을 사용하여, 에칭 방법 이외의 방법을 사용하는 것에 의한 제조 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 1항에 있어서,상기 하부 실리콘층 상에 얼라인먼트 패턴을 형성하는 공정 이외의 공정은 상기 레지스트 패턴을 마스크로 사용하는 이온 주입 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 1항에 있어서,상기 하부 실리콘층 상에 얼라인먼트 패턴을 형성하는 공정 이외의 공정은 마스크로서 상기 레지스트 패턴을 사용하는 에칭 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 기판으로서 투명 절연 기판이 사용되는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 하부 실리콘층의 상기 표면 상에 형성되는 상기 레지스트 패턴으로서 얼라인먼트 패턴이 형성되어 개구 패턴이 되는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 박막 반도체 장치의 제조 방법에 있어서,기판 표면 상에 하부 실리콘층을 형성하는 공정과;상기 하부 실리콘층 상에, 하프톤 영역을 구비하는 포토마스크를 사용하여, 레지스트 패턴으로서 각각 상이한 막 두께를 가지며 서로 상이한 다수의 패턴 각각에 각각 대응하는 다수의 레지스트 영역을 형성하는 공정과;하부층이 노광될 때, 상기 레지스트 패턴에서 최소의 막두께를 갖는 레지스트 영역을 애싱법에 의해 제거하는 적어도 하나의 공정과;상기 레지스트 패턴을 마스크로 사용하여 제 1의 개구 패턴을 에칭함으로써 상기 하부 실리콘층에 얼라인먼트 패턴을 형성하는 공정; 및상기 애싱법을 수행한 후의 레지스트 패턴을 마스크로 사용하여 상기 얼라인먼트 패턴 이외의 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 7항에 있어서,상기 하부 실리콘층 상에 상기 얼라인먼트 패턴을 형성하는 공정 이외의 공정은, 마스크로서 상기 레지스트 패턴을 사용하여, 에칭 방법 이외의 방법을 사용하는 것에 의한 제조 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 7항에 있어서,상기 하부 실리콘층 상에 얼라인먼트 패턴을 형성하는 공정 이외의 공정은 상기 레지스트 패턴을 마스크로 사용하는 이온 주입 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 7항에 있어서,상기 하부 실리콘층 상에 얼라인먼트 패턴을 형성하는 공정 이외의 공정은 마스크로서 상기 레지스트 패턴을 사용하는 에칭 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 7항에 있어서,상기 기판으로서 투명 절연 기판이 사용되는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 제 7항에 있어서,상기 하부 실리콘층의 상기 표면 상에 형성되는 상기 레지스트 패턴으로서 얼라인먼트 패턴이 형성되어 개구 패턴이 되는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
- 기판 표면 상에 형성되는 하부 실리콘층의 표면 상에 레지스트 패턴을 형성하는 방법에 있어서,포토레지스트를 피복하여 레지스트층을 형성하는 공정과;상기 레지스트층 상에 패턴을 형성하는데 사용되는 포토마스크에, 얼라인먼트 패턴부, 상기 얼라인먼트 패턴부의 형성 이후의 후속 공정에서 사용되는 메인 패턴부, 광 투과 마스크 영역, 하프톤 노광 영역, 및 차광 영역을 형성하는 공정; 및형성된 레지스트층에 상기 포토마스크를 사용하여 노광 동작을 수행하고 현상 동작을 수행하여 상이한 두께를 각각 가지며 적어도 한 영역에서 레지스트가 제거된 다수의 레지스트 영역을 생성하는 공정을 포함하는 것을 특징으로 하는 레지스트 패턴 형성 방법.
- 제 13항에 있어서,상기 적어도 하나의 레지스트가 제거된 영역은 상기 광 투과 마스크 영역에 의해 생성되어 개구 패턴이 되는 것을 특징으로 하는 레지스트 패턴 형성 방법.
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