KR20030059462A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 산화막과 제1질화막을 형성하는 단계; 상기 기판 표면이 노출되도록 상기 산화막과 제1질화막을 선택적으로 제거한 다음, 상기 제1질화막을 포함한 상기 기판 전면상에 제2질화막을 형성하는 단계; 상기 제2질화막을 상기 기판 표면 일부가 노출되도록 선택적으로 제거하여 스페이서를 형성한 다음, 상기 노출된 기판에 P웰 영역을 형성하는 단계; 및 상기 기판 전면상에 폴리실리콘층을 증착한 다음 선택적으로 제거하여 상기 기판 표면 일부를 노출시켜 N웰 영역을 형성하는 단계를 포함하며, 반도체 소자 특히 풀(FULL) CMOS 에스램(SRAM)의 웰을 형성하는데 있어서 N웰 및 P웰이 형성되는 부분에 질화막 스페이서를 형성한 BSG 및 식각공정으로 각각의 웰을 형성함으로써 마스크의 오버레이를 빈틈없이 제어할 수 있게되고 마스크 공정수를 감축할 수 있는 것이다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 트렌치 형성법이 적용되는 반도체 소자의 제조에서 마스크 공정수를 감축할 수 있는 반도체 소자의 제조방법에 관한 것이다.
종래 0.18㎛ 풀(FULL) CMOS SRAM을 제조하는데 있어서, ISO 마스크를 사용하여 ASML(248nm파장) 장비로 ISO(isolation;소자분리막)를 기판상에 패터닝하고, 샐로우 트렌치 소자분리 식각 공정(STI etch;shallow trench isolation etch)으로 소자분리막을 최종적으로 형성한다.
그다음, i-라인 스텝퍼(i-line stepper)로써 N 웰(well) 마스크 공정으로 N 웰을 형성하고, P 웰(well) 마스크 공정으로 P 웰을 형성한다. 이때, 소자분리막과 N 웰, 소자분리막과 P 웰 마스크 오버레이(overlay) 뿐만 아니라, 소자분리막 하부와 활성영역 일부를 블록킹(blocking) 하는 포토레지스트(PR) 사이의 스페이스(space) DICD를 정밀하게 제어한다.
그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 소자분리막을 패터닝하는 ASML(248nm) 장비와 웰을 패터닝하는 i-라인(365nm) 스텝퍼간의 일루미네이션 장비(illumination tool)의 정밀성(accuracy) 저하 등의 이유로 인하여 오버레이(overlay)를 빈틈없이 제어하기가 어렵다는 문제점이 있다.
따라서, 이러한 문제점을 해결하기 위하여 종래에는 DUV 스텝퍼(stepper)를 사용한 바 있었으나, DUV 포토레지스트가 웰 이온주입(well implantation)시 충분히 블로킹(blocking) 해주지 못하는 포토레지스트 자체 특성으로 인하여 DUV 스텝퍼(stepper)를 사용하는 것에도 포토레지스트의 수급에 어려운 문제점이 있다.
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 스페이서를 이용하여 N 웰 및 P 웰을 형성함으로써 마스크 공정수를 줄이고, 마스크의 오버레이를 빈틈없이 유지하여 누설전류 레벨을 감소시키고, 랫치업(latch up) 유발 가능성을 최소화 함으로써 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 있다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도.
- 도면의 주요부분에 대한 부호의 설명 -
10; 반도체 기판12; 산화막
14; 제1질화막16; 포토레지스트 패턴
18; 제2질화막18a; 스페이서
20; BSG22; 폴리실리콘층
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판상에 산화막과 제1질화막을 형성하는 단계; 상기 기판 표면이 노출되도록 상기 산화막과 제1질화막을 선택적으로 제거한 다음, 상기 제1질화막을 포함한 상기 기판 전면상에 제2질화막을 형성하는 단계; 상기 제2질화막을 상기 기판 표면 일부가 노출되도록 선택적으로 제거하여 스페이서를 형성한 다음, 상기 노출된 기판에 P웰 영역을 형성하는 단계; 및 상기 기판 전면상에 폴리실리콘층을 증착한 다음 선택적으로 제거하여 상기 기판 표면 일부를 노출시켜 N웰 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 제조방법은, 도 1에 도시된 바와 같이, 실리콘과 같은 반도체로 구성된 기판(10)상에 산화막(12)을 약 100Å 정도 증착한 다음, 상기 산화막(12)상에 제1질화막(14)을 약 1,000Å 정도의 두께로 형성한다.
그다음, 상기 패드 질화막(14)상에 포토레지스트 패턴(16)을 형성한 다음, 상기 포토레지스트 패턴(16)을 형성한다.
이어서, 도 2에 도시된 바와 같이, 상기 포토레지스트 패턴(16)을 마스크로 상기 기판(10) 표면이 노출되도록 상기 제1질화막(14) 및 산화막(12)을 선택적으로 제거한다. 다음으로, 상기 잔류된 제1질화막(14a)을 포함한 상기 기판(10)상의 결과물 전면상에 제2질화막(18)을 약 500Å 정도의 두께로 형성한다.
그다음, 도 3에 도시된 바와 같이, 상기 제2질화막(18)을 후술하는 P웰(well)이 형성될 부분의 기판(10) 표면이 노출될 때까지 식각하여 질화막 스페이서(18a;nitride spacer)를 형성한다. 이어서, 질화막 스페이서 식각공정으로 형성된 영역에 BSG(20;borosilicate glass)를 증착하고 약 850℃ 온도에서 어닐링(annealing) 처리하여 상기 BSG(20)가 상기 기판(10) 내로 확산하게끔 하여 확산된 BSG로 P웰(well)을 형성한다.
이어서, 도 4에 도시된 바와 같이, 상기 BSG(20)를 클리닝(cleaning) 공정으로 제거한 후, 전단계에서 형성된 P웰 위에 MOS 채널을 형성시키기 위한 문턱전압 조절용 이온주입 공정을 진행한다. 그다음, 상기 기판(10) 전면에 비정질 폴리실리콘을 증착하여 상기 질화막 스페이서 식각공정으로 형성했던 P웰 영역을 채운 다음에 화학적기계적 연마공정으로 상기 N웰 영역상에 비정질 실리콘(22)과 질화막 스페이서(18a) 및 제1질화막(14a)은 남겨두도록 비정질 폴리실리콘을 연마하여 N웰 영역이 형성될 기판(10) 표면을 노출시킨다.
이후에, 상기 N웰 영역을 형성하기 위한 이온주입 공정을 실시하고, N웰 영역에도 역시 문턱전압 조절용 이온을 주입한다.
그후, 도 5에 도시된 바와 같이, P웰 영역을 노출시키면 상기 기판(10)에 N웰 영역 및 P웰 영역이 완성된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 반도체 소자 특히 풀(FULL) CMOS 에스램(SRAM)의 웰을 형성하는데 있어서, N웰 및 P웰이 형성되는 부분에 질화막 스페이서를 형성한 BSG 및 식각공정으로 각각의 웰을 형성함으로써 마스크의 오버레이를 빈틈없이 제어할 수 있게되고 마스크 공정수를 감축할 수 있다.
따라서, 누설전류 레벨을 감소시키고 또한 랫치업 유발가능성을 최소화함으로써 소자의 특성을 향상시킬 수 있는 효과가 있다.
Claims (5)
- 반도체 기판상에 산화막과 제1질화막을 형성하는 단계;상기 기판 표면이 노출되도록 상기 산화막과 제1질화막을 선택적으로 제거한 다음, 상기 제1질화막을 포함한 상기 기판 전면상에 제2질화막을 형성하는 단계;상기 제2질화막을 상기 기판 표면 일부가 노출되도록 선택적으로 제거하여 스페이서를 형성한 다음, 상기 노출된 기판에 P웰 영역을 형성하는 단계; 및상기 기판 전면상에 폴리실리콘층을 증착한 다음 선택적으로 제거하여 상기 기판 표면 일부를 노출시켜 N웰 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 P웰 영역을 형성하는 단계는, 상기 노출된 기판 표면상에 BSG(borosilcate glass)를 증착하고 어닐링 공정으로 상기 BSG를 상기 기판에 확산되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 N웰 영역을 형성하는 단계는, 상기 BSG를 제거한 영역을 포함하여 상기 기판 전면상에 폴리실리콘층을 증착하고 상기 기판 표면 일부가 노출되도록 상기 폴리실리콘층을 선택적으로 제거한 다음, 상기 노출된 기판에 이온주입 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 어닐링 공정은 850℃에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 산화막은 100Å 두께로 형성하고, 상기 제1질화막은 1,000Å 두께로 형성하며, 상기 제2질화막은 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2001
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