KR20030094009A - 촬상 신호 처리 방법, 촬상 신호 처리 장치, 촬상 장치 - Google Patents

촬상 신호 처리 방법, 촬상 신호 처리 장치, 촬상 장치 Download PDF

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히사마쯔야스아끼
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Abstract

전류 출력형 고체 촬상 소자와의 조합에 매치한 클램프 회로를 제공한다. 고체 촬상 소자(3)로부터 출력되는 전류 모드의 촬상 신호를, 전류 신호 검출부(5)에서 전류 모드로 CDS 처리함으로써 FPN 노이즈를 억제한 후에, 전류 신호 검출부(5)로부터 출력된 촬상 신호 S0을 가변 이득 증폭기(200)에서 소정 레벨로 증폭한 후에, 전류 전압 변환부(220)에서 전압 신호 S3으로 변환한다. 전류 출력형 차동 증폭기(252)와 전류 가산부(280)를 갖는 클램프 회로(250)에서는 차동 증폭기(252)에서, 전압 신호 S3과 기준 전압원(290)으로부터의 기준 전압을 비교하여, 차전압이 0이 되도록 클램프 전류 Scp를 전류 가산부(280)로 귀환한다. 전체로서, 전류형 클램프 회로가 구성되므로 전류 가산부(280)는 신호 전류 S1과 클램프 전류 Scp를 단순하게 가산하는 간이한 구성으로 되어도 된다.

Description

촬상 신호 처리 방법, 촬상 신호 처리 장치, 촬상 장치{DEVICE AND METHOD FOR PROCESSING IMAGE PICKUP SIGNAL, AND IMAGE PICKUP DEVICE}
본 발명은 고체 촬상 소자의 촬상 신호 처리 방법 및 장치 및 촬상 장치에 관한 것이다. 여기서, 촬상 장치는 휴대 전화나 퍼스널 컴퓨터 등에 내장된 촬상용 전기 기기 모듈에도 적합한 것으로 한다. 이 전기 기기 모듈은 고체 촬상 소자 외에 신호 처리 회로부, 집광 렌즈부 등을 포함하여도 된다.
또한, 보다 상세하게는, CMOS형 촬상 소자나 증폭형 촬상 소자 등, 화소로써 얻은 화소 신호를 전류 신호로서 출력하는 전류 출력 방식의 고체 촬상 소자로부터 출력된 촬상 신호의 직류 레벨을 소정의 값에 근접하기 위한, 클램프 기술에 관한 것이다.
일반적으로, 고체 촬상 장치는 포토다이오드 등으로 구성된 각 수광 소자로 광전 변환을 행하고, 발생한 전하를 검출 회로에 의해 검출하고, 그 후 증폭하여순차 출력한다. 이 검출 회로는 검출 동작과 리세트 동작을 교대로 행하는 경우가 대부분으로, 리세트 노이즈라고 하는 노이즈 신호를 발생하고, 그 영향으로 화소마다 오프셋 성분을 발생시킨다. 또한, 이 검출 회로가 수광 소자마다 설치되어 있는, 소위 증폭형 고체 촬상 소자인 경우에는 이 검출 회로 자체의 변동이 문제가 되어, 고정 패턴 노이즈(FPN; Fixed Pattern Noise)가 되는 노이즈 신호의 발생 원인이 된다. 이 FPN 신호는 기지인 상관 2중 샘플링(Correlated Double Sampling: 이하 CDS라 함)이라는 신호 처리 방식에 의해 제거할 수 있다.
한편, CDS 회로에 의해 노이즈 제거된 신호는 PGA(Programmable Gain Amp: 가변 이득 증폭기) 등의 신호 처리를 통과한 후, A/D 변환기(아날로그 디지털 변환기)에 의해 디지털 신호로 변환되고, 디지털 신호 처리에 의해 영상 신호가 형성된다.
또한, 일반적으로는 고체 촬상 장치로부터 출력되는 신호의 DC 레벨(직류 레벨)은 전원 전압, 온도, 혹은 반도체 제조 프로세스 등의 변동 등 여러 요인으로 변동하기 때문에, 화소 신호가 CDS 회로, PGA, A/D 변환기로 통과해 가는 동안에, 클램프 회로를 이용하여 임의의 시간에 임의의 DC 레벨로 클램프(유지)된다. 예를 들면, 고체 촬상 장치의 경우, DC 레벨은 촬상 소자의 OPB(OPtical Black:광학적 흑) 레벨을 기준 레벨에 맞춤으로써 행해지는 경우가 많다. 이 클램프 회로의 실현 방법으로서는, 종래로부터 다양한 구성이 제안되고 있다.
도 12는 종래로부터 이용되고 있는 고체 촬상 장치의 구성예를 나타내는 개략 블록도이다. 여기서 도 12의 (a)∼도 12의 (d)에 도시하는 구성으로는, 전류출력형 고체 촬상 소자를 이용하는 경우를 예로 설명한다. 고체 촬상 소자(3)로부터 출력된 전류 모드의 촬상 신호는 I/V(전류 전압) 변환 회로(902)에서 전압 신호로 변환되며, CDS 회로(903), PGA(904), DC 시프트 회로(905), A/D 변환기(906)를 통과하고 최종적으로는 디지털 신호 처리 회로로 송출된다.
클램프 회로(900)로서는, A/D 변환기(906)의 바로 앞에 배치된 차동 증폭기(907)에 의해 출력 신호 레벨과 기준 전압원(908)의 기준 전압을 비교하여, 그 차가 없어지도록 DC 시프트 회로(905)에 귀환을 걸어 클램프를 거는 구성으로 하고 있다.
이 구성으로는, 클램프를 걸기 위한 귀환 신호가 PGA(904) 뒤에서 귀환하고 있지만, 또한 바로 앞에서 귀환하는 구성으로 할 수 있다. 예를 들면, PGA(904)의 바로 앞에서 귀환하는 경우에는, PGA(904)의 입력 신호 레벨이 관리되기 때문에, DC 레벨의 변동에 의해 PGA(904)의 다이내믹 범위가 감소하는 것을 방지하는 효과도 얻어진다. 단, CDS 회로(903)의 바로 앞에서 귀환하는 것은 현실적이지 못하다. CDS 회로(903)의 감산 처리에 의해 한번 DC 성분이 제거되기 때문이다. CDS 회로(903)의 바로 앞에서 귀환하는 것은 불가능하지 않지만, 상기 사정에 의해 CDS 뒤에서 재차 DC 레벨을 맞추는 것이 필요해지기 때문에, 사실 상 CDS 회로(903)의 바로 앞에서 귀환하는 구성의 클램프 회로가 소용없게 된다.
이것에 비하여 도 12의 (b)는 CDS 회로(903)의 다이내믹 범위 확보를 위해, 다른 하나의 독립된 클램프 회로(901)를 구비한 점에 특징을 갖는다. 도시한 바와 같이, CDS 회로(903)의 바로 앞에 DC 시프트 회로(909)를 삽입하고, CDS 회로(903)의 입력 레벨이 임의의 기준 전압원(922)의 직류 전압과 같아지도록 차동 증폭기(910)에 의해 모니터하고 귀환을 거는 구성으로 하고 있다.
이와 같이, 도 12의 (a)나 도 12의 (b)에서 도시한 종래의 클램프 회로는 신호의 DC 레벨의 변동을 흡수함으로써, 영상 신호의 흑색이 들뜨는 현상이나 흑색이 가라앉는 등의 문제를 방지함과 함께, CDS 회로(903)나 PGA(904) 등의 아날로그 회로의 다이내믹 범위 확보라는 관점에서도 필요하게 된다.
여기서 문제가 되는 것은, 도 12의 (a)나 도 12의 (b)에 예시한 종래의 고체 촬상 장치에서는, 클램프를 걸기 위해서 반드시 DC 시프트 회로가 필요하게 되어, 시스템이 보다 복잡화해진다는 것이다. 일반적으로, CDS 회로나 PGA 등의 신호 처리 회로는 전압으로 신호를 처리하는 것이며, 이 경우 클램프 회로나 전압 신호에 귀환을 거는 것으로 실현된다. 따라서, DC 시프트 회로(905, 909)는 전압 가산기와 같은 것을 이용하여 구성되지만, 경우에 따라서는 큰 용량 소자를 이용하여 한번 신호의 DC 성분을 차단하는 등의 방식도 있다.
도 12의 (c)는 도 12의 (a)에서의 DC 시프트 회로(905)를 전압 가산기를 이용하여 구성한 경우의 예를 나타낸다. 저항 소자(911, 912, 913), 및 차동 증폭기(914), 기준 전압원(915)으로 구성되는 것이 전압 가산기이고, 가변 이득 증폭기(904)의 출력 전압에 차동 증폭기(907)의 출력 전압을 가산한 것을 A/D 변환기(906)로 출력한다. A/D 변환기(906)의 입력 전압을 버퍼(916)를 통하여 스위치 소자(917)의 입력단으로 전달하고, 이 스위치 소자(917)를 클램프 펄스로 제어함으로써 클램프 전위를 홀드 컨덴서(918)로 유지한다. 차동 증폭기(907)는 스위치 소자(917)로 제어되는 임의의 시간에 있어서, A/D 변환기(906)의 입력 전압을 감시하고, 그것이 기준 전압원(908)과 동일한 전압이 되도록 적당한 전압을 저항 소자(912), 즉 전압 가산기의 입력에 대하여 귀환을 걸게 된다.
도 12의 (d)는 도 12의 (a)에서의 DC 시프트 회로(905)를 용량 소자를 이용하여 구성한 경우의 예를 나타낸다. 가변 이득 증폭기(904)의 출력 신호를 용량 소자(919)로 입력받고, 그 DC 성분을 차단하고, 버퍼(920)를 통하여 A/D 변환기(906)로 출력한다. 잃어버린 DC 성분은 스위치 용량 소자(917)로 제어되는 임의의 시간에 차동 증폭기(907)에 의해 제공되며, 용량 소자(919)에 의해 유지된다. 차동 증폭기(907)는 A/D 변환기(906)의 입력 신호 전압을 감시하고, 그것이 기준 전압원(908)과 동일해지도록 용량 소자(917)에 대하여 귀환을 걸게 된다.
이와 같이, 전압 신호에 대하여 클램프를 거는 경우에 필요한 DC 시프트 회로는 도 12의 (c)와 같은 전압 가산기나 도 12의 (d)와 같이 용량 소자를 이용할 필요가 있어, 회로 규모의 증대나 레이아웃 면적 증대의 원인이 된다. 특히, 큰 용량 소자를, 반도체 기판 상에 형성하는 것은 레이아웃 면적의 문제 상 어려우며, 그렇다고 해서 반도체 외부로 내보내는 경우에는 PAD(단자)수 증대 등의 새로운 문제를 야기한다.
이상과 같이, 종래의 고체 촬상 장치에서는, 전류 전압 변환 회로, CDS 회로, PGA, 혹은 A/D 변환기 등의 복잡한 아날로그 신호 처리 회로를 필요로 한 데다가, 시스템 상, 촬상 신호의 DC 레벨을 안정시키는 클램프 회로가 필요하고, 이 때문에 도 12의 (c)나 도 12의 (d)에 도시한 바와 같이, DC 시프트 회로가 새롭게 필요해지고, 이것이 시스템의 또 다른 복잡화의 원인으로 되었다.
본 발명은 상기 사정에 감안하여 이루어진 것으로, 종래 기술에 비하여, 단순한 회로 구성에 의해 클램프 회로를 실현할 수 있는 촬상 신호 처리 방법 및 장치 및 촬상 장치를 제공하는 것을 목적으로 한다.
도 1은 전류 출력 방식의 고체 촬상 소자와 본 발명에 따른 촬상 신호 처리 장치를 구비한 촬상 장치의 일 실시 형태의 구성예를 도시하는 도면.
도 2는 전류 클램프부를 촬상 장치 전체와 함께 도시한 블록도.
도 3은 전류 신호 검출부의 일 실시 형태의 구성예를 도시하는 도면.
도 4는 촬상 장치의 보다 구체적인 구성예를 도시하는 도면.
도 5는 클램프 회로의 구체적인 구성예를 도시하는 도면.
도 6은 전류 신호 검출부의 다른 실시 형태의 구성예를 도시하는 도면.
도 7은 클램프 회로의 다른 실시 형태의 구성예를 도시하는 도면.
도 8은 클램프 회로에서의 스타트 업 모드의 제어 동작을 도시하는 흐름도.
도 9는 클램프 회로에서의 노멀 모드의 제어 동작을 설명하는 도면.
도 10은 클램프 회로의 다른 구성예를 나타내는 블록도.
도 11은 촬상 신호를 전류 모드 상태 그대로 감시하는 구성의 다른 예를 도시하는 도면.
도 12는 종래로부터 이용되고 있는 고체 촬상 장치의 구성예를 나타내는 개략 블록도.
도 13은 본 발명을 렌즈부를 포함하는 촬상 장치에 적용한 경우의 실시 형태를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 촬상 장치
3 : 고체 촬상 소자
5 : 전류 신호 검출부
7 : 전압 동작점 설정부
9 : 전류 샘플링부
26 : 전류 클램프부
28 : A/D 변환기
200 : 가변 이득 증폭기
220 : 전류 전압 변환부
250 : 클램프 회로
252 : 차동 증폭기
260 : 제어 전압 발생 회로
280 : 전류 가산부
290 : 기준 전압원
300 : 클램프 회로
302 : 비교기
303 : 기준 전압 발생 회로
304 : 업 다운 카운터
306 : 판정 회로
309 : 온 오프 제어부
310 : 레지스터 카운터
312 : D/A 변환기
314 : 전압 전류 변환기
320 : 모드 전환 판정 회로
본 발명에 따른 촬상 신호 처리 방법은 고체 촬상 소자로부터 전류 신호로서 출력되는 촬상 신호의 직류 레벨을 소정의 값에 근접하기 위한 촬상 신호 처리 방법으로서,
상기 촬상 신호에서의 소정 기간의 직류 레벨을 검지하고, 이 검지한 직류 레벨과 미리 정해져 있는 기준치와의 차가 대략 0이 되도록, 상기 촬상 신호에 클램프 전류가 귀환한다.
본 발명에 따른 촬상 신호 처리 장치는 고체 촬상 소자로부터 전류 신호로서 출력되는 촬상 신호의 직류 레벨을 소정의 값에 근접하도록, 상기 촬상 신호에 클램프 전류가 귀환하는 전류 귀환부를 구비하였다.
본 발명에 따른 촬상 장치는 각 화소로부터의 전류 신호를 화소 신호선을 통하여 출력하는 고체 촬상 소자와,
상기 고체 촬상 소자로부터 전류 신호로서 출력되는 촬상 신호의 직류 레벨을 소정의 값에 근접하도록 상기 촬상 신호에 클램프 전류가 귀환하는 전류 귀환부를 구비하였다.
상기 구성에서, 종래와 같은 전압 신호로 피드백하는 구성의 클램프와는 달리, 전류 귀환형 클램프 구성을 이용하여 신호 전류에 직접 클램프 전류를 가함으로써, 촬상 신호의 직류 레벨을 제어한다.
<발명의 실시 형태>
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 상세히 설명한다.
도 1은 전류 출력 방식의 고체 촬상 소자와 본 발명에 따른 촬상 신호 처리 장치를 구비한 촬상 장치의 일 실시 형태의 구성예를 도시하는 도면이다. 이 촬상 장치(1)는 고체 촬상 소자(3)로서, 예를 들면 CMOS형 촬상 소자를 구비한다. 또한 촬상 장치(1)는 고체 촬상 소자(3)의 후단에, 전압 동작점 설정부(7) 및 전류 샘플링부(9)를 구비한 전류 신호 검출부(5)와 전류 클램프부(26)를 구비한다. 또, 고체 촬상 소자(3)와 전류 신호 검출부(5) 및 전류 클램프부(26)를 하나의 반도체 기판 상에 형성해도 된다.
도 1의 (a)에 있어서, 고체 촬상 소자(3)를 구성하는 감광부(센서 어레이)(10)의 단위 화소(11)는 포토다이오드(12), 증폭용 트랜지스터(13), 수직 선택용 트랜지스터(14), 및 리세트용 트랜지스터(15)에 의해 구성된다. 이들 트랜지스터(13∼15)로서, 본 예에서는 NchMOS 트랜지스터가 이용된다. 단위 화소(11)가 X 방향(열 방향) 및 Y 방향(행 방향)으로 배열되어 화소부를 구성한다. 또, 여기서는 도면의 간략화를 위해 m행 n열의 화소만을 나타내고 있다.
단위 화소(11)에서, 수직 선택용 트랜지스터(14)의 게이트 전극에는 수직 주사 회로(16)로부터 수직 선택선(17)을 통하여 수직 주사 펄스 φVm이 제공되고, 리세트용 트랜지스터(15)의 게이트 전극에는 수직 주사 회로(16)로부터 수직 리세트선(18)을 통해 수직 리세트 펄스 φVRm이 주어진다. 또한, 포토다이오드(12)로 광전 변환된 신호 전하는 증폭용 트랜지스터(13)로 신호 전류로 변환되고, 수직 선택용 트랜지스터(14)를 통해 수직 신호선(19)에 출력된다.
수직 신호선(19)과 수평 신호선(20) 사이에는 수평 선택용 트랜지스터(21)가 접속되어 있다. 이 수평 선택용 트랜지스터(21)의 게이트 전극에는 수평 주사 회로(22)로부터 수평 주사 펄스 φHn이 주어진다. 이에 의해, 화소(11)로부터 수직 신호선(19)에 출력된 신호 전류는 수평 선택용 트랜지스터(21)를 통해 수평 신호선(20)으로 흐른다.
수평 신호선(20)의 한쪽 단부에는, 전류 신호 검출부(5)가 접속되고, 그 내부의 전압 동작점 설정부(7) 및 전류 샘플링부(9)를 통하여, 또한 전류 클램프부(26)가 접속되어 있다. 전류 신호 검출부(5)로서는, 예를 들면 본원 출원인에 의한 일본 특원 2002-102108호에 기재된, 전류 모드의 CDS 처리 기능을 구비한 것을 사용하는 것이 바람직하다.
전압 동작점 설정부(7)는 항상 수평 신호선(20)의 전압을 대략 일정 레벨(예를 들면 GND 레벨 부근)로 안정적으로 유지한다. 전류 샘플링부(9)는 화소 신호선의 1열인 수평 신호선(20)을 통하여 화소 신호를 전류로서 입력받고, 그 전류를 샘플링함으로써 전류 신호 중에 포함되는 오프셋 전류를 제거하여, 순수한 신호만을 추출한다. 이에 의해, 화소 신호 내에 포함되는 FPN(고정 패턴 노이즈)을 억압한다.
전류 클램프부(26)는 수평 신호선(20)으로부터 전류 신호 검출부(5)를 통하여 입력되는 신호 전류의 소정 위치(구체적으로는 광학적 흑 레벨; OPB)를 클램프함으로써, 전류 신호의 기준 레벨인 OPB 레벨을 일정치로 유지한다. 이 전류 클램프부(26)의 후단에는 필요에 따라, 전류 클램프부(26)로부터 입력되는 신호 전류를 신호 전압으로 변환하여 출력하는 전류 전압 변환 회로가 설치된다.
고체 촬상 소자(3)는 감광부(센서 어레이)(10)에 포토다이오드(11)가 종횡으로 배열되어 있는 것 외에(도 1의 (b)를 참조), 수직 및 수평의 각 주사 회로 등의 출력 제어 회로나 출력 회로(모두 도시하지 않음) 등을 구비한다. 필요에 따라, 개개의 포토다이오드(11) 상에 마이크로 렌즈를 배치하여 촬상 대상의 화소를 집광하는 구성으로 해도 된다.
도 1의 (b)에 도시한 바와 같이, 감광부(10) 단의 일부에는, 포토다이오드(11)의 상부를 차광한 센서 열(차광부)을 나열하고 있다. 이 부분의 출력은 항상 광이 없는 부분으로 흑 레벨(광학적 흑 레벨)이 되지만, 이러한 화소를 OPB 화소라고 한다. 이 OPB 화소는 수직 주사의 개시측의 몇개 라인(라인; 1 수평 주사 기간)분과, 수평 주사의 개시측의 몇개 화소분만큼 형성되는 것이 일반적이다.
전류 클램프부(26)는 전류 모드로 전류 신호 검출부(5)로부터 출력된 촬상 신호에서의 소정 기간의 직류 레벨을 검지하고, 이 검지한 직류 레벨과 미리 정해진 기준치와의 차가 대략 0이 되도록, 촬상 신호에 클램프 전류를 귀환시킨다. 구체적으로는, 이 전류 클램프부(26)는 출력 회로(202)와, 클램프 회로(250)와, 가산부(280)를 갖고 있다. 이 전류 클램프부(26)는 OPB 화소의 출력 신호를 검지하고, 그 값과 미리 설정한 기준치와의 대소의 비교를 행한다. 본 실시 형태에서는, 전류 신호 검출부(5)로부터 출력되는 전류 신호를 출력 회로(202)에서 전압 신호로 변환하고, 이 전압 신호 중 OPB 레벨과 전압 기준치를 클램프 회로(250)에서 비교한다.
그리고, 클램프 회로(250)는 OPB 화소의 출력이 전압 기준치보다도 크면, 작아지도록, 비교 결과에 따라 클램프 레벨(즉 OPB 레벨)을 변동시켜 OPB 화소의 출력 레벨을 기준치에 수속시키도록 부귀환 제어를 행한다. 본 구성예에서는, 전류 신호 검출부(5)에 의한 CDS 처리 후에 전류 클램프부(26)로부터의 귀환 신호를 전류(클램프 전류)로 가산하고 있으며, 이에 의해 그 후의 신호의 DC 레벨을 희망하는 값(미리 설정한 기준치)으로 변동시키는 것이 가능하다.
도 2는 상기 구성의 촬상 장치(1)에서의 전류 클램프부(26)의 기능 구성을, 촬상 장치(1) 전체와 함께 도시한 블록도이다. 도시한 바와 같이, 전류 클램프부(26)는 전류 이득을 제어하는 가변 이득 증폭기(PGA)(200)와, 전류 신호를 전압 신호로 변환하는 출력 회로(202)의 일례인 전류 전압 변환부(이하 전류 전압 변환부(220)라 함)와, 클램프 회로(250)를 구비한다.
클램프 회로(250)는 전류 전압 변환부(220)로부터 출력된 전압 신호 S3을 감시(모니터링)하여 그 결과를 클램프 전류 Scp로서 출력하는 전류 출력형 차동 증폭기(252)를 갖는다. 즉, 전류 출력형 차동 증폭기(252)는 촬상 신호에서의 소정 기간의 직류 레벨을 검지하고, 이 검지한 직류 레벨과 미리 정해져 있는 기준치를 비교함으로써 직류 레벨과 기준치와의 차를 구하는 직류 레벨 비교부와, 직류 레벨과 기준치와의 차가 대략 0이 되도록 촬상 신호에 클램프 전류가 귀환하는 전류 귀환부와의 양 기능을 구비한다.
예를 들면, 전류 출력형 차동 증폭기(252)의 소정 위치(장소는 회로 구성에 의해 변한다)에는 클램프의 타이밍을 규정하는 클램프 펄스가 입력된다. 구체적으로는, 고체 촬상 소자(3)의 OPB 화소 위치에 따른 펄스가 입력됨으로써, OPB 클램프가 실현된다.
또한 전류 클램프부(26)는 가변 이득 증폭기(200)에 의해 소정 레벨로 전류 증폭된 전류 신호 S1과 차동 증폭기(252)로부터의 클램프 전류 Scp를 가산하여 합성 전류 S2를 출력하는 전류 가산부(280)와, 차동 증폭기(252)의 동작 기준점을 설정하는 동작 기준점 설정부의 일례인 기준 전압원(290)을 구비한다. 전류 클램프부(26)의 후단에는 아날로그 신호를 디지털 신호로 변환하는 신호 처리 계통용 A/D 변환기(28)가 접속되어 있다.
이 구성에서, 전류 신호 검출부(5)는 전류형 고체 촬상 소자(3)로부터 출력된 촬상 신호를, 전류 신호 그대로 CDS의 감산 처리를 하여 전류 신호 S0으로서 검출하고, 이 전류 신호 S0을 가변 이득 증폭기(200)에 공급한다. 가변 이득 증폭기(200)는 전류 신호 검출부(5)에서 CDS 처리된 전류 신호 S0을 소정 레벨로 증폭하여 전류 가산부(280)의 한쪽 단자로 공급한다. 전류 전압 변환부(220)는 전류 가산부(280)로부터 공급되는 전류 신호 S2를 전압 신호 S3으로 변환한다. 이 전압 신호 S3은 신호 처리계용 다비트(예를 들면, 8∼11 비트)의 A/D 변환기(28)에의해 디지털 신호로 변환된다.
클램프 회로(250)를 구성하는 차동 증폭기(252)는 전류 전압 변환부(220)로부터 출력되는 전압 신호 S3의 광학적 흑 레벨의 전압치를 감시하고, 그 결과를 클램프 전류 Scp로서 전류 가산부(280)에 공급하여, 전류 모드로 전류 전압 변환부(220)의 입력에 귀환을 건다. 즉, 고체 촬상 소자(3), 전류 신호 검출부(5), 가변 이득 증폭기(200), 전류 전압 변환부(220) 등이 순수한 신호 성분 이외에 오프셋 성분을 출력하기 때문에, 출력 신호에는 DC 레벨 변동이 발생하게 된다. 이것을 클램프 전류 Scp에 의해 흡수하기 위해서 클램프 회로(250)가 설치되어 있다.
이 구성예의 클램프 기능은 전류 전압 변환부(220)로부터 출력되는 전압 신호 S3의 OPB 화소의 출력 레벨을 차동 증폭기(252)에서 임의의 기준 전압원(290)의 기준 전압 V1과 비교하고, 그 차가 없어지도록 전류의 형태로 가변 이득 증폭기(200) 후에 귀환을 거는 것으로 실현한다. 이미 전류 신호 검출부(5)에서 CDS의 감산 처리가 종료하기 때문에, 이 위치에서 클램프를 걸 수 있다.
또한, 전류로 귀환을 걸기 때문에, 저항 등을 이용한 전압 가산기와 같은 특별한 회로가 불필요하며, 단순하게 가변 이득 증폭기(200)로부터의 신호 전류 S1에 클램프 전류 Scp를 가할 뿐이고, OPB 화소의 신호 성분의 DC 레벨을 제어할 수 있다고 하는 이점이 있다. 이 때문에, 시스템을 단순화할 수 있어, 부품 점수도 삭감할 수 있다.
또한, CDS 기능을 갖는 전류 신호 검출부(5)나 가변 이득 증폭기(200)는 전류 신호로 신호 처리를 행하기 위해서, 한정된 전원 전압 중에서 신호를 처리하는 경우에 있어서, 전압 신호로 처리하는 것보다도 회로의 다이내믹 범위를 확보하기 쉽다는 이점도 있다. 이 때문에, 종래 기술의 도 12에 예시한 바와 같은, CDS 회로(903)의 다이내믹 범위 확보를 위한 독립된 DC 시프트 회로(909)와 같은 것은 특별히 필요로 하지 않고, 전류 전압 변환부(220)에서 전압 신호로 변환하는 바로 앞에 한번 전류 클램프부(26)로 귀환을 거는 것만으로, 아날로그 회로의 다이내믹 범위 확보라는 목적도 달성할 수 있다.
또한, 이 예에서는 전류 신호 검출부(5) 뒤에 가변 이득 증폭기(200)를 포함시키고 있지만, CDS 기능을 갖는 전류 신호 검출부(5)의 바로 앞에 가변 이득 증폭기(200)를 포함시킬 수 있고, 특별히 필요없는 경우에는 가변 이득 증폭기(200)를 생략할 수도 있다. 또한, 가변 이득 증폭기(200)에 한정하지 않고, 전류형 샘플 홀드 회로 등, 다른 회로 블록이 삽입되어도 된다.
또, 이 예에서는 클램프 전류가 가변 이득 증폭기(200)의 후단에 귀환하고 있지만, 전류 신호 검출부(5) 직후에 귀환할 수도 있다. 이 경우, 가변 이득 증폭기(200)의 게인을 바꾸었을 때에, 고체 촬상 소자(3) 및 전류 신호 검출부(5)가 내보내는 오프셋 성분과, 그것을 제거하기 위한 클램프 전류에 동일하게 게인이 걸리기 때문에, 가변 이득 증폭기(200)의 게인을 바꾸었을 때에 클램프가 벗어나기 어려운 이점이 있다. 단, 클램프 전류의 노이즈 성분도 함께 게인 제어되어, 게인 업되었을 때에는 S/N 상 불리하게 될 우려가 있다.
도 3은 전류 신호 검출부(5)의 일 실시 형태의 구성예를 도시하는 도면이다.여기서 도 3의 (a)는 그 회로도, 도 3의 (b)는 동작을 설명하기 위한 타이밍차트이다. 도시하는 구성은, 전압 동작점 설정부(7)로서 전류 미러(70)를 사용하고, 전류 샘플링부(9)로서 전류 카피어(전류 기억 셀)(90)를 사용한 점에 특징을 갖는다. 또, 이 구성은 본원 출원인에게 의한 일본 특원 2002-102108호에 기재된 전류 신호 검출부의 일 실시 형태의 구성과 동일하다
전류 미러(70)는 고체 촬상 소자(3)의 화소 신호선의 일례인 수평 신호선(20)을 통하여 출력되는 전류 신호를 입력받고, 이 입력된 전류 신호의 크기에 대응하는 크기의 전류 신호를 출력하는 전류/전류 변환부의 일례이다.
이 전류 미러(70)는 도 3의 (a)에 도시한 바와 같이, 드레인 및 게이트가 수평 신호선(20)에 공통으로 접속되고, 또한 소스가 전위의 기준인 접지에 접속된 입력측의 소자로서의 NchMOS 트랜지스터 Q71과, 이 NchMOS 트랜지스터 Q71과 게이트가 공통으로 접속되고, 또한 소스가 접지(GND)에 접속된 출력측의 소자로서의 NchMOS 트랜지스터 Q72로 구성되어 있다. 즉, 고체 촬상 소자(3)로부터 신호가 흘러 들어오는 화소 신호선(20)을 NchMOS 트랜지스터 Q71, Q72로 이루어지는 전류 미러(70)에 접속한다. 양 NchMOS 트랜지스터 Q71, Q72로서는 동일한 특성이 이용된다.
또한, 도 3의 (a)에 도시한 바와 같이, 전류 카피어(90)는 입출력 단자로서의 드레인이 NchMOS 트랜지스터 Q72의 드레인과 접속되고, 소스가 전원선 VDD에 접속된 PchMOS 트랜지스터 Q91과, 이 PchMOS 트랜지스터 Q91의 게이트와 전원선 VDD와의 사이에 접속된 샘플링용 용량 소자 C91과, PchMOS 트랜지스터 Q91의 게이트와 드레인 사이에 접속된 스위치 소자 SW91과, PchMOS 트랜지스터 Q91의 드레인과 전류 출력 단자 Iout사이에 접속된 스위치 소자 SW92로 구성된다.
즉, 우선 전류 미러(70)의 출력, 즉 NchMOS 트랜지스터 Q72의 드레인 단자를, PchMOS 트랜지스터 Q91의 드레인 단자에 접속한다. PchMOS 트랜지스터 Q91의 게이트에는 샘플링용 용량 소자 C91이 전원 전압 VDD와의 사이에 접속되고, 또한, 게이트와 드레인 사이에 스위치 소자 SW91이 삽입되고, 전류 카피어(90)로서 구성된다.
NchMOS 트랜지스터 Q72와 PchMOS 트랜지스터 Q91의 드레인 단자끼리 연결한 노드의 앞에는 스위치 소자 SW92가 접속되고, 이 스위치 소자 SW92는 출력 단자 Iout에 접속된다.
여기서, 도 3의 (a)의 왼쪽에 도시한 바와 같이, 스위치 소자 SW91을 도통 상태, 스위치 소자 SW92를 비도통 상태로 제어하면 전류 카피어(90)는 입력 페이즈가 되고, 도 3의 (a)의 오른쪽에 도시한 바와 같이, 스위치 소자 SW91을 비도통 상태, 스위치 소자 SW92를 도통 상태로 제어하면 전류 카피어(90)는 출력 페이즈가 된다.
또, 이 도 3의 (a)의 예에서는, 고체 촬상 소자(3)가 증폭 트랜지스터(13)로서 NchMOS 트랜지스터를 구비하기 때문에, 이에 따라서, 전류 미러(70)로서 NchMOS 트랜지스터를 전류 카피어(90)로서 PchMOS 트랜지스터를 각각 사용하지만, 고체 촬상 소자(3)가 증폭 트랜지스터(13)로서 PchMOS 트랜지스터를 구비하고 있는 경우에는 전류 미러(70) 및 전류 카피어(90)의 형태도, 도 3의 (a)에서 사용하고 있는 트랜지스터의 Nch와 Pch의 극성을 반전시킨 것을 사용하면 된다.
도 3의 (b)에는 고체 촬상 소자(3)의 출력 신호 파형 IIN에 맞추어, 스위치 소자 SW91의 제어 펄스 φRST, 스위치 소자 SW92의 제어 펄스 φDET, 및 출력 단자 Iout에 나타나는 출력 신호 파형 Iout가 나타나 있다. 단, 제어 펄스 φRST, φDET는 하이(H) 기간에 각각의 스위치 소자를 도통 상태(온), 로우(L) 기간에 비도통 상태(오프)로 제어하는 것으로 한다. 이 φRST와 φDET의 스위치 제어에 의해, PchMOS 트랜지스터 Q91 및 용량 소자 C91은 전류 카피어로서 동작한다.
고체 촬상 소자(3)로부터 수평 신호선(20)을 통하여, 전류 미러(70)의 NchMOS 트랜지스터 Q71에, 도 3의 (b)에 도시하는 신호 파형의 신호 전류 IIN이 공급된다. 이 신호 파형은 전류 출력형 고체 촬상 소자의 일반적인 출력 신호 파형과 동일하다. 예를 들면, 1 화소 기간 내에는 리세트 기간과 검출 기간이 있고, 리세트 기간에는 오프셋 성분의 신호 Ioff가, 검출 기간에는 검출 전류 "Ioff-Isig"가 출력된다. 그 차분인 Isig가 본래 필요한 신호 전류가 된다.
고체 촬상 소자(3)로부터 출력된 이 신호 전류 IIN은, 화소 신호선(20)을 통하여 NchMOS 트랜지스터 Q71, Q72로 구성되는 전류 미러(70)에 공급된다. 전류 미러(70)는 입력과 출력의 전류가 동일해지도록 기능하기 때문에, NchMOS 트랜지스터Q71에 입력된 신호 전류는 그대로 NchMOS 트랜지스터 Q72의 드레인에 나타난다.
고체 촬상 소자(3)의 출력 신호 IIN이 리세트 기간에 있을 때에는, 도 3의 (a)의 왼쪽에 도시한 바와 같이, 제어 펄스 φRST의 H 기간에 의해 스위치 소자 SW91을 도통 상태, 제어 펄스 φDET의 L 기간에 의해 스위치 소자 SW92를 비도통 상태로 제어한다. 이 때 전류 카피어(90)는 입력 페이즈가 되고, 고체 촬상 소자(3)로부터 전류 미러(70)를 통하여 흘러 들어온 전류 Ioff를 전부 입력받는다.
그리고, 이 때의 신호 전류(오프셋 성분) Ioff의 크기에 따른 전압이 PchMOS 트랜지스터 Q91의 게이트 단자에 나타나, 다음 순간 스위치 소자 SW91을 비도통 상태로 함으로써, 그 때의 게이트 전압을 용량 소자 C91이 기억한다. 이 전류 카피어(90)는 출력 페이즈가 되어, 먼저 입력된 오프셋 전류 Ioff를 기억하고 그대로 계속 흐르게 한다.
이 상태에서 다음에 고체 촬상 소자(3)의 출력 신호 IIN은 검출 기간으로 옮겨, "Ioff-Isig"라는 신호가 전류 미러(70)를 통하여 유입되지만, 전류 카피어(90)는 출력 페이즈에 있기 때문에, 먼저 용량 소자 C91에 기억한 전류 Ioff를 계속 흐르게 한다. 이 때 스위치 소자 SW92를 도통 상태로 함으로써, 전류 카피어(90)가 기억한 전류 Ioff와, 전류 미러(70)를 통하여 유입되는 신호 전류 "Ioff-Isig"의 차분만이 Iout단자에 나타나게 된다. 즉, "Iout=Ioff-(Ioff-Isig)=Isig"가 되고, 오프셋 성분 Ioff를 포함하지 않는 순수한 신호 Isig만이 Iout단자에 나타나게 된다.
이와 같이, 도 3에 도시한 구성을 이용함으로써, FPN의 원인이 되는 오프셋 전류 Ioff를 제거하고, 본래의 신호 성분 Isig만을 출력 단자 Iout으로부터 전류 신호 Iout으로서 추출할 수 있어, 전류 모드의 CDS 처리 기능(즉, FPN 억제 기능)을 실현할 수 있다. 또, 이 출력 전류 신호는 연속파로 되어 있지 않지만, 샘플링에 의해 연속파로 변환된다.
이 회로는 NchMOS 트랜지스터 Q71, Q72로 이루어지는 1개의 전류 미러(70)와, PchMOS 트랜지스터 Q91, 용량 소자 C91, 및 스위치 소자 SW91, SW92로 이루어지는 1개의 전류 카피어(90)만으로 구성되어, 매우 회로 구성이 간단하여 소자 수가 적다고 하는 특징을 갖는다. 또한, 전류 샘플링부(9)로서 기능하는 전류 카피어(90)에 대한 제어도, 리세트 기간 중에 기억, 검출 기간 내에 출력과, 2개의 페이즈를 가질 뿐이기 때문에, 매우 제어가 간단하다는 특징을 갖는다.
또한, 화소 신호선(20)의 전위는 전류 미러(70)를 구성하는 다이오드 접속된 NchMOS 트랜지스터 Q71에 의해 항상 결정되고, NchMOS 트랜지스터 Q71의 Vth+그 때의 전류값과 트랜지스터 사이즈에 따른 바이어스값이 된다. 트랜지스터의 Vth와 사이즈를 적절하게 선택함으로써 GND 부근에서 항상 안정적으로 할 수 있다. 그리고, 이에 의해 고체 촬상 소자(3) 내의 증폭 트랜지스터(13)는 항상 양호한 증폭율을 유지하고, 선형성의 악화를 방지할 수 있다.
도 4는 촬상 장치(1)의 보다 구체적인 구성예를 나타낸 도면으로, 상기 도 3에 도시한 전류 카피어를 이용하는 전류 신호 검출부(5)의 일 실시 형태와 함께, 가변 이득 증폭기(200)나 전류 전압 변환부(220)의 일 실시 형태를 나타낸 것이다.
전류 신호 검출부(5)의 후단에 설치된 가변 이득 증폭기(200)는 NchMOS 트랜지스터 Q201, Q202, Q203, Q204, 이 NchMOS 트랜지스터 Q201∼Q204 각각에 대응하도록 설치된 전류원 I201, I202, I203, I204, 및 NchMOS 트랜지스터 Q202∼Q204와 대응하는 전류원 I202∼I204 각각의 사이에 배치된 스위치 소자 SW202a, SW202b, SW203a, SW203b, SW204a, SW204b를 구비한 전류 미러 회로에 의해 구성되어 있다.
도시한 예에서는, 전류 입력측에 NchMOS 트랜지스터 Q201 및 전류원 I201이 배치되어, 전류 출력측에 NchMOS 트랜지스터 Q202∼Q204 및 전류원 I202∼I204가 스위치 전환 가능하게 배치되어 있다. 즉, 출력측에 전류 미러 회로의 출력단을 3병렬한 구성으로 하고 있다. 단 이것은, 필요한 게인에 따라 구성되는 것으로, 특히 3병렬로 한정하는 것은 아니다. 또한, NchMOS 트랜지스터로 전류 미러 회로를 구성하고 있지만, PchMOS 트랜지스터를 이용하여 구성해도 된다.
전류 신호 검출부(5)로부터 출력된 전류 신호 S0은 전류 미러 구성의 가변 이득 증폭기(200)의 입력측인 NchMOS 트랜지스터 Q202의 게이트 단자에 입력된다. 전류 미러 회로는 단순히 입력된 전류를 그 미러비에 따라 출력하는 것뿐이지만, 그 미러비를 가변으로 하는 것으로 가변 이득 동작시킬 수 있다. 여기서, 미러비를 가변으로 하기 위해 설치된 것이 스위치 소자 SW202a∼SW204b이다. 이 스위치 소자 SW202a∼SW204b를 필요한 게인에 따라 도통시키면 미러비를 결정할 수 있다. 또, 전류 신호 검출부(5)로부터의 신호 전류 S1이 "0"으로 되어도, 가변 이득 증폭기(200)가 동작하도록 바이어스 전류를 흘리는 기구로서, 전류원 I201∼I204를 구비한다.
이 가변 이득 증폭기(200)의 후단에 설치된 전류 전압 변환부(220)는 차동 증폭기(222)와, 이 차동 증폭기(222)의 반전 입력 단자(-)와 출력 단자 사이에 배치된 저항 소자(224)와, 차동 증폭기(222)의 비반전 입력 단자(+)와 기준 전압(구체적으로는 GND(접지))과의 사이에 배치된 기준 전압원(226)을 구비한다. 기준 전압원(226)은 전류 전압 변환부(220)에서 전류 전압 변환 작용을 행하는 경우의 전압의 기준이 되는 것이다.
가변 이득 증폭기(200)로부터 출력된 전류 신호 S1은 전류 전압 변환부(220)를 구성하는 차동 증폭기(222)의 반전 입력 단자(-)에 직접 입력된다. 또한, 차동 증폭기(222)의 반전 입력 단자(-)에는 전류 모드의 클램프 기능을 갖는 차동 증폭기(252)로부터 클램프 전류 Scp도 직접 입력된다.
즉, 이 구성에 따르면, 차동 증폭기(222)의 반전 입력 단자(-)에서, 가변 이득 증폭기(200)로부터의 전류 신호 S1과, 차동 증폭기(252)로부터의 클램프 전류 Scp가 합성되고, 차동 증폭기(222)에서 즉시 전압 신호 S3으로 변환된다. 차동 증폭기(222)의 반전 입력 단자(-)에서 직접 전류 가산하고 있기 때문에, 저항 등을 이용한 전압 가산기와 같은 특별한 회로는 필요로 하지 않기 때문에, 부품 점수를 삭감할 수 있다. 전류 출력형 고체 촬상 소자(3)와의 조합에 매치한 전류형 클램프 회로로 할 수 있다.
이 구성에 있어서, 차동 증폭기(252)는 스위치 소자(254)에서 제어되는 임의의 시간(전례에서는 OPB의 타이밍)에서, A/D 변환기(28)의 입력 전압, 즉 전류 전압 변환부(220)로부터 출력된 전압 신호 S3을 감시하고, 차동 증폭기(252)의 비반전 입력 단자(+)에 접속된 기준 전압원(290)의 전압과의 차가 없어지도록 전류 전압 변환부(220)의 입력(본 예에서는 차동 증폭기(222)의 반전 입력 단자(-))에 대하여 전류 모드로 귀환을 건다. 또, 스위치 소자(254)가 오프하고 있는 기간에, 온하고 있는 동안에 감시하고 있는 값을 유지하기 위해 샘플 홀드 회로 등을 차동 증폭기(252)의 바로 앞에 삽입해도 된다.
여기서, 이러한 전류 귀환형 전류 클램프부(26)에 따르면, 전압 귀환형인 경우에 필요하던 전압 가산기나 DC 성분을 차단하기 위한 용량 소자 등이 불필요해져, 단순히 신호 전류 S1에 클램프 전류 Scp를 추가하는 것만으로 클램프를 할 수 있다. 이 때문에, 부품 점수를 삭감할 수 있으며, 또 신호가 통과하는 회로수를 줄일 수 있어 노이즈의 혼입 등도 적게 할 수 있다.
또한, 클램프 전류를 주입하는 회로 자체는, 예를 들면 MOS 트랜지스터의 정전류 특성을 이용하는 것으로 간단히 형성할 수 있어, 시스템의 복잡화를 억제할 수 있다. 특히, 도 4에서 예시한 전류 신호 검출부(5)와 같은 전류형 CDS 회로를 구성함으로써, 전류 귀환형 클램프 회로를 이용할 수 있고, 시스템의 단순화에 공헌한다. 예를 들면, CMOS 트랜지스터 등을 이용하여 고체 촬상 소자(3), 전류 신호 검출부(5), 및 전류 클램프부(26)를 일체로 반도체 기판 상에 구성할 수도 있다.
또한, CDS 기능을 갖는 전류 신호 검출부(5)나 가변 이득 증폭기(200)는 전류형 신호 처리를 행하기 때문에, 한정된 전원 전압 중에서 신호를 처리하는 경우에, 전압 신호로 처리하는 것보다도 회로의 다이내믹 범위를 확보하기 쉽다고 하는 이점도 있다.
도 5는 클램프 회로(250)의 구체적인 구성예를 도시하는 도면이다. 여기서, 도 5의 (a)에 도시하는 일례는 전류 출력형 차동 증폭기(252)를 CMOS 트랜지스터에서 구체적으로 구성한 경우를 나타나 있다. 전류 출력형 차동 증폭기(252)는 차동 증폭기(252a)와, PchMOS 트랜지스터(252b)와, 샘플링 회로(252c)로 구성된다. 샘플링 회로(252c)는 스위치 소자(252d)와 홀드 컨덴서(252e)를 포함한다. 홀드 컨덴서(252e)는 클램프 펄스로 규정되는 클램프 기간에 샘플링한 차동 증폭기(252a)의 출력 전압을 유지한다.
또한, 클램프 회로(250)는 샘플링 회로(252c)와 PchMOS 트랜지스터(252b)와의 사이에, 홀드 컨덴서(252e)에 유지되어 있는 샘플링 전압을 받아, 그에 따라 PchMOS 트랜지스터(252b)의 게이트 단자를 제어하는 클램프 전압 Vcp를 발생하는 제어 전압 발생 회로(260)를 갖는다.
PchMOS 트랜지스터(252b)의 소스 단자는 전압원(본 예에서는 VDD)에 접속되고, 드레인 단자는 전류 전압 변환부(220)의 입력에 접속된다. 도 4에 도시한 전류 전압 변환부(220)와의 대응에서는, 드레인 단자는 차동 증폭기(222)의 반전 입력 단자(-)에 접속되고, PchMOS 트랜지스터(252b)에서 생성된 클램프 전류 Scp가 차동 증폭기(222)의 반전 입력 단자(-)에 입력되는 구성으로 한다.
PchMOS 트랜지스터(252b)가 포화 영역에서 동작하도록 한 전압을 제어 전압 발생 회로(260)가 가하는 것으로, PchMOS 트랜지스터(252b)는 게이트-소스 간의 전압에 따른 전류를 흘리는 전류원으로서 동작한다. 즉, PchMOS 트랜지스터(252b)는 제어 전압 발생 회로(260)로부터 출력되는 클램프 전압 Vcp를 클램프 전류 Scp로 변환하는 전압 전류 변환부로서 기능한다. 이에 의해, 클램프 회로(250)는 전류 출력형 클램프 회로로서의 기능을 완수할 수 있다.
또, 제어 전압 발생 회로(260)를 이용하지 않고 홀드 컨덴서(252e)에 유지되어 있는 샘플링 전압을 직접 PchMOS 트랜지스터(252b)의 게이트 단자에 가하는 구성으로 해도, 출력 신호의 DC 레벨을 제어하는, 즉 클램프 기능을 작동시킬 수 있다.
또한, 도 5의 (a)에 도시한 일례에서는, PchMOS 트랜지스터(252b)만으로 클램프 전류 Scp를 전류 전압 변환부(220)의 입력에 공급하는 구성으로 하고 있지만, PchMOS 트랜지스터(252b)를 NchMOS 트랜지스터로 치환하여, 전류 전압 변환부(220)의 입력으로부터 클램프 전류 Scp를 NchMOS 트랜지스터측으로 공급하는 구성으로 해도 된다. 또한, PchMOS 트랜지스터 및 NchMOS 트랜지스터 양쪽을 이용하여, 전류가 흐르는 방향을 전환하여 사용하는 구성으로 할 수 있다.
또한, 도 5의 (a)에 도시하는 일례에서는 PchMOS 트랜지스터(252b)를 이용하여, 제어 전압 발생 회로(260)로부터 출력되는 클램프 전압 Vcp를 클램프 전류 Scp로 변환하도록 하였지만, 이에 한정하지 않고, 차동 증폭기(252a)의 출력 단자를 전류 출력형 구성으로 함으로써, 제어 전압 발생 회로(260)나 MOS 트랜지스터 등에의한 전압 전류 변환부를 설치하지 않고, 그 전류 출력형 차동 증폭기의 출력으로써 직접 클램프 전류 Scp를 발생시키는 구성으로 할 수 있다.
도 5의 (b)에 도시하는 제2 예는 PchMOS 트랜지스터(252b)의 드레인 단자에 3단자 스위치 소자(258)를 삽입한 구성예를 나타내고 있다. 3단자 스위치 소자(258)는 입력 단자 a가 PchMOS 트랜지스터(252b)의 드레인 단자와 접속되고, 한쪽의 출력 단자 b가 전류 전압 변환부(220)의 입력부에 접속되고, 다른 쪽의 출력 단자 c가 전류 전압 변환부(220)의 동작 기준점과 접속되는 구성으로 한다.
도 4에 도시한 전류 전압 변환부(220)와의 대응에서는, 출력 단자 b는 차동 증폭기(222)의 반전 입력 단자(-)에 접속되고, PchMOS 트랜지스터(252b)에서 생성된 클램프 전류 Scp가 3단자 스위치 소자(258)를 통하여 차동 증폭기(222)의 반전 입력 단자(-)에 입력되는 구성으로 한다. 또한, 출력 단자 c는 전류 전압 변환부(220)의 비반전 입력 단자(+)와 접속되고, 그 비반전 입력 단자(+)에 접속된 기준 전압원(226)과 동일한 기준 전압 V2가 인가되게 한다. 이하, 3단자 스위치 소자(258)의 역할에 대하여 설명한다.
도 3에서 전류 신호 검출부(5)의 구체예를 든 바와 같이, 전류 카피어 셀을 이용하여 전류 모드로 CDS 처리를 하는 경우, 리세트 기간에 샘플링을 위해 스위치 소자 SW92를 닫을 필요가 있다. 이 때, 가변 이득 증폭기(200)나 클램프 회로(250)에는 신호 전류 S1이 흘러 들어오지 않게 되므로, 전류 전압 변환부(220)에는, 클램프 전류 Scp만이 유입되게 된다.
클램프 전류 Scp는 신호 전류가 흐르는 기간에 전류 전압 변환부(220)의 다이내믹 범위가 확실하게 확보되도록 흐르기 때문에, 신호 전류 S1이 없어지게 되면, 클램프 전류 Scp 때문에, 전류 전압 변환부(220)가 일시적으로 그 다이내믹 범위를 벗어날 가능성이 있다. 일반적으로 차동 증폭기를 이용하여 제조되는 I/V 변환 회로인 경우에는, 일단 다이내믹 범위로부터 벗어나면 동작 스피드가 극단적으로 지연되는 등, 통상의 동작 상태로 복귀하는 데 시간이 걸리는 경우가 있다.
이러한 문제를 피하기 위해서, 스위치 소자 SW92의 온 오프 제어와 동일한 타이밍에서 스위치 소자(258)를 온 오프 제어한다. 즉, 스위치 소자 SW92가 비도통 상태로 되어 신호 전류 S1이 전류 전압 변환부(220)측으로 흘러 들어오지 않게 되었을 때에, 스위치 소자(258)를 출력 단자 b로부터 끊어 전류 전압 변환부(220)의 입력부와 PchMOS 트랜지스터(252b)를 분리한다. 이에 의해, 전류 전압 변환부(220)에 입력되는 촬상 신호 S1로의 클램프 전류 Scp의 귀환을 정지시킴으로써, 전류 전압 변환부(220)로의 클램프 전류 Scp의 유입을 방지하여, 다이내믹 범위를 벗어나는 것을 방지하도록 한다.
또한, 단순하게 스위치 소자(258)를 끊으면, PchMOS 트랜지스터(252b)로부터의 클램프 전류 Scp가 유입되는 곳을 잃게 되어, 클램프 전류 Scp의 전류값이 "0"으로 되게 된다. 그렇게 하면 다음에 스위치 소자(258)를 출력 단자 b측에 접속하여 클램프 전류 Scp를 흘리기 시작하였을 때에, 원하는 전류값으로 안정되기까지 시간이 걸리게 되기 때문에, 규정된 시간 내에 신호를 충실히 재현할 수 없게 될 우려가 있다.
그래서, 스위치 소자(258)를 단순하게 온 오프 제어하지 않고, 도 5의 (b)에도시한 바와 같이, 스위치 소자 SW92를 비도통 상태로 할 때에는 스위치 소자(258)를 출력 단자 b로부터 출력 단자 c측으로 전환하여, 전류 전압 변환부(220)의 비반전 입력 단자(+)측에 접속함으로써, 이 비반전 입력 단자(+)가 접속되어 있는 기준 전압원(226)으로 재연결한다. 즉, 스위치 소자 SW92를 비도통 상태로 하는 리세트 기간에는 촬상 신호로의 클램프 전류 Scp의 귀환을 정지시킴과 함께, 이 귀환을 정지시킨 클램프 전류 Scp를 전류 전압 변환부(220)의 동작 기준점을 설정하기 위한 기준 전압원(226)으로 환류시킨다.
이렇게 함으로써, 클램프 전류 Scp를 유입시키는 PchMOS 트랜지스터(252b)로부터 보면, 클램프 전류 Scp를 전류 전압 변환부(220)에 유입시켰을 때나, 차단했을 때에도 외관 상 아무 변화도 나타나지 않게 하기 위해서 항상 제어 전압 발생 회로(260)에 의해 제어된 전류를 계속 흘릴 수 있어, 클램프 전류 Scp의 안정성을 유지할 수 있다. 즉, 항상 클램프 전류 Scp의 안정성을 유지하고, 다음에 다시 클램프 전류 Scp를 촬상 신호 S1에 유입시킬 때에 곧 원하는 전류가 얻어지게 된다.
도 5의 (c)에 도시하는 제3 예는, 제어 전압 발생 회로(260)의 구체적인 구성예를 나타내고 있다. 이 제어 전압 발생 회로(260)는 차동 증폭기(262), PchMOS 트랜지스터(264), 및 저항 소자(266)를 갖는다. PchMOS 트랜지스터(264)는, 소스 단자가 전압원(본 예에서는 VDD)에 접속되고, 게이트 단자가 PchMOS 트랜지스터(252b)의 게이트 단자와 공통으로 차동 증폭기(262)의 출력 단자와 접속되고, 드레인 단자가 차동 증폭기(262)의 비반전 입력 단자(+)와 접속되어 있다.차동 증폭기(262)의 반전 입력 단자(-)에 차동 증폭기(252a)의 출력 전압이 입력된다.
이 구성에 있어서, 제어 전압 발생 회로(260)는 차동 증폭기(252a)의 출력 전압을 받아서, PchMOS 트랜지스터(252b)를 구동하는 데 적당한 전압을 발생한다. 즉, 차동 증폭기(262)는 차동 증폭기(252a)의 출력 전압과, 저항 소자(266)에 가해지는 전압이 동일해지도록 PchMOS 트랜지스터(264)의 게이트 전압을 제어한다. 이 때, PchMOS 트랜지스터(264)에 흐르는 전류는 저항 소자(266)와 그에 가해지는 전압으로 제어되기 때문에, 그 전류값을 흘릴 수 있을 만큼의 PchMOS 트랜지스터(264)의 게이트 전압이 자동적으로 결정된다.
PchMOS 트랜지스터(264)와 그 후단의 PchMOS 트랜지스터(252b)의 능력(성능/특성)을 완전히 동일하게 하고, 또한 PchMOS 트랜지스터(264, 252b)가 포화 영역에서 동작하도록 그 능력이나 저항 소자(266)의 값을 결정해두면, PchMOS 트랜지스터(264)의 게이트 전압을 그대로 PchMOS 트랜지스터(252b)의 게이트 단자에도 공급함으로써, PchMOS 트랜지스터(264, 252b)를 흐르는 전류를 완전히 동일하게 할 수 있다. 즉, PchMOS 트랜지스터(252b)가 흘리는 클램프 전류 Scp를 저항 소자(266)와 그것에 가해지는 전압으로 제어할 수 있다.
또, 도 5의 (c)에서 예로 든 제어 전압 발생 회로(260)의 구성예는 어디까지나 일례로서, 그 외에 여러가지 구성예를 취할 수 있다. 예를 들면, 차동 증폭기(252a)를 비교기로서 사용하고, 그 후단의 제어 전압 발생 회로(260)를 디지털 회로를 이용하여 다양한 처리를 행하는 구성, 즉 디지털 회로에 의한 연산 처리부를 구비한 구성으로 해도 된다. 이 경우에는 디지털 회로의 처리 결과(디지털값)를 D/A 변환기를 이용하여 아날로그 신호(예를 들면 전압 신호)로 되돌리고, PchMOS 트랜지스터(252b)의 입력 전압으로서 공급함으로써, PchMOS 트랜지스터(252b)에서 클램프 전류 Scp를 발생시킬 수도 있다.
이상 설명한 바와 같이, 상기 실시 형태의 구성에 따르면, 전류 귀환형 클램프 회로를 이용하도록 하였기 때문에, 전압 귀환형인 경우에 필요하던 전압 가산기나 DC 성분을 차단하기 위한 용량 소자 등이 불필요해지고, 단순하게 신호 전류에 클램프 전류를 귀환하는 것만으로 DC 클램프가 가능해진다. 이 때문에, 부품 점수를 삭감할 수 있고, 또한 신호가 통과하는 회로수를 줄일 수 있기 때문에 노이즈의 혼입 등도 적게 할 수 있다.
그 외에, 도 5에서 구체적인 구성예를 나타낸 바와 같이 클램프 전류를 주입하는 회로 자체는 MOS 트랜지스터의 정전류 특성을 이용함으로써 간단히 형성할 수가 있어, 시스템의 복잡화를 억제할 수 있다. 또한, 전류형 신호 처리를 행하는 구성의 CDS 회로나 PGA 회로와 조합함으로써, 한정된 전원 전압 중에서 신호를 처리하는 경우에, 전압 신호로 처리하는 것보다도 회로의 다이내믹 범위를 확보하기 쉽다는 효과를 누릴 수도 있다.
도 6은 전류 신호 검출부(5)의 다른 실시 형태의 구성예를 도시하는 도면이다. 여기서 도 6의 (a)는 그 회로도, 도 6의 (b)는 동작을 설명하기 위한 타이밍차트이다. 또, 이 구성은 본원 출원인에 의한 일본 특원 2002-102108호에 기재된 전류 신호 검출부의 제6 실시 형태의 구성과 동일하다
이 실시 형태의 전류 신호 검출부(5)는 전압 동작점 설정부(7)로서 도 3에 도시한 실시 형태와 마찬가지로 전류 미러(70)를 사용하는 한편, 전류 샘플링부(9)로서 도 3에 도시한 실시 형태의 전류 카피어(90)를 대신하여, 스위치 소자 SW81, 스위치 소자 SW81의 온 시에 전류 신호를 받아 해당 전류 신호에 따른 전압을 유지하는 용량 소자 C81, 및 전류 미러(80), 스위치 소자 SW81이 온하고 있을 때에 다른 트랜지스터 사이에서 전류 미러를 형성하는 트랜지스터 Q83을 사용하는 점에 특징을 갖는다. 스위치 소자 SW81 및 용량 소자 C81로 이루어지는 샘플 앤드 홀드(S/H) 회로와, 전류 미러에 의해 전류 카피어(90)와 마찬가지로 작용할 수 있다.
전류 미러(80)는 전압 동작점 설정부(7)로서 기능하는 전류 미러(70)의 구성 요소인 NchMOS 트랜지스터 Q72의 드레인측에, 드레인 및 게이트가 공통으로 접속되며, 또한 소스가 전원 VDD에 접속된 입력측의 소자인 PchMOS 트랜지스터 Q81과, 이 PchMOS 트랜지스터 Q81과 게이트가 공통으로 접속되고, 또한 소스가 전원 VDD에 접속된 출력측의 소자인 PchMOS 트랜지스터 Q82로 구성되어 있다. 양 PchMOS 트랜지스터 Q81, Q82로서는 동일한 특성이 이용된다.
또한, NchMOS 트랜지스터 Q71의 게이트는 스위치 소자 SW81을 통하여 용량 소자 C81의 일단 및 NchMOS 트랜지스터 Q83의 게이트에 접속되어 있다. 용량 소자 C81의 타단 및 NchMOS 트랜지스터 Q83의 소스는 전압 기준인 GND에 접속되어 있다.
스위치 소자 SW81에는 이것을 제어하는 제어 펄스 φRST가 공급되고, 제어 펄스 φRST가 H 기간만 스위치 소자 SW81이 도통하게 한다. 도 6에 도시한 바와 같이, 고체 촬상 소자(3)의 출력 전류가 리세트 기간에 있을 때에만, 스위치 소자 SW81을 도통(온)시킨다. 스위치 소자 SW81이 온하고 있을 때, NchMOS 트랜지스터 Q71, Q83은 전류 미러를 형성한다.
다음에, 이 실시 형태의 전류 신호 검출부(5)의 동작을 설명한다. 우선, NchMOS 트랜지스터 Q71, Q72는 전류 미러(70)를 형성하고 있으며, NchMOS 트랜지스터 Q72는 NchMOS 트랜지스터 Q71이 입력받은 신호 전류 IIN을 그대로 흘리도록 동작한다. 또한, NchMOS 트랜지스터 Q72의 출력 전류는 PchMOS 트랜지스터 Q81, Q82로부터 형성된 전류 미러(80)에 입력되고, PchMOS 트랜지스터 Q82 드레인에 그대로 출력 전류로서 나타난다.
예를 들면, 고체 촬상 소자(3)의 출력 전류가 리세트 기간에 있을 때에는 전류 미러(70)는 오프셋 전류 Ioff를 그대로 PchMOS 트랜지스터 Q81, Q82로 이루어지는 전류 미러(80)에 입력하고, 또한 전류 미러(80)는 리세트 기간의 오프셋 전류 Ioff를 그대로 NchMOS 트랜지스터 Q83이나 출력 단자 Iout로 출력한다.
또한, 이 리세트 기간에는 스위치 소자 SW81을 통하여 NchMOS 트랜지스터 Q71, Q83의 게이트끼리가 접속되어 전류 미러를 형성하기 때문에, 리세트 기간의 오프셋 전류 Ioff가 그대로 NchMOS 트랜지스터 Q83의 드레인에 나타난다. 또한, 이 때, NchMOS 트랜지스터 Q71의 게이트는 스위치 소자 SW81을 통하여 용량 소자 C81과 접속되기 때문에, NchMOS 트랜지스터 Q71의 게이트 전압은 용량 소자 C81에 기억 유지된다.
여기서, NchMOS 트랜지스터 Q83과 PchMOS 트랜지스터 Q82의 전류의 차분이 출력 단자 Iout에 출력되게 되지만, 이 시점에서는 NchMOS 트랜지스터 Q83과 PchMOS 트랜지스터 Q82는 서로 동일한 크기의 오프셋 전류 Ioff를 흘리기 때문에, 도 6의 (b)에 도시한 바와 같이, 출력 전류 Iout은 "0"이다.
다음에, 고체 촬상 소자(3)의 출력 전류가 검출되는 기간에서는 스위치 소자 SW81은 비도통 상태(오프)로 있다. 이 때, 리세트 기간에 NchMOS 트랜지스터 Q71이 흘리고 있는 전류에 대응한 게이트 전압이 용량 소자 C81에 기억 유지되고, NchMOS 트랜지스터 Q83의 게이트에 공급된다. 이 때문에, NchMOS 트랜지스터 Q83은 스위치 소자 SW81이 오프일 때에도 용량 소자 C81에 기억된 전압에 따른 전류를 흘린다.
NchMOS 트랜지스터 Q71, Q81을 동일한 사이즈로 해두면, 스위치 소자 SW81이 오프 시에도 NchMOS 트랜지스터 Q83은 결과적으로 고체 촬상 소자(3)의 리세트 기간의 오프셋 전류 Ioff를 기억하고, 계속 흘린다. 즉, NchMOS 트랜지스터 Q83은 앞의 리세트 기간의 오프셋 전류 Ioff를 기억한 그대로이다.
또한, 검출 기간에는 NchMOS 트랜지스터 Q72는 NchMOS 트랜지스터 Q71과 전류 미러를 형성하고 있기 때문에, 검출 기간의 검출 전류 "Ioff-Isig"를 그대로PchMOS 트랜지스터 Q81, Q82로 이루어지는 전류 미러(80)에 입력하고, 또한 전류 미러(80)는 검출 기간의 검출 전류 "Ioff-Isig"를 그대로 NchMOS 트랜지스터 Q83이나 출력 단자 Iout로 출력한다.
여기서, NchMOS 트랜지스터 Q83과 PchMOS 트랜지스터 Q82의 전류의 차분이 출력 단자 Iout에 출력되게 되기 때문에, 도 6의 (b)에 도시한 바와 같이, "Iout=(Ioff-Isig)-Ioff=-Isig"가 되어, 신호 성분만이 출력 단자 Iout으로부터 출력되게 된다. 즉, 리세트 기간의 오프셋 전류 Ioff를 NchMOS 트랜지스터 Q83으로부터 흘리고, 검출 기간의 검출 전류 "Ioff-Isig"를 PchMOS 트랜지스터 Q81, Q82로 이루어지는 전류 미러(80)로 반복하여 흘림으로써 감산을 행함으로써, 오프셋 성분 Ioff를 포함하지 않은 순수한 신호 성분"-Isig"을 생성하도록 한다.
결국, 전류 샘플링부(9)는 전류 신호 IIN에서의 검출 기간에는, 전류 미러(80)의 출력측의 소자인 PchMOS 트랜지스터 Q82로부터 출력되는 전류 성분 "Ioff-Isig"와 용량 소자 C81이 유지하고 있는 전압에 따른 전류 성분 Ioff와의 차를 구함으로써, 오프셋 성분이 억제된 신호 성분 "-Isig"를 추출한다.
이와 같이, 전류 샘플링부(9)로서 전류 카피어를 이용하지 않은 도 6에 도시하는 실시 형태의 구성에서도, 전류 카피어를 이용한 제5 실시 형태와 출력 전류의방향이 반대로는 되지만, FPN의 원인이 되는 오프셋 전류 Ioff를 제거하여, 본래의 신호 성분 "-Isig"만을 출력 단자 Iout으로부터 전류 신호 Iout로서 추출할 수 있어, 전류 모드의 CDS 회로로서의 기능을 완수할 수 있다.
또, 도 3에 도시한 실시 형태와 달리, 리세트 기간에 스위치 소자 SW81로의 제어 신호 φRST가 오프일 때에는 리세트 노이즈 성분이 출력 단자 Iout에 나타나지만, 연속된 신호 전압으로 하는 과정, 즉 전류 클램프부(26) 내의 전류 전압 변환부(220)에 의한 I/V 변환 후에 샘플 앤드 홀드 회로에 의해 연속 신호로 변환되는 과정에서 제거할 수 있기 때문에 문제가 되지 않는다.
또한, 이 실시 형태의 회로도, NchMOS 트랜지스터 Q71, Q72로 이루어지는 하나의 전류 미러(70)와, 스위치 소자 SW81, 용량 소자 C81, 및 PchMOS 트랜지스터 Q81, Q82로 이루어지는 하나의 전류 미러(80), 및 스위치 소자 SW81이 온하고 있을 때에 NchMOS 트랜지스터 Q71 사이에서 전류 미러를 형성하는 NchMOS 트랜지스터 Q83으로 구성되는 전류 샘플링부(9)만으로 구성되어, 앞의 실시 형태와 거의 마찬가지로 매우 회로 구성이 간단하고 소자수가 적다고 하는 특징을 갖는다. 또한, 전류 샘플링부(9)의 제어도 리세트 기간 내에 기억, 검출 기간 내에 출력과, 2개의 페이즈를 갖출 뿐이기 때문에, 매우 제어가 간단하다는 특징을 갖는다.
도 7은 클램프 회로의 다른 실시 형태의 구성예를 도시하는 도면이다. 여기서, 도 7의 (a)는 그 구성을 나타내는 블록도이고, 도 7의 (b)는 이 클램프 회로에서 사용되는 펄스 신호의 타이밍차트이다.
본 실시 형태의 클램프 회로(300)의 구성은, 신호 처리 계통용 A/D 변환기(28)와는 독립적으로 설치된 전용 A/D 변환부를 포함하는 디지털 회로의 연산 처리부를 구비하고, 디지털 회로의 처리 결과(디지털값)를 D/A 변환기를 이용하여 아날로그 전압 신호로 되돌리고, PchMOS 트랜지스터(252b)의 입력 전압으로서 공급함으로써, PchMOS 트랜지스터(252b)에서 클램프 전류 Scp를 발생시키는 구성으로 한 점에 특징을 갖는다. 또한, 이 클램프 회로(300)는 응답 속도가 비교적 고속인 스타트 업 모드와, 응답 속도가 비교적 저속인 노멀 모드 중 어느 하나에서 동작 가능하게 구성되어 있다.
도 7의 (a)에 도시한 바와 같이, 본 실시 형태의 클램프 회로(300)는 앞의 실시 형태의 클램프 회로(250)에서의 차동 증폭기(252a)에 상당하는 비교기(302)와, 비교 펄스 CP의 수를 카운트하는 업 다운 카운터(304)와, 업 다운 카운터(304)의 카운트값 CNT가 소정 조건에 맞는지의 여부를 판정하는 판정 회로(306)를 구비한다. 업 다운 카운터(304)의 리세트 단자 RST에는 인버터(308)에서 수직 동기 신호 VS를 반전시킨 반전 수직 동기 신호 NVS가 입력되고, 이 반전 수직 동기 신호 NVS마다 카운트값 CNT1이 리세트되도록 되어 있다.
또한, 클램프 회로(300)는 업 다운 카운트 기능을 갖는 레지스터 카운터(310)와, 레지스터 카운터(310)의 카운트값 CNT2를 직접 아날로스 전압으로 변환하는 D/A 변환기(312)와, D/A 변환기(312)로부터 출력된 아날로그 전압을 전류 신호로 변환하는 전압 전류 변환기(V/I 변환기)(314)를 구비한다. 전압 전류 변환기(314)로부터 출력되는 전류 신호(클램프 전류 Scp)는 전류 전압 변환부(220)의입력부로 공급된다.
레지스터 카운터(310)로부터 전류 전압 변환부(220)까지의 제어계통은 카운트값 CNT2를 업하면 OPB 레벨이 상승하고, 반대로 카운트값 CNT2가 다운하면 OPB 레벨을 저하시키는 극성으로 한다. 전압 전류 변환기(314)로서는, 앞의 실시 형태의 클램프 회로(250)에서의 PchMOS 트랜지스터(252b)를 이용하면 된다. 이 경우, D/A 변환기(312)의 출력을 PchMOS 트랜지스터(252b)의 게이트 단자에 접속한다. 상기와 같은 제어 극성이 되도록 필요에 따라 반전 증폭기 등을 설치하면 된다.
레지스터 카운터(310)는 클램프 회로(300)의 동작 모드에 따라서 카운트하는 대상이 다르게 되어 있다. 이 구조를 위해 클램프 회로(300)는 모드 전환 판정 회로(320)와, 이 모드 전환 판정 회로(320)의 제어 하에서 레지스터 카운터(310)의 클럭 단자 CK에 입력되는 펄스를 수직 동기 신호 VS 및 비교 펄스 CP 중 어느 한쪽으로 전환하는 제1 스위치(322)와, 동일하게 레지스터 카운터(310)의 업/다운 전환 단자(U/D)에 입력되는 신호를 비교기(302)의 출력 및 판정 회로(306)의 어느 한쪽으로 전환하는 제2 스위치(324)를 구비한다.
업 다운 카운터(304)와 레지스터 카운터(310)는 카운트 대상이 다르지만, 기본적인 동작은 업 다운 카운트 기능을 구비하는 점에서 동일하다. 단, 레지스터 카운터(310)의 카운트값 CNT2는 직접 후단의 D/A 변환기(312)의 레지스터값을 담당하게 되기 때문에, 레지스터 카운터(310)에는 수속시키고자 하는 OPB 레벨에 따른 초기값 D1이 세트된다.
그리고, 전류 전압 변환부(220)로부터 얻어지는 촬상 신호 S3을 디지털 신호로 변환하고 디지털 신호 처리를 하는 신호 처리 계통용 A/D 변환기(28)와는 독립적으로, 신호 처리 계통용 A/D 변환부보다도 비트 분해능이 뒤떨어지는 직류 레벨 비교용 A/D 변환부로서, 비교기(302)나 업 다운 카운터(304) 혹은 레지스터 카운터(310)가 설치되어 있다.
예를 들면, 스타트 업 모드 시에는 비교기(302)와 레지스터 카운터(310)에 의해 사실상의 샘플링 주파수가 비교 펄스 CP의 주파수가 되는 실질적으로 1 비트의 A/D 변환부가 구성된다. 또한 노멀 모드 시에는 비교기(302)와 업 다운 카운터(304)에 의해 실질적으로 1 비트의 A/D 변환부가 구성된다. 또한, 판정 회로(306)나 레지스터 카운터(310)는 직류 레벨 비교용 A/D 변환부로서 기능하는 비교기(302)나 업 다운 카운터(304) 혹은 해당 레지스터 카운터(310)에 의해 얻어진 디지털 데이터에 기초하여, 직류 레벨과 기준치와의 차에 따른 제어 전압 신호를 디지털 신호 처리에 의해 구하는 디지털 연산 처리부로서 기능한다.
클램프 회로(300)에서 사용되는 동작 제어용 수직 동기 신호 VS 및 비교 펄스 CP는 도시하지 않은 타이밍 제너레이터로부터 발생한다. 여기서, 도 7의 (b)에 도시한 바와 같이, 수직 동기 신호 VS는 1 프레임(또는 1 필드)의 최초에 송출되는 펄스이다. 또한 비교 펄스 CP는 감광부(10)의 각 수평 주사 라인(1H)의 최초에 송출되는 수평 동기 신호 HS에 연동하여, 수평 주사 방향의 선두측에서의 OPB 화소 위치에서 송출되는 펄스이다. 이 비교 펄스 CP는 고체 촬상 소자(3)의 수평 주사 방향의 선두측에 준비된 OPB 화소의 임의의 1열의 출력 신호와 기준 전압을 비교 펄스 CP의 타이밍에서 비교하기 위한 것이다. 또, 수직 주사 방향의 선두측에서의OPB 화소 위치에서는, 이 비교 펄스 CP가 송출되지 않게 한다.
비교기(302)의 한쪽 입력 단자에는 기준 전압 발생 회로(303)로부터 기준 전압 V3이 입력된다. 기준 전압 발생 회로(303)는 고정된 기준 전압이 아니고, 비교 펄스 CP마다 대략 일정 폭으로 스윙시킨(고전압측과 저전압측을 교대로 전환한) 기준 전압 V3을 발생한다. 기준 전압 V3은 OPB 레벨을 수속시키고자 하는 전압으로, 그 중앙값 V30과 스윙폭 ΔV3은 전류 클램프부(26)의 후단의 신호 처리에 맞추어 결정된다.
비교기(302)는 이 기준 전압 V3과 전류 전압 변환부(220)로부터 출력되는 전압 신호 S3과의 대소를 비교하여 결과를 디지털값으로 출력한다. 구체적으로는, "기준 전압 V3>전압 신호 S3"이면 "H(하이)"를 출력하고, 그 이외에는 "L(로우)"를 출력한다. 이 비교 결과는 스타트 업 시에는 레지스터 카운터(310)의 업/다운 전환 단자(U/D)에 입력되고, 노멀 모드 시에는 업 다운 카운터(304)의 업/다운 전환 단자(U/D)에 입력된다.
업 다운 카운터(304) 및 판정 회로(306)는 노멀 모드 시에만 동작하는 부분이다. 업 다운 카운터(304)는 이 업/다운 전환 단자(U/D)가 "H" 즉 "기준 전압 V3> 전압 신호 S3"일 때에 비교 펄스 CP가 클럭 단자 CK에 입력되면 카운트값 CNT1를 "+1"한다. 반대로, 업/다운 전환 단자(U/D)가 "L" 즉 "기준 전압 V3≤전압 신호 S3"일 때에 비교 펄스 CP가 클럭 단자 CK에 입력되면 카운트값 CNT1을 "-1"로 한다.
여기서 도 7의 (b)에 도시한 바와 같이, 비교 펄스 CP는 OPB 화소 위치에서송출되는 것이기 때문에, 결과로서, 비교기(302)와 업 다운 카운터(304)에 의해 수평 주사 방향의 OPB 화소의 소정열의 출력 신호 S3과 기준 전압 V3을 비교 펄스 CP의 타이밍에서 비교하고, 그 비교 결과를 업 다운 카운터(304)의 카운트값 CNT1에 반영시키게 된다.
업 다운 카운터(304)의 카운트값 CNT1은 판정 회로(306)의 한쪽의 입력 단자에 입력된다. 판정 회로(306)는, 구체적으로는 디지털 비교기로서 구성되어 있으며, 판정 기준으로서 D0(디지털값)이 다른 쪽의 입력 단자에 입력되어 있다.
판정 회로(306)는 업 다운 카운터(304)의 카운트값 CNT1이 플러스의 판정 기준치 "D0"을 상회하면, 다음의 수직 동기 신호 VS에서 레지스터 카운터(310)의 카운트값 CNT2를 "-1"로 하는 신호를 출력한다. 반대로, 마이너스의 판정 기준치 "-D0"을 하회하면, 레지스터 카운터(310)의 카운트값 CNT2를 "+1"하는 신호를 출력한다. 판정 회로(306)의 출력은 레지스터 카운터(310)의 업/다운 전환 단자(U/D)에 입력된다.
비교기(302)의 비교 출력을 사용하는 것이 스타트 업 모드 시에는 레지스터 카운터(310), 노멀 모드 시에는 업 다운 카운터(304)인 점에서 다르지만, 그 비교 출력에 기초한 카운트 동작은, 스타트 업 모드와 노멀 모드 모두, 수평 동기 신호 HS 후의 비교 펄스 CP에서 행한다. 즉, 실질적으로는, 기준 전압 V3과 OPB 레벨과의 비교 동작은 수평 동기 신호 HS 후의 비교 펄스 CP만으로 행해진다.
따라서, 이 비교 펄스 CP가 액티브 이외의 시간대에는 비교기(302)나 기준 전압 발생 회로(303)는 동작 불필요하다. 오히려 동작시켜 두면, 비교기(302)나기준 전압 발생 회로(303)에는 DC 전류가 흘러, 불필요한 소비 전류가 되므로, 비교 펄스 CP가 액티브의 타이밍만 인에이블(Enable)이면 된다. 그래서, 본 실시 형태에서는 온 오프 제어부(309)에 의해 수평 동기 신호 HS에서 상승하여 비교 펄스 CP에서 하강하는 제어 신호를 만들고, 이 제어 신호에서 비교기(302)나 기준 전압 발생 회로(303)에 인에이블(Enable)을 걸도록 구성한다. 온 오프 제어부(309)의 구체적인 회로는 도시를 생략한다. 이에 의해, 소비 전류를 삭감할 수 있다.
상기 구성의 클램프 회로(300)는 스타트 업 모드 및 노멀 모드 중 어느 하나에서도, 전류 전압 변환부(220)가 출력하는 전압 신호 S3의 OPB 화소 출력 레벨이 기준 전압 V3보다 클 때 비교기(302)의 출력이 "L"이 되도록 접속되며, 레지스터 카운터(310)의 카운트값 CNT2를 "1" 작게 하고, D/A 변환기(312)의 아날로그 출력을 "1LSB"분 작게 하도록 작용한다. 이 결과, 전류 전압 변환부(220)의 OPB 화소 출력 레벨(OPB 레벨)도 작아져서 기준 전압 V3와의 차가 감소하도록, 전체가 부귀환 제어 시스템을 형성한다.
비교 펄스 CP와 수직 동기 신호 VS는, 도 7의 (b)에서 알 수 있듯이, 비교 펄스 CP 쪽이 고주파수이다. 따라서, 전압 전류 변환기(314)의 레지스터값을 설정하는 레지스터 카운터(310)의 클럭 입력 단자 CK에 비교 펄스 CP가 입력되고 있을 때에는, 전체 제어계는 비교적 고속으로 동작한다. 클램프 회로(300)는 이 동작 상태를 스타트 업 모드로 한다. 한편, 클럭 입력 단자 CK에 수직 동기 신호 VS가 입력되고 있을 때에는 전체의 제어계는 비교적 저속으로 동작한다. 클램프 회로(300)는 이 상태를 노멀 모드로 한다.
그런데, OPB 화소 출력과 기준 전압 V3과의 차가 전압 전류 변환기(314)의 "1LSB"의 변동에 의한 출력의 변화보다 작아지면, 비교마다 전압 전류 변환기(314)의 출력 전압을 올리거나 내리는 상태가 된다. 이 상태는 상기한 디지털 제어의 관점에서 보면 안정점이라 할 수 있지만, 이 전압 변동이 화상 얼룩으로 나타나면 안정점이라고는 할 수 없고, 오히려 발진 상태로 파악하는 쪽이 적절하다. 한편, 이 상태는 OPB 화소 출력과 기준 전압 V3이 충분히 가까운 것을 나타낸다.
그래서, 실제의 제어에 있어서는, OPB 화소 출력이 기준 전압 V3으로부터 크게 벗어나 있을 때에 기준 전압 V3에 근접하는 동작 상태를 스타트 업 모드(모드 출력 L)로 하고, 비교 펄스 CP에 기초하여 레지스터 카운터(310)를 카운트 동작시킴으로써 비교적 고속으로 동작시킨다. 그리고, 스타트 업 모드로 동작시켰을 때에 OPB 화소 출력과 기준 전압 V3이 충분히 가까운 상태가 된 것을 모드 전환 판정 회로(320)가 검지하면 저속 동작의 노멀 모드(모드 출력 H)로 이행시킨다. 그리고, 노멀 모드 시에는 상기 발진 상태가 생기지 않도록, 스타트 업 모드 시보다도 저속 또한 저감도로 동작시키는 것으로 한다.
모드 전환 판정 회로(320)는 D/A 변환기(312)의 출력 전압의 상승 상태에서 하강 상태로의 변화를 감시함으로써 OPB 화소 출력이 기준 전압 V3에 근접하는지의 여부를 판단한다. 이 판단 방법으로서는 D/A 변환기(312)의 출력 전압의 상승 상태로부터 하강 상태로의 변화를 레지스터 카운터(310)의 카운트값 CNT2의 상태에서 판단하는 1회로 행하는 것도 가능하다. 또한, 몇회의 상승 하강을 카운트하고 검지하는 것도 가능하다.
도 8은 클램프 회로(300)에서의 스타트 업 모드의 제어 동작을 도시하는 흐름도이다. 우선 클램프 회로(300)는 "스타트 업 모드의 초기화"를 행한다(S100). 예를 들면, 모드 전환 판정 회로(320)는 모드 출력을 "L"로 세트한다. 또한 클램프 회로(300)는 레지스터 카운터(310)에 초기값 D1을 세트한다. 이것을 받아, 전압 전류 변환기(314)로부터 초기값 D1에 따른 전압이 출력되고, 이것을 받은 전압 전류 변환기(314)가 초기의 클램프 전류 Scp를 전류 전압 변환부(220)의 입력부에 공급한다.
다음에, 클램프 회로(300)는 전류 전압 변환부(220)의 전압 신호 S3이 도시하는 OPB 레벨과 기준 전압 V3을 비교하고, 이 비교 결과를 D/A 변환기(312)의 레지스터값을 담당하는 레지스터 카운터(310)에 입력한다. 결과의 취득은 OPB 화소를 출력하고 있는 타이밍에서 상승하는 비교 펄스 CP에서 행함으로써 OPB 화소와 기준 전압 V3의 비교 결과로서 반영한다.
구체적으로는, 우선, 비교기(302)와 레지스터 카운터(310)에 의해 전류 전압 변환부(220)의 전압 신호 S3이 도시하는 OPB 레벨과 기준 전압 V3을 비교 펄스 CP에 기초하여 비교한다(S102). OPB 레벨이 기준 전압 V3보다도 크면, 레지스터 카운터(310)는 레지스터 카운터값 CNT2를 "-1"로 한다(S102-YES, S110). 이것을 받아, D/A 변환기(312)는 그 출력 전압을 저하시킨다(S112). 이에 의해, OPB 레벨이 저하한다(S114). 이 후, 단계 S102로 되돌아가, 다음의 수평 주사에 대하여 상기 처리(S102∼S114)를 반복한다. 즉, OPB 레벨이 기준 전압 V3 이하가 될 때까지, 수평 주사의 OPB 화소마다 상기 처리를 반복함으로써 OPB 레벨을 기준 전압 V3까지저하시킨다.
반대로, OPB 레벨이 기준 전압 V3 이하일 때(작거나 같을 때)는 레지스터 카운터(310)는 레지스터 카운터값 CNT2를 "+1"로 한다(S102-NO, S120). 이것을 받아, D/A 변환기(312)는 그 출력 전압을 상승시킨다(S122). 이에 의해, OPB 레벨이 저상승한다(S124). 이 후, 단계 S102로 되돌아가, 다음의 수평 주사에 대하여 상기 처리(S1O2∼S124)를 반복한다. 즉, OPB 레벨이 기준 전압 V3 이상이 될 때까지 수평 주사의 OPB 화소마다 상기 처리를 반복함으로써 OPB 레벨을 기준 전압 V3까지 상승시킨다.
이 과정에서, 모드 전환 판정 회로(320)는 레지스터 카운터(310)의 카운트값 CNT2를 감시하고, 카운트값 CNT2의 업으로부터 다운으로의 변화, 혹은 다운으로부터 업으로의 변화의 횟수를 카운트한다(S130). 그리고, 이 카운트 수가 미리 정하고 있는 노멀 모드로의 전환 조건을 만족하는지의 여부를 판정한다(S132). 전환 조건을 만족할 때에는, 모드 전환 판정 회로(320)는 모드 출력을 "L"로부터 "H"로 전환함으로써, 클램프 회로(300)를 노멀 모드로 이행시킨다(S134).
단계 S122, S132에 의한 OPB 레벨 제어 전압의 전환은 비교 펄스 CP마다 이루어지기 때문에, 비교적 고속의 제어 동작이 된다. 즉, 스타트 업 모드 시에는 OPB 클램프 레벨을 설정치로 급속히 수속시키는 모드로서 동작시킬 수 있다.
또, 노멀 모드로 이행한 후, 어떠한 원인으로 클램프 동작이 불안정한 OPB 레벨이 소정 범위 외로 되었을 때에는 모드 전환 판정 회로(320)는 모드 출력을 "H"로부터 "L"로 전환함으로써, 클램프 회로(300)를 스타트 업 모드로이행시킨다(S140). 이에 의해, 상기한 고속의 인입 동작을 재기동할 수 있다.
도 9는 클램프 회로(300)에서의 노멀 모드의 제어 동작을 설명하는 도면이다. 여기서, 도 9의 (a)는 제어 수순을 도시하는 흐름도이고, 도 9의 (b)는 기준 전압 발생 회로(303)가 발생하는 기준 전압 V3의 일례를 도시하는 도면이다.
스타트 업 모드로부터 노멀 모드로 이행하면, 클램프 회로(300)는 우선 업 다운 카운터(304)의 카운트값 CNT1을 초기화한다(S200). 또한, 이 노멀 모드에서는 비교기(302)의 비교 출력을 수직 동기 신호 VS에서 매회 클리어되는 레지스터 카운터(310)측으로 전환하여 입력한다.
그리고, 1 프레임 중, OPB 화소 출력의 레벨이 기준 전압 V3보다 크면 "+1",작으면 "-1"을 반복하고, 카운터값 CNT1이 플러스의 기준치 "D0"을 상회하면, 판정 회로(306)가 다음의 수직 동기 신호 VS에서 레지스터 카운터(310)의 카운트값 CNT2를 "-1"하는 신호를 보낸다. 반대로, 마이너스의 기준치 "-D0"을 하회하면, 카운트값 CNT2를 "+1"로 하는 신호를 보낸다.
구체적으로는, 우선 비교기(302)와 업 다운 카운터(304)에 의해, 전류 전압 변환부(220)의 전압 신호 S3이 나타나는 OPB 레벨과 기준 전압 V3을 비교 펄스 CP에 기초하여 비교한다(S202). OPB 레벨이 기준 전압 V3보다도 크면, 업 다운 카운터(304)는, 카운터값 CNT1을 "+1"한다(S204). 반대로, OPB 레벨이 기준 전압 V3 이하일 때(작거나 같을 때)는 업 다운 카운터(304)는 카운터값 CNT1을 "-1"한다(S206). 판정 회로(306)는 카운트값 CNT1과 판정 기준 D0을 비교하고, 그 결과를 레지스터 카운터(310)에 입력한다. 레지스터 카운터(310)의 클럭 단자 CK에는 수직 동기 신호 VS가 입력되어 있으며, 레지스터 카운터(310)는 판정 회로(306)의 판정 결과를 수직 동기 신호 VS마다 체크한다(S210).
여기서 도 9의 (b)에 도시한 바와 같이, 기준 전압 발생 회로(303)는 노멀 모드 시의 기준 전압 V3을 비교 펄스 CP마다 변동폭 ΔV3만큼 상하로 변동시킨다. 이에 따라서, 예를 들면, 업 다운 카운터(304)의 카운트값 CNT1이 "±64"를 초과한 곳에서 레지스터 카운터(310)를 동작시키도록 판정 회로(306)에 판정 기준치 D0으로서 "64"를 세트한다. OPB 화소 출력이 기준 전압 V3이 큰 레벨 "V3+"보다 큰 경우, 업 다운 카운터(304)는 비교 펄스 CP마다 "+1"을 반복하여 64회째의 비교로 "+64"에 도달한다(S202, S204, S210).
그리고, 카운터값 CNT1이 플러스의 기준치 "D0"(전례에서는 64)을 상회하면 판정 회로(306)의 판정 결과가 나타나 있을 때에는 레지스터 카운터(310)는 다음의 수직 동기 신호 VS와 동시에 카운트값 CNT2를 "-1"한다(S220). 이것을 받아, D/A 변환기(312)는 그 출력 전압을 저하시킨다(S222). 이것에 의해, OPB 레벨이 저하한다(S224). 이 후, 단계 S200으로 되돌아가, 다음의 프레임에 대하여 상기 처리(S200∼S224)를 반복한다. 즉, OPB 화소 출력이 기준 전압 V3의 중앙치 V30에 근접할 때까지, 상기 처리를 반복한다.
반대로, OPB 화소 출력이 기준 전압 V3이 작은 레벨 "V3-"보다 큰 경우, 업 다운 카운터(304)에 비교 펄스 CP 마다 "-1"을 반복하여 64회째의 비교로 "-64"에 도달한다(S202, S206, S210). 그리고, 카운터값 CNT1이 마이너스의 기준치 "-D0"(전례로서는 -64)을 하회하면 판정 회로(306)의 판정 결과가 나타나 있을 때에는,레지스터 카운터(310)는 다음의 수직 동기 신호 VS와 동시에 카운트값 CNT2를 "+1"한다(S230). 이것을 받아, D/A 변환기(312)는 그 출력 전압을 상승시킨다(S232). 이것에 의해, OPB 레벨이 상승한다(S234). 이 후, 단계 S200에 되돌아가, 다음의 프레임에 대하여 상기 처리(S200∼S234)를 반복한다. 즉, OPB 화소 출력이 기준 전압 V3의 중앙값 V30에 근접할 때까지, 상기 처리를 반복한다.
한편, OPB 화소 출력이 기준 전압 V3이 큰 레벨 "V3+"과 작은 레벨 "V3-"의 사이에 있을 때는, 비교 펄스 CP에 기초한 비교마다 업 다운 카운터(304)는 그 카운트값 CNT1에 대한 "+1"과 "-1"을 반복하게 된다. 이 결과, 업 다운 카운터는 "±64"에 도달할 수 없고 클램프 레벨은 고정된 그대로가 된다. 이와 같이, 기준 전압 V3의 변동폭 ΔV3은, 클램프 회로(300)의 불감대로서 작용한다. 클램프 레벨은 레지스터 카운터(310)의 카운트값 CNT2를 D/A 변환기(312)에서 아날로그값으로 변환한 것에 대응하는 것으로 이산적인 값을 취한다. D/A 변환기(312)의 1LSB 분에 따른 클램프 레벨 변동분보다 기준 전압 V3의 변동폭 ΔV3을 크게 취함으로써, OPB 화소 출력을 불감대로 될 수 있다.
즉, 이 노멀 모드에서는 스타트 업 모드보다도 저감도로 OPB 클램프 동작을 하게 할 수 있다. 또한 이것에 의해, 노이즈에 대한 안정성을 확보할 수 있다. 단, 현실적으로는, OPB 화소 출력에 노이즈가 혼입되기 때문에 평균적으로는 불감대로 되더라도, 순간적으로는 변동폭을 넘는 경우가 있다. 노이즈가 큰 경우, 확률적으로 앞의 예로 말하면 64회 카운트 업 혹은 카운트다운할 수도 있다. 이 변동은 다음의 프레임으로 되돌아가는 확률이 높고, 이것을 반복하면 "면 플리커"가된다. 이 경우에는, 기준 전압 V3의 변동폭 ΔV3을 조정함으로써, OPB 클램프의 감도를 설정할 수 있다.
또한, 노멀 모드에서는 레지스터 카운터(310)의 변화를 수직 동기 신호 VS에 동기하여 행한다. 즉 사실 상의 샘플링 주파수가 수직 동기 신호 VS의 주파수가 된다. 이것은 1매의 화상의 선두 부분에 클램프 레벨을 변화시키는 것을 의미한다. 이에 의해, 화상 도중에 클램프 노이즈가 혼입하는 것을 방지할 수 있다는 효과가 있다. 또한, 단계 S222, S232에 의한 OPB 레벨 제어 전압의 전환은 수직 동기 신호 VS마다 이루어지기 때문에, 비교적 느린 제어 동작이 된다. 이 점에서는 OPB 클램프 제어를 안정적으로 동작시키는 데에 있어 효과가 높다. 즉, 노멀 모드에서는 OPB 레벨이 기준치에 거의 수속된 곳에서 클램프 레벨의 변동에 대하여 감도가 낮은 상태에서 동작시킬 수 있다.
또, 노멀 모드로 이행한 후, 어떠한 원인으로 클램프 동작이 불안정한 OPB 레벨이 소정 범위 외가 되었을 때에는(S2O2), 모드 전환 판정 회로(320)는 모드 출력을 "H"로부터 "L"로 전환함으로써, 클램프 회로(300)를 스타트 업 모드로 이행시킨다(S240). 이에 의해, 스타트 업 모드에 의한 고속의 진입 동작을 재기동할 수 있다.
이상과 같이, 디지털 회로에 의한 연산 처리부는 고체 촬상 소자(3)가 출력하는 광학적 흑 레벨(OPB)을 임의의 일정한 설정값으로 고정시키기 위해서 필요한 DC 시프트량, 즉 고체 촬상 소자(3)에서의 OPB 클램프 레벨을 디지털값으로 유지함으로써, 아날로그값으로 유지할 때와 같은, 외장 용량을 필요로 하지 않는다. 이때문에, 부품 점수의 삭감이나 실장 면적을 축소하면서 화면 내에서의 흑 레벨 변동을 억제하는 OPB 클램프 기능을 디지털 처리로써 실현할 수 있다.
또한, 클램프 레벨을 디지탈화하는 회로(A/D 변환기)를 신호계통과는 독립적으로 설치함으로써, 저분해능의 A/D 변환기를 이용할 수 있다. 예를 들면, OPB 레벨의 디지탈화를 비교기(302) 즉 1 비트로 디지탈화하는 비교기를 이용할 수 있어, 다비트의 A/D 변환기를 사용하는 경우에 비하여, 샘플링 주파수를 낮게 함으로써 디지털 노이즈의 문제를 완화하고 회로 규모를 작게 할 수 있다. 따라서, 클램프 회로(300)를 고체 촬상 소자(3)와 동일한 반도체 기판 상에 집적함으로써 고집적화가 가능한 클램프 시스템을 갖는 고체 촬상 장치를 제공할 수 있다.
또한, OPB 레벨의 변동에 대한 동작 속도나 감도가 다른 복수의 모드를 전환 제어하는, 예를 들면 고속 또는 통상 감도의 스타트 업 모드와, 저속 또한 불감대를 갖는 노멀 모드를 구비함으로써, 고속의 진입과 노이즈에 대한 안정성이라는 상반된 특성을 갖게 할 수 있다. 이에 의해, 스탠바이 해제 시나 PGA의 게인 변경 등에 따른 급격한 오프셋량의 변동에 따른 대폭적인 클램프 레벨의 변동에 대하여, 급속히 값을 수속시킬 수 있고, 또 안정 상태에서는 감도를 억제함으로써, 노이즈에 의한 클램프 레벨의 변동을 억제할 수 있다.
도 10은 클램프 회로(250)의 다른 구성예를 나타내는 블록도이다. 상기 실시 형태의 구성으로는, 전류 신호 검출부(5)에서 얻어진 신호 전류 S0을 전류 전압 변환부(220)에서 전압 신호 S3으로 변환하고, 이 전압 신호 S3을 감시하여 DC 클램프를 실현했었지만, 본 실시 형태에서는 촬상 신호를 전류 모드 그대로 감시하도록구성한 점에 특징을 갖는다.
이 구성의 클램프 회로(250)는 전류 신호 검출부(5)로부터의 신호 전류 S2를 입력받는 전류 미러 구성의 전류 검지 회로(293)와, 전류 미러 구성의 기준 전류원(296)을 구비한다. 전류 검지 회로(293)는 입력받는 신호 전류를 S2를 차동 증폭기(252)로 전달하는 전류 미러부(294)와, 전류 미러부(294)에서 사영된 신호 전류 S2를 수취하여 전류 전압 변환부(220)로 전달하는 전류 미러부(295)를 포함한다.
차동 증폭기(252)의 소정 위치(장소는 회로 구성에 따라 변함)에는, 클램프의 타이밍을 규정하는 클램프 펄스가 입력된다. 구체적으로는, 고체 촬상 소자(3)의 OPB 화소 위치에 따른 펄스가 입력됨으로써, OPB 클램프가 실현된다. 이 차동 증폭기(252)는, 전류 입력 또한 전류 출력형으로, 전류 검지 회로(293)의 전류 미러부(294)에서 검지된 신호 전류 S2(혹은 이에 대응하는 전류)와 기준 전류원(296)으로 규정되는 기준 전류 S4를 비교하여, 그 차이가 없어지도록 전류 가산부(280)에 클램프 전류 Scp를 귀환시킨다. 이에 의해, 전류 클램프부(26)의 후단에 설치된 전류 전압 변환부(220)의 입력부에서는 신호 전류 S2의 DC 레벨이 일정치로 유지된다.
도 11은 촬상 신호를 전류 모드 그대로 감시하는 구성의 다른 예를 도시하는 도면이다. 이 구성의 클램프 회로(250)는 전류 신호 검출부(5)로부터의 신호 전류 S2를 스위치 소자(297a)를 통하여 입력받은 전류 미러 구성의 전류 검지 회로(298)와, 전류 미러 구성의 기준 전류원(299)을 구비한다.
스위치 소자(297a)는, 클램프 펄스로 제어되어 클램프 레벨을 감시하는 타이밍을 규정한다. 이에 대응하도록, 클램프 회로(250)와 전류 전압 변환부(220) 사이에는 클램프 펄스와 역극성의 펄스로 제어되는 스위치 소자(297b)가 설치된다. 이 스위치 소자(297b)는 클램프 펄스를 역극성으로 하기 위한 인버터(297c)를 통하여, 클램프 펄스에 의해 제어된다.
차동 증폭기(252)는 전류 입력 또한 전류 출력형으로, 전류 검지 회로(298)로 검지된 신호 전류 S2(혹은 이에 대응하는 전류)와 기준 전류원(299)으로 규정되는 기준 전류 S4를 비교하여, 그 차가 없어지도록 전류 가산부(280)에 클램프 전류 Scp를 귀환시킨다. 이에 의해, 전류 클램프부(26)의 후단에 설치된 전류 전압 변환부(220)의 입력부에서는 신호 전류 S2의 DC 레벨이 일정치로 유지된다.
또 도 10이나 도 11에 도시한 전류 모드 그대로 감시하는 구성에 있어서도, 전류 신호 검출부(5)와 전류 가산부(280) 사이에, 가변 이득 증폭기(200)를 설치해도 된다. 그리고 이 경우에도, 클램프 전류 Scp의 귀환처는, 가변 이득 증폭기(200)의 전단측 및 후단측(전류 가산부(280)의 바로 앞) 중 어느 하나라도 된다.
이상 설명한 바와 같이, 상기한 각 실시 형태에 따르면, CMOS 센서 등의 전류 출력형 고체 촬상 소자와의 조합에 있어서, 촬상 신호의 직류 레벨을 안정화시키는 클램프 회로를 전류 귀환형 클램프 회로로 함으로써, 종래와 같은 전압 귀환형의 구성인 경우에 필요하던 전압 가산기나 DC 성분을 차단하기 위한 용량 소자 등이 불필요해지고, 단순하게 신호 전류에 클램프 전류를 귀환하는 것만으로, 출력신호의 DC 레벨을 안정화하는 직류 클램프가 가능해진다. 이 때문에, 부품 점수를 삭감할 수 있고, 또 신호가 통과하는 회로 수를 줄일 수 있기 때문에, 노이즈의 혼입 등도 적게 할 수 있다.
또한, 클램프 전류를 주입하는 회로 자체는 MOS 트랜지스터의 정전류 특성을 이용함으로써 간단히 형성할 수 있어, 시스템의 단순화나 소자수의 저감에 공헌할 수 있다. 즉, 전류 출력형 고체 촬상 소자와의 조합에 있어서, 전류 신호 검출부를 구성하는 전압 동작점 설정부나 전류 샘플링부 혹은 클램프부를 모두 전류 동작형 구성으로 함으로써, 촬상부(수광부/화소부)와 동일한 반도체 기판에 전류 신호 검출부나 클램프부를 형성한 일체형의 고체 촬상 소자 그 자체를 촬상 장치로 할 수 있어 매우 바람직하다.
또한, CDS 회로나 PGA 회로도 전류형의 신호 처리를 행하는 구성으로 하고, 이들과 전류 귀환형 클램프부를 조합함으로써, 한정된 전원 전압 중에서 신호를 처리하는 경우에서, 전압 신호로 처리하는 것보다도 회로의 다이내믹 범위를 확보하기 쉽다는 이점도 있다.
이상, 본 발명을 실시 형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 발명의 요지를 일탈하지 않은 범위에서 상기 실시 형태에 다양한 변경 또는 개량을 더할 수 있고, 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함된다.
또한, 상기한 실시 형태는 청구항에 따른 발명을 한정할만한 것은 아니고, 또한 실시 형태 중에서 설명되고 있는 특징의 조합 전부가 발명의 해결 수단에 필수라고는 한정하지 않는다. 상술한 실시 형태에는 여러 단계의 발명이 포함되어 있으며, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 여러가지의 발명을 추출할 수 있다. 실시 형태에 나타나는 모든 구성 요건으로부터 몇몇 구성 요건이 삭제되어도, 효과가 얻어지는 한, 이 몇몇 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
예를 들면, 상기 실시 형태에서는 전류 모드로 CDS 기능을 하는 전류 신호 검출부(5)의 구체예에서, 본원 출원인에 의한 일본 특원 2002-102108호에 기재된 제1 혹은 제6 실시 형태의 구성을 이용하였지만, 이것에 한하지 않고, 일본 특원 2002-102108호에 기재된 그 밖의 실시 형태의 구성을 이용할 수도 있다. 물론, 일본 특원 2002-102108호에 기재된 구성예에 한하지 않고, 고체 촬상 소자(3)에서 취득한 신호를 전류 신호로 전류 클램프부(26)측에 전달하는 구성이면 된다. 예를 들면, "IEEE TRANSACTIONS ON ELECTRON DEVICE, VOL44, No10 「On-Focal-Plane Signal Processing for Current-Mode Active Pixel Sensors」"에서 제안되는 2셀 구성의 전류 카피어를 이용한 FPN 억제 회로(CDS 회로)와 조합해도 된다.
또한 예를 들면, 고체 촬상 소자(3)와 전류 클램프부(26) 사이에 전류 모드로 동작하는 CDS 회로를 구비하지 않아도 된다. 이 경우, 전류 클램프부(26)의 후단에서 전압 모드로 CDS 처리를 하면 된다. 단 이 경우, 전술한 설명에서 알 수 있듯이, 전체로서의 회로 규모가 대폭 증가하기 때문에, 바람직하지는 않다. 즉, 전류 신호로서 촬상 신호를 출력하는 고체 촬상 소자(3)와 전류 모드로 클램프 동작하는 전류 클램프부(26)와의 조합에서는, 그 사이에 전류 모드로 CDS 처리하는전류 신호 검출부(5)를 설치하는 구성이 가장 바람직한 구성이 된다. 그리고, 이에 의해 부재를 극력 적게 할 수 있고 스페이스나 비용의 면에서 효과가 크다.
또한 상기 실시 형태에서는 MOS 트랜지스터를 이용하여 전압 동작점 설정부나 전류 샘플링부, 혹은 클램프 전류를 촬상 신호로 귀환시키기 위한 전류 귀환부를 구성하는 예를 설명하였지만, 접합형 전계 효과 트랜지스터나 바이폴라형 트랜지스터를 이용한 구성이어도 된다.
또한, 상기 실시 형태에서는 감광부가 행렬형태(2차원)로 배치된 에리어 센서를 예로 설명하였지만, 이에 한하지 않고, 라인 센서라도 된다.
또한, 상기 실시 형태에서 설명한 각 회로를, 이들과는 상보 관계가 되는 것으로 변형 가능한 것은 물론이다.
또한, 본 발명은 도 13에 도시한 바와 같은, 렌즈부를 포함하는 촬상 장치에도 적용할 수 있고, 그 촬상 장치가 전기 기기 모듈로서 전기 기기에 내장되면, 클램프 회로의 간략화에 의해 전기 기기 전체로서의 소형화를 달성할 수 있다.
이상과 같이, 본 발명에 따르면, 전류 귀환형 클램프 회로를 이용함으로써, 전압 귀환형인 경우에 필요한 전압 가산기나 DC 성분 차단하기 위한 용량 소자 등이 불필요해지고, 단순하게 신호 전류에 클램프 전류를 더해 주는 것만으로 직류 클램프가 가능해진다. 이에 따라, 출력 신호의 DC 레벨의 안정화나 아날로그 회로의 다이내믹 범위의 확보와 함께, 시스템의 단순화나 소자수의 저감에 공헌할 수 있다. 특히, CMOS 센서 등의 전류 출력형 고체 촬상 소자 및 전류 동작형 CDS 회로와 조합하는 경우에 유효하다.

Claims (18)

  1. 고체 촬상 소자로부터 전류 신호로서 출력되는 촬상 신호의 직류 레벨을 소정의 값에 근접시키기 위한 촬상 신호 처리 방법에 있어서,
    상기 촬상 신호에서의 소정 기간의 직류 레벨을 검지하고, 이 검지한 직류 레벨과 미리 정해져 있는 기준치와의 차가 대략 0이 되도록, 상기 촬상 신호에 클램프 전류가 귀환되는 것을 특징으로 하는 촬상 신호 처리 방법.
  2. 고체 촬상 소자로부터 전류 신호로서 출력되는 촬상 신호의 직류 레벨을 소정의 값에 근접하도록, 상기 촬상 신호에 클램프 전류를 귀환하는 전류 귀환부를 구비한 것을 특징으로 하는 촬상 신호 처리 장치.
  3. 제2항에 있어서,
    상기 촬상 신호에서의 소정 기간의 직류 레벨을 검지하고, 이 검지한 상기 직류 레벨과 미리 정해져 있는 기준치를 비교함으로써 상기 직류 레벨과 상기 기준치와의 차를 구하는 직류 레벨 비교부를 더 구비하고,
    상기 전류 귀환부는 상기 직류 레벨 비교부의 비교 결과에 따라 상기 촬상 신호에 상기 클램프 전류를 귀환시키는 것을 특징으로 하는 촬상 신호 처리 장치.
  4. 제3항에 있어서,
    상기 전류 귀환부는 상기 직류 레벨과 상기 기준치와의 차가 대략 0이 되도록 상기 촬상 신호에 클램프 전류를 귀환시키는 것을 특징으로 하는 촬상 신호 처리 장치.
  5. 제3항에 있어서,
    상기 고체 촬상 소자로부터 출력되는 촬상 신호를 전압 신호로 변환하는 전류 전압 변환부를 더 구비하고,
    상기 직류 레벨 비교부는 상기 전류 전압 변환부에 의해 변환된 상기 전압 신호에서의 상기 소정 기간의 직류 레벨과, 상기 미리 정해져 있는 기준치로서의 기준 직류 전압을 비교하는 것을 특징으로 하는 촬상 신호 처리 장치.
  6. 제3항에 있어서,
    상기 직류 레벨 비교부는 상기 직류 레벨과 상기 기준치와의 차에 따른 제어 전압 신호를 출력하는 제어 전압 발생부를 구비하고,
    상기 전류 귀환부는 상기 제어 전압 발생부로부터 출력된 상기 제어 전압 신호에 기초하여 상기 클램프 전류를 생성하는 전압 전류 변환부를 갖는 것을 특징으로 하는 촬상 신호 처리 장치.
  7. 제6항에 있어서,
    상기 전압 전류 변환부는 상기 제어 전압 신호가 게이트 단자에 인가되는MOS 트랜지스터를 포함하고 그 MOS 트랜지스터의 정전류 특성을 이용하여 상기 클램프 전류를 생성하는 것을 특징으로 하는 촬상 신호 처리 장치.
  8. 제3항에 있어서,
    상기 고체 촬상 소자의 각 화소로부터 화소 신호선을 통하여 출력되는 전류 신호에 포함되어 있는 오프셋 성분을 억제하는 것으로, 상기 화소 신호선을 통하여 출력되는 상기 전류 신호를, 그 전류 신호의 형태 그대로 입력받고, 상기 화소마다 입력받은 상기 전류 신호에서의 리세트 기간의 성분을 샘플링하고, 이 샘플링한 성분과 상기 전류 신호에서의 검출 기간의 성분과의 차를 구하고, 이에 의해 상기 오프셋 성분이 억제된 상기 촬상 신호를 추출하는 전류 신호 검출부를 더 구비하고,
    상기 직류 레벨 비교부는 상기 전류 신호 검출부가 검출한 상기 촬상 신호에서의 상기 소정 기간의 직류 레벨을 검지하는 것을 특징으로 하는 촬상 신호 처리 장치.
  9. 제8항에 있어서,
    상기 전류 신호 검출부는 상기 리세트 기간에 대응하는 입력 페이즈 시에 상기 전류 신호에서의 상기 리세트 기간의 전류 성분을 받아서 보유하고, 상기 검출 기간에 대응하는 출력 페이즈 시에는 상기 입력 페이즈 시에 보유한 전류 성분을 출력하는 전류 카피어를 구비하고,
    상기 전류 신호에서의 검출 기간에는 그 검출 기간의 성분과 상기 전류 카피어의 상기 전류 입출력 단자로부터 출력되는 성분과의 차를 구하는 것을 특징으로 하는 촬상 신호 처리 장치.
  10. 제9항에 있어서,
    상기 전류 귀환부는 상기 리세트 기간에는 상기 촬상 신호로의 상기 클램프 전류의 귀환을 정지하는 것을 특징으로 하는 촬상 신호 처리 장치.
  11. 제10항에 있어서,
    상기 전류 귀환부는 상기 리세트 기간에 상기 촬상 신호로의 귀환을 정지시킨 상기 클램프 전류를, 미리 정해진 기준 전압원에 환류시키는 것을 특징으로 하는 촬상 신호 처리 장치.
  12. 제11항에 있어서,
    상기 기준 전압원에 의해 동작 기준점이 설정되며, 상기 고체 촬상 소자로부터 출력되는 전류 모드의 촬상 신호를 전압 신호로 변환하는 전류 전압 변환부를 더 구비하는 것을 특징으로 하는 촬상 신호 처리 장치.
  13. 제3항에 있어서,
    상기 직류 레벨 비교부는 상기 촬상 신호를 디지털 신호로 변환하고 디지털 신호 처리를 하는 신호 처리 계통용 A/D 변환부와는 독립적으로, 상기 신호 처리계통용 A/D 변환부보다도 비트 분해능이 뒤떨어지는 직류 레벨 비교용 A/D 변환부를 갖는 것을 특징으로 하는 촬상 신호 처리 장치.
  14. 제13항에 있어서,
    상기 직류 레벨 비교부의 A/D 변환부는 상기 촬상 신호에서의 상기 소정 기간의 직류 레벨과 상기 미리 정해져 있는 기준값을 비교하는 1 비트의 A/D 변환부인 것을 특징으로 하는 촬상 신호 처리 장치.
  15. 제13항에 있어서,
    상기 직류 레벨 비교부는 상기 직류 레벨 비교용 A/D 변환부에 의해 얻어진 상기 소정 기간의 직류 레벨을 나타내는 디지털 데이터에 기초하여, 상기 직류 레벨과 상기 기준값과의 차에 따른 제어 전압 신호를 디지털 신호 처리에 의해 구하는 디지털 연산 처리부를 구비하고,
    상기 전류 귀환부는 상기 디지털 연산 처리부에 의해 얻어진 상기 제어 전압 신호에 기초하여 상기 클램프 전류를 생성하는 전압 전류 변환부를 갖는 것을 특징으로 하는 촬상 신호 처리 장치.
  16. 각 화소로부터의 전류 신호를 화소 신호선을 통하여 출력하는 고체 촬상 소자와,
    상기 고체 촬상 소자로부터 전류 신호로서 출력되는 촬상 신호의 직류 레벨을 소정의 값에 근접하도록, 상기 촬상 신호에 클램프 전류를 귀환하는 전류 귀환부를 구비한 것을 특징으로 하는 촬상 장치.
  17. 제16항에 있어서,
    상기 고체 촬상 소자로부터 상기 전류 신호로서 출력되는 촬상 신호에서의 소정 기간의 직류 레벨을 검지하고, 이 검지한 상기 직류 레벨과 미리 정해져 있는 기준치를 비교함으로써 상기 직류 레벨과 상기 기준치와의 차를 구하는 직류 레벨 비교부를 더 구비하고,
    상기 전류 귀환부는 상기 직류 레벨 비교부의 비교 결과에 따라 상기 촬상 신호에 클램프 전류를 귀환시키는 것을 특징으로 하는 촬상 장치.
  18. 제16항에 있어서,
    외부로부터의 광을 상기 고체 촬상 소자를 향하여 집광하는 렌즈부를 더 구비한 것을 특징으로 하는 촬상 장치.
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