KR20030090706A - 초기 지지물로부터 최종 지지물로 적어도 하나의 요소를선택적으로 이송하는 방법 - Google Patents

초기 지지물로부터 최종 지지물로 적어도 하나의 요소를선택적으로 이송하는 방법 Download PDF

Info

Publication number
KR20030090706A
KR20030090706A KR10-2003-7012916A KR20037012916A KR20030090706A KR 20030090706 A KR20030090706 A KR 20030090706A KR 20037012916 A KR20037012916 A KR 20037012916A KR 20030090706 A KR20030090706 A KR 20030090706A
Authority
KR
South Korea
Prior art keywords
support
layer
cutting
surface layer
label
Prior art date
Application number
KR10-2003-7012916A
Other languages
English (en)
Other versions
KR100878059B1 (ko
Inventor
피게크리스토프
아스빠르베르나르
블레뱅상
Original Assignee
꼼미사리아 아 레네르지 아토미끄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 꼼미사리아 아 레네르지 아토미끄 filed Critical 꼼미사리아 아 레네르지 아토미끄
Publication of KR20030090706A publication Critical patent/KR20030090706A/ko
Application granted granted Critical
Publication of KR100878059B1 publication Critical patent/KR100878059B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01094—Plutonium [Pu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
    • H01S5/0202—Cleaving
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0215—Bonding to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0217—Removal of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Thin Film Transistor (AREA)
  • Die Bonding (AREA)
  • Led Device Packages (AREA)
  • Dicing (AREA)
  • Micromachines (AREA)
  • Soundproofing, Sound Blocking, And Sound Damping (AREA)

Abstract

본 발명은 선택적 이송 방법에 관한 것으로, 미세 전자 소자 및/또는 광 전자 소자 및/또는 음향 소자 및/또는 기계적 소자로 구성되고 초기 지지물의 표면층에 형성된 적어도 하나의 요소로 이루어진 각 레이블을 상기 초기 지지물로부터 최종 지지물로 선택적으로 이송하는 방법에 있어서, a) 상기 초기 지지물의 표면 층 위에 이송 지지물을 고정하는 단계; b) 상기 표면 층에 해당하지 않는 초기 지지물 파트(part)를 제거하는 단계; c) 이송 지지물과 표면층으로 구성된 세트 위에, 상기 표면층의 두께에 따라 컷팅하되, 후에 절단될 존을 잔류시키도록 컷팅하여 상기 레이블들의 측면을 정의하는 단계; 절단될 수 있는 절단 존을 따라 상기 표면층의 두께에 따라 절단하여, 상기 레이블들의 측면을 정의하는 단계; d) 이송될 하나 또는 여러개의 상기 레이블들을 잡고, 상기 존들의 절단을 일으킬 수 있는 에너지를 입력하는 방식으로 상기 절단되어질 존에 에너지를 가하여 상기 존을 절단하는 단계; 및 e) 상기 d) 단계에서 절단된 레이블 또는 레이블들의 세트를 상기 최종 지지물 위에 이송하고 고정하는 단계를 포함한다.

Description

초기 지지물로부터 최종 지지물로 적어도 하나의 요소를 선택적으로 이송하는 방법{Process of selective transfer of at least one element from an initial support to a final support}
반도체 칩 또는 칩의 그룹을 수용 지지물로 이송하는 여러가지 방법들이 존재한다. "에피택셜 리프트 오프", 유기 또는 미네랄 접착(분자성 접착제를 사용), "플립 칩" 기술 등을 예로 들 수 있다. 플립 칩 기술은 앞의 두 기술들에 비해 작은 치수 또는 극도로 얇은 개별 소자에 적용하기 어렵다.
미네랄 접착 또는 분자성 접착 기술에 사용하는 다양한 물질들이 알려져 있다. 분자성 접착은 두 개의 서로 다른 형태의 접착(흡수성 접착 및 소수성 접착)을 포함한다. 흡수성 접착의 경우, 실리콘 산화물인 경우 Si-O-Si 결합을 형성하고 있는 구조 표면에 -OH 그룹이 반응하여 이루어진다. 반응형과 연관된 힘은 강하다. 접착 에너지는 상온에서 100mJ/㎡ 정도이고, 400℃에서 30분간 어닐링한 후에는 500 mJ/㎡이 된다. 소수성 접착의 경우, 실리콘 접착의 경우, Si-Si 결합을 형성하고 있는 구조 표면에 -H 또는 -F 그룹이 반응하여 얻어진다. 접착 에너지는 500-600℃의 온도에서의 흡수성 접착보다 약하다. 접착 에너지는 W.P.Maszara et al., 에 의해 J. Appl. Phys. 64(10). 1988년 11월 15일, pp 4943-4950의 "Bonding of silicon wafers for silicon-on-insulator"라는 논문에 개시되어 있는 블레이드(blade) 방법에 의해 일반적으로 결정된다.
부착 에너지의 조절은, FR-A-2 781 925 에 개시되어 있는 바와 같이, 요소의 부착 에너지는 이송 지지물에서 낮고 이송될 요소는 이송 지지물보다 수용 지지물에서 보다 강한 부착력을 가지는 것으로 취급될 수 있어서, n 개의 요소들 중에서선택적으로 이송할 수 있도록 하는, 가역적인 분자성 부착을 달성하는 것을 가능하게 한다. 상기 문헌에서, 부착력은 이송될 요소와 이송 지지물 사이의 부착력이 요소와 수용 지지물 사이의 부착력보다 낮다. 요소와 수용 지지물 사이를 부착시킬 경우 얻을 수 있는 에너지는 사용되는 표면 처리와 물질에 따라 상온에서 0 내지 200mJ/㎡ 의 부착 에너지이다. 이송될 요소와 이송 지지물 사이의 결합 에너지는 200mJ/㎡ 이하이다. 상기 문헌에서 기술된 방법으로는 이송 지지물에 강하게 결합된 요소, 예컨대 200mJ/㎡ 이상의 에너지로 부착된 요소를 이송하는 것이 불가능하다.
FR-A-2 796 491 은 이전에 부착된 이송 지지물 상에서 개별적으로 처리되던 칩을 최종 기판으로 이송하는 방법을 개시하고 있다. 이송 지지물을 관통하여 만들어진 개구부를 사용하여 칩은 이송 지지물 상에서 개별적으로 처리된다. 기계적(예를 들면, 송곳), 화학적 또는 기학(氣學)적 동작 또는 이들의 조합에 의한 수단에 의해 칩을 이송 지지물로부터 분리하여 수용 지지물에 부착되도록 할 수 있다. 이 방법은 칩이 이송 지지물에는 약하게 결합하고 수용 지지물에는 강하게 결합하도록 한다. 이 방법은 이송될 각 요소의 선택이 가능하도록 하기 위해서 이송 지지물에 대한 특별한 처리 방법을 요구한다. 또, "선택 및 배치(pick and place)" 장치 등의 표준화된 미세 전자 장치에 적합하지 않다.
US-A-6 027 958 및 WO-A-98/02921호는 집적 밀도를 증가시키고 구성 요소들이 덜 깨지도록 하기 위한 목적으로 SOI 기판 위에서 처리된 미세 요소를 이송하는 방법을 개시하고 있다. 먼저, 미세 전자적인 일반적인 기술에 의해 구성 요소들을제조한후, 금속 증착에 의해 이들을 함께 연결한다. 이 방법에 따르면, 이송될 요소는 부착 물질에 의해 중지층이 형성된 이송 지지물위에 부착된다. 초기 기판을 제거하여 중지층을 드러낸다. 이어서, 구성 요소들을 수용 지지물위에 집합적으로 연결시킨다. 이어서, 이송 지지물을 제거한다.
이 방법은 수용 지지물로 박막층 상태인 구성 요소들의 세트를 이송시키는 것을 가능하게 한다. 따라서, 이 공정은 집합적인 공정이다. 이와 같은 이송 방법에서, 구성 요소들을 함께 다룰 수 있도록 하는 두꺼운 지지물과 함께 유지된다. 구성 요소들과 항상 접촉하고 있는 두꺼운 기판(초기 기판, 이송 지지물, 수용 지지물) 때문에 각각의 개별 구성 요소들은 다른 구성 요소들로부터 분리될 수 없다. 이 방법은 박막층 상태의 구성 요소들의 선택적인 전달이 가능하지 않도록 한다.
"에피택셜 리프트-오프" 라고 불리는 기술은 개별적인 방식으로 구성 요소를 이송하는 것을 가능하게 한다. 제1 단계는 에피택시에 의해 이송될 구성 요소를 제조하는 단계(단순 이송의 경우 미국특허 제4 883 561 참고)로 구성된다. 에피택셜 층은 반전될 수 있다(이중 이송의 경우 미국 특허 제5 401 983 참고). 구성 요소를 구성하는 모든 층들의 형성 전에, 희생층을 성장 기판 위에 에피택시시킨다. 레이블들은 포토리소그래피에 의해 정의된다. 수지를 레이블 위에 증착하여 레이블을 만곡시켜 오목 구조가 되도록 하여 아래 새김(under-engraving)의 재생과 공정 잔류물들의 배출이 가능하도록 한다. 이어서, 희생층을 습식 공정에 의해 처리한다. 에피택셜하게 형성된 막이 수지에 의해 만곡되어 있으므로, 막이 조금씩 아래로 굽어서, 공격 용액이 막과 기판 사이에 형성된 크랙으로 침투하는 것이 가능하도록한다. 공격이 완료되면, 진공 집게를 사용하여 막을 회복시키고 타겟 기판(미국 특허 제4 883 561호 참고) 또는 이송 지지물(미국 특허 제5 401 983호 참고) 위로 이송시킨다. 이송 후, 수지를 화학적으로 제거하고, 레이블들을 수용 기판 위에 이송시킨 후 계면에 트랩된 가스를 제거하기 위하여 가압하에서 열 처리를 한다.
상기 기술에서, 희생층이 에피택셜 층이므로, 에피택셜 리프트-오프라 칭하는 것이다. 요소들은 개별적으로 또는 집합적으로 이송 지지물 상에 이송될 수 있으며 수용 지지물 상에서 반 데르 발스 힘에 의해 독립적으로 제조되어 이송 지지물이 제거된 후에 다시 가열된다. 이 방법의 주요한 장점은 초기 기판을 재생할 수 있다는 점이다. 그러나, 희생층의 측면 아래 새김으로 인해, 이송되는 칩의 크기가 제한된다. E. YABLONOVITCH et al.,의 논문(Appl. Phys. Lett. 56(24), 1990, page 2419)은 2㎝×4㎝ 가 최대 사이즈라고 언급하고 있으며, 공격에 상당히 오랜 시간이 걸린다고 개시하고 있다. 작은 측면 크기(1㎝ 이하)의 경우 최대 속도가 0.3 ㎜/h 이다. 게다가, 공격 잔류물을 방출하기 위해서는 공격 속도가 이송되어질 요소의 만곡 정도에 의존하므로, 이송 가능한 요소의 두께가 4.5㎛로 제한된다 (K.H. CALHOUN et al., IEEE photon. Technol. Lett., February 1993).
"리프트-오프" 기술은 수년간 알려져 왔다(미국 특허 제3 943 003 참고). 이 기술은 두꺼운 감광성 수지를 기판 위에 증착한 후, 노광시키고 물질, 일반적으로 금속을 증착하고자 하는 영역을 노출시키는 개구부를 형성한다. 물질은 저온 증착법(일반적인 기상법)에 의해 기판의 전면에 증착된다. 실제 물질은 수지가 개구된 위치에만 부착한다. 이어서, 수지는 용매(예를 들면, 아세톤)에 의해 용해되고 부착된 물질만 잔류하게 된다.
다른 방법이 EP-A-1 041 620 에 제안되어 있다. 이 방법은 박막 칩을 호스트 지지물로 이송하는 것을 가능하게 한다. 이들 방법들은 칩들의 개별적인 처리에 근거한다. 칩들은 이송 지지물위에 차례대로 접착되어 개별적으로 박막화된 후, 호스트 지지물로 이송된다. 기판으로부터 개별적인 이송 후에 행해지는 박막화는 집합적인 처리가 아니다.
본 발명은 레이블(label)이라 불리우는 하나 또는 여러개의 요소를 제조시 사용하는 지지물로부터 수용 지지물로 선택적으로 이송하는 방법에 관한 것이다.
본 발명은, 특히, 부분적으로 또는 완전히 완성된 반도체 칩을 제조시 사용한 초기 기판으로부터 미세 전자 기술에 의해 처리될 새로운 기판(또는 수용 지지물)으로 이송하는 방법에 관한 것이다.
특히, 본 발명은, 전기적으로 테스트된 칩, 예를 들면 1㎟ 내지 1㎠ 영역의 칩을 초기 기판으로부터 처리되거나 비처리된 반도체 물질, 투명 물질(예., 유리), 연성 또는 경성물질(예., 플라스틱), 세라믹 등으로 이루어진 지지물로 이송하는 것을 가능하게 한다. 예를 들면, 본 발명은 VCSEL(Vertical Cavity Surface Emitting Lasers) 등의 광전자 소자 또는 III-V족 반도체 요소를 얻기 위하여 미세 전자 기술에 따라 준비된 실리콘 플레이트위의 III-V족 반도체 소자 등을 초기 기판으로부터 이송하는 것을 가능하게 한다.
또, 본 발명은 전기적으로 테스트되고 필요에 따라 박막화된 전자 회로를 접착제 등을 사용하여 플라스틱 카드 위에 이송하여 스마트 카드를 만드는 분야에 적용할 수 있다.
본 발명의 장점 및 특징들은 첨부된 도면과 비-제한적인 실시예들로 제시된 발명의 상세한 설명을 참조함으로써 보다 자세히 이해될 수 있다.
도 1a 내지 도 1j는 본 발명에 따른 선택적 이송 방법을 수행하는 제1 실시예를 나타내는 단면도들이다.
도 2a 내지 도 2i는 본 발명에 따른 선택적 이송 방법을 수행하는 제2 실시예를 나타내는 단면도들이다.
도 3a 내지 도 3e는 본 발명에 따른 선택적 이송 방법을 수행하는 제3 실시예를 나타내는 단면도들이다.
본 발명의 목적은 호모 상태 또는 헤테로 상태의 박막 형태로 레이블들을 제조할 때 지지물로 사용된 초기 지지물로부터 최종 지지물로 선택적으로 이송하고자 하는 것이다. 특히, 본 발명은 반도체 물질로 제조된 전자 칩을 이송하고자 한다. 이송 대상은 하나 또는 여러개의 VCSEL 형의 레이저, 구(cavity) 형태의 여러개의 광감지소자 또는 광감지소자와 레이저의 조합일 수 있다. 또, 이송 대상은 하나 또는 여러개의 전자 구성 요소, 스마트 카드 회로, 박막 트랜지스터, 메모리 소자 또는 광전자 소자와의 조합, 전기적 또는 기계적 기능(MEMS) 소자 등일 수 있다.
본 발명은 전기적으로 제조되고, 제조 기판(예., GaAs 또는 InP) 위에서 테스트된 하나 또는 여러 개의 VCSEL 레이저로 구성된 칩을 실리콘 위에 제조된 독출 및 어드레스 회로 위로 이송하는 것을 가능하게 한다. 다른 응용예에서는, 본 발명은 광전자 구성 요소들을 유리, 웨이브 가이드 등의 광학적 기능만을 가지는 수용 지지물로 이송하는 것을 가능하게 한다. 또, 본 발명은 전자 회로로 구성된 반도체 요소를 스마트 카드 등의 상기 전자 회로에 의해 수행되는 기능을 실시하기 위해사용되는 수용 지지물 위로 이송하는 것을 가능하게 한다. 이와 같은 이송은 다양한 장점을 가지는데, 가장 큰 장점은 미세 전자 소자 분야에서 사용되어지는 에피택시, 증착, 또는 다른 방법에 의해서는 얻어지지 않는 품질로 전자적 또는 광학적 또는 광전자적 또는 기계적 기능을 기판 위에 집적할 수 있다는 것이다.
링크 변수(약 수백개)의 다양한 차이점을 가지는 구성 요소를 에피택셜하게 성장시키는 것은 구조적 결함으로 인하여 전기적, 광학적 특성이 저하되는 것을 억제할 수 있는 품질로 얻을 수 없다는 것이 자명하다. 다른 분야에서는, 미세 전자 공정으로는 플라스틱 지지물 위에 구성 요소들을 제조할 수가 없는데, 그 이유는 플라스틱 지지물이 그 특성상 반도체 산업에서 사용되는 온도에 견딜 수 없고, 전 공정(front-end) 단계에서의 청정 기준에 부적합하기 때문이다.
또, 본 발명은 "전 공정"에 적합한 분자성 접착제에 의한 결합을 사용함으로써 박막 구성요소와 함께 사용될 수 있다. 따라서, 이송 후에 고온 등의 공정으로 요소를 처리할 수 있다. 이 방식에 의해 요소와 지지물 사이의 에피택시 또는 연결 공정을 재개할 수 있다.
또, 레이블들의 이송은 구성 요소들이 만들어진 기판들 사이의 직경의 차이로부터 자유로울 수 있다. 특히, 이송될 특정 지역만이 구성 요소를 만드는데 사용되는 전체 플레이트 이송에 비해 시작 물질의 손실을 제한할 수 있다.
제조된 구성요소들 레이블 이송의 장점은 전기적으로 테스트된 회로를 이송할 수 있어서, 양호한 구성요소만을 이송할 수 있다는 것이다.
또, 박막화된 구성요소들의 이송은 수직적인 방해물을 감소시키고, 이들 구성요소들의 중량을 줄일 수 있으며, 나아가 이들이 덜 깨지도록 한다는 장점이 있다. 그러나, 박막층의 이송은 이들의 작은 크기로 인해 다루는 것이 어렵다. 다루는 것을 용이하게 하기 위해서, 이들 층들을 다루기 위한 강체(rigidificator)로 사용되는 이송 지지물을 사용하여 강제, 또는 심지어 깨짐 조건하에서 모양이 굽어지는 것을 방지할 수 있다. 강체란 프리 컷팅(pre-cutting)된 존(zone)의 절단을 방지할 수 있는 강도를 가지는 유기 또는 무기 지지물을 의미하고, 강체로 인해 칩의 세트를 지지하고 이송될 레이블들 또는 요소들의 분리 및/또는 깨짐 및/또는 절단을 방지한다. 예들 들어, 강체는 최소 두께가 200㎛인 단결정 실리콘 플레이트일 수 있다. 또, 강체는 유리 또는 가시광선, 적외선 또는 자외선에 투명한 물질로 제조될 수 있다. 이들은 칩이 지지물에 얼라인되는 것을 가능하게 할 수 있다. 또, 이는 부착층의 처리(예., 접착제는 자외선 조사에 의해 경화될 수 있다)가 가능하도록 한다.
레이블들을 이송하는데 사용되는 강체는 미세전자에서 공통적으로 사용되는 지지물(단결정 또는 다결정 기판, 유리 등) 또는 자외선에 민감한 플라스틱막, 이중면막, 연장 가능한 막, 테플론 막 등 일 수 있다. 또 강체는 이들 각각의 특성들을 보다 더 잘 사용할 수 있도록 하는 서로 다른 지지물의 조합일 수 있다.
강체는 집합적 단계에서 이송되어질 칩의 세트를 다룰 수 있다. 강체는 준비된 요소들 중에서 하나의 요소를 선택적으로 자유롭게 할 수 있다. 이를 위해, 이송될 요소들의 층들의 전부 또는 일부 및 강체의 전부 또는 일부에 대해서 프리-컷팅을 행한다. 따라서, 전체의 일체성을 유지하는 존이 유지되고, 기계적 및/또는열적 및/또는 화학적 에너지를 국지적으로 공급하여 이송될 요소들을 선택적으로 분리하는 것이 가능하다.
또 본 발명의 목적은 요소들을 경제적으로 이송할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 방법은 미세 전자 소자 및/또는 광 전자 소자 및/또는 음향 소자 및/또는 기계적 소자로 구성되고 초기 지지물의 표면층에 형성된 적어도 하나의 요소로 이루어진 각 레이블을 상기 초기 지지물로부터 최종 지지물로 선택적으로 이송하는 방법에 있어서,
a) 상기 초기 지지물의 표면 층 위에 이송 지지물을 고정하는 단계;
b) 상기 표면 층에 해당하지 않는 초기 지지물 파트(part)를 제거하는 단계;
c) 이송 지지물과 표면층으로 구성된 세트 위에, 상기 표면층의 두께에 따라 컷팅하되, 후에 절단될 존을 잔류시키도록 컷팅하여 상기 레이블들의 측면을 정의하는 단계;
d) 이송될 하나 또는 여러개의 상기 레이블들을 잡고, 상기 존들의 절단을 일으킬 수 있는 에너지를 입력하는 방식으로 상기 절단되어질 존에 에너지를 가하여 상기 존을 절단하는 단계; 및
e) 상기 d) 단계에서 절단된 레이블 또는 레이블들의 세트를 상기 최종 지지물 위에 이송하고 고정하는 단계를 포함한다.
구성 요소로는 이송 전 또는 후에 처리되거나 또는 이와 같이 사용될 수 있는 물질의 최소한의 한 층으로 이해할 수 있다. 물질은 반도체 물질(Si, SiC,GaAs, InP, GaN, HgCdTe), 압전 물질(LiNbO3, LiTaO3), 초전기 물질, 강유전체 물질, 자기 물질, 절연물질 중에서 선택될 수 있다.
만약, 표면층이 상기 요소를 덮는 부착층(adhesion layer)으로 구성되면, a) 단계는 상기 이송 지지물을 상기 부착층 위에 고정시키는 단계를 포함할 것이다. 부착층은 이중면 부착층 또는 폴리머 형 접착제(예를 들면, 폴리이미드, BCB, 에폭시 수지 또는 감광성 수지) 등의 접착제, 왁스, 실리콘 이산화물(SOG, PECVD 또는 열적 실리콘 이산화물) 및 실리콘으로부터 선택된 물질일 수 있다. 상기 부착층이 상기 요소들을 덮으면, 상기 부착층은 증착되고 폴리싱된 층일 수 있다.
a) 단계에서, 상기 고정은 열 처리에 의해 강화되는 분자성 부착제에 의해 행해질 수 있다.
b) 단계에서, 상기 표면층에 대응하지 않는 상기 초기 지지물 부분은 기계적 교정, 폴리싱, 건식 또는 습식의 화학적 공격, 약화된 층을 따른 절단 등에서 선택된 하나 또는 여러개의 방법에 따라 제거된다.
c) 단계에서, 절단은 건식 또는 습식의 화학적 새김, 톱질, 초음파, 열개(cleaving) 또는 레이저 빔 등에 의해 수행된다.
d) 단계에서, 상기 잡기(grasping)는 기계적 수단, 모세관 수단, 정전기적 수단 또는 기학적 수단(예., 흡인) 및/또는 화학적 수단에 의해 수행된다.
d) 단계에서, 에너지 입력은 기계적 및/또는 열적 및/또는 화학적 에너지의 입력일 수 있다. 절단은 이송될 상기 레이블(들)에 압력 및 흡인 효과를 조합하여가함으로써 수행될 수 있다.
바람직하기로는 a) 단계에서, 고정은 분자성 부착 또는 접착에 의해 행해질 수 있다. 부착은 접착제, 에폭시 수지 또는 반응성 또는 비반응성 금속층에 의해 행해질 수 있다.
e) 단계 후, 이송된 레이블 또는 레이블들의 세트에 대응하는 이송 지지물 파트를 적어도 부분적으로 제거할 수 있다. 이와 같은 제거는 리프트-오프 기술, 상기 부착층에 대한 화학적 공격 또는 선택적 공격, 기계적 힘의 적용 및 약화된 층을 따라 절단하는 방법 중에서 선택된 하나 또는 여러개의 방법에 의해 행해질 수 있다. 예를 들면, 약화된 층은 미세 구멍(cavity)의 생성 및/또는 이온 주입에 의해 얻어진 가스상의 미세 버블 또는 매몰 다공성 층의 존재 또는 상기 표면층을 상기 초기 지지물로부터 분리시킬 수 있는 기타 다른 수단들에 의해 얻어진다
c) 단계 전에, 이송 지지물에, c) 단계 동안 상기 지지물을 단단하게 유지할 수 있도록 하는 수단을 추가할 수 있다. c) 단계 후에, 상기 이송 지지물을 단단하게 하는 수단은 적어도 부분적으로 제거될 수 있다.
상기와 같은 수단은 모양을 기계적으로 구부러지게 해서, 절단 존에서 절단이 보다 쉽게 일어나도록 할 수 있다. 또, 이들 수단은 플라스틱 필름일 수 있다.
표면층은 상기 표면층에 대응하지 않는 상기 초기 지지물 파트에 인접한 적어도 하나의 중지층을 포함할 수 있다. 이 중지층 또한 제거될 수 있다.
a) 단계 전에, 미세 전자 소자 및/도는 광 전자 소자 및/또는 음향 소자 및/또는 기계적 소자로 구성되고 상기 요소는 이들의 동작 조건을 측정하기 위해서 테스트될 수 있다.
a) 단계에서, 상기 이송 지지물의 고정은 상기 표면층에 상기 이송 지지물을 형성하는 물질층을 증착함으로써 얻어질 수 있다.
c) 단계에서, 절단은 표면층으로부터 및/또는 이송 지지물로부터 행해질 수 있다.
상기 레이블을 상기 초기 지지물에 고정하기 전에, 표면 처리(세정, 희생층의 제거, 폴리싱)를 하여 고정력을 더 향상시킬 수 있다. 최종 지지물의 고정 동안, 상기 레이블 및 지지물상에 미리 설치된 마크를 사용하거나, 투명 물질로 이루어진 이송 지지물을 사용하여 상기 레이블은 상기 지지물 상에 얼라인될 수 있다.
e) 단계 후에, 능동 또는 수동 미세 전자 소자 및/또는 광-전자 및/또는 센서로 구성된 상기 요소를 노출시키는 단계를 계획할 수 있다.
초기 지지물이 실리콘 산화물층 및 상기 요소가 형성된 실리콘층을 순차적으로 지지하는 실리콘 기판으로 구성된 SOI 형이라면, 상기 실리콘 산화물층은 중지층으로 사용될 수 있다.
일반적으로, 본 방법은 미세전자 및/또는 광전자 기술에 의해 기판 위에 완전히 또는 부분적으로 제조된 요소에 적용된다. 가능하다면 요소들은 하나 또는 여러개의 화학적 중지층 상에 형성될 수 있다. 가능하다면, 요소들은 상기 초기 지지물 상에서 전기적인 테스트를 거칠 수 있다.
큰 표면 토폴로지가 존재하는 경우에는, 물질 증착 후 화학 기계적 폴리싱을 하거나 후속 폴리싱을 필요로 하지 않는 충분히 평탄한 물질로 표면 공간을 채움으로써 표면을 평탄화할 수 있다. 충진 물질층이 충분히 두껍고 단단하다면, 강체 기능도 수행하여 이송 지지물을 강화할 수 있다. 또, 충진 물질층은, 필요하다면, 부착 기능도 수행할 수 있다.
초기 지지물 상에 이송 지지물을 고정하기 위해서 분자성 부착, 접착제, 에폭시 수지 등 서로 다른 기술이 사용될 수 있다. 특히, 분자성 부착은 접촉하게 될 표면이 평탄할 경우 적절하다. 부착층은 이송 지지물 상에 표면층을 고정시키는데 유용하다. 부착층은 이중면 부착막, 폴리머형(폴리이미드, BCB, 에폭시 또는 감광성 수지)의 접착제, 왁스, 유리, SOG(spin on glass) 실리콘 산화물, 증착물, 또는 열처리물 등으로부터 선택된 물질로 제조될 수 있다.
레이블들을 잡는 것은 전통적인 선택 및 배치 기술에 의하거나 레이블을 잡고 이송되어질 레이블의 절단을 유도할 수 있도록 에너지가 국부적으로 가해질 수 있는 기타 다른 기술에 의해 행해질 수 있다. 바람직하기로는, 다른 레이블로부터 분리되어야 할 레이블에 압력을 가하면서 이를 빨아들일 수 있는 도구로 레이블을 다룬다. 상기 도구는 절단된 레이블을 최종 지지물상에 이송하는 것을 가능하게 한다.
바람직하기로는, 이송 지지물은 미세 전자 소자 기술분야에서 사용되는 값 싼, 예를 들면, 단결정 실리콘, 다결정 실리콘, 유리, 사파이어 등이다.
요소들은 여러개의 중지층을 포함하는 초기 지지물 상에 제조될 수 있다. 여러개의 중지층을 사용하는 것은 초기 지지물에 대한 화학적 공격을 받은 표면을 평탄화하는데 장점이 있다. 여러개의 중지층은 또 이송될 레이블의 수직적인 약화 및 이송 지지물에 기인하여 발생하는 파티클을 제거하는 것이 가능하도록 한다.
본 발명의 제1 실시예는 부분 단면도인 도 1a 내지 도 1j에 도시되어 있다.
도 1a는 초기 지지물로 사용되며, 그 위에 당업자에게 널리 알려진 기술에 따라 반도체 칩(11)(예., 광-전자 또는 미세-전자 요소)이 제조된 기판, 예컨대 GaAs 기판을 도시한다. 칩(11)은 적어도 하나의 중지층(12), 예컨대 AlxGa1-xAs 층에 의해 초기 지지물의 나머지로부터 분리되어 있다. 이 중지층은 건식 또는 습식의 화학적 새김 공정과 관련하여 중지층 또는 희생층으로 기능하므로, 이송이 보다 균일하게 일어나도록 한다.
도 1b에 도시되어 있는 바와 같이, 칩(11)을 포함하는 기판 표면(10)은 이송지지물 표면에 접착이 가능하도록 평탄화되어 있다. 접착제, 에폭시 수지 또는 유리, 실리카 또는 실리콘 등의 무기 물질로 이루어질 수 있는 층(13)을 증착하거나 엷게 바름으로써 평탄화시킬 수 있다. 필요하다면 층(13)을 평탄화할 수 있다. 중지층(12), 요소 또는 반도체 칩(11) 및 층(13)은 초기 지지물의 표면층을 구성한다.
도 1c에서, 이송 지지물(14)은 층(13)의 자유면에 부착된다. 층(13)이 에폭시 수지층이면, 폴리머화될 수 있다. 층(13)이 무기물층이라면, 열처리에 의해 이송 지지물(14)에 대한 부착 에너지를 증가시킬 수 있다.
도 1d와 같이, 초기 지지물(10), 보다 정확하게는 표면층에 대응하지 않는 초기 지지물 파트를 제거한다. 이 제거는 기계적 제거(rectification), 폴리싱 또는 건식 또는 습식의 화학적 공격 등의 종래의 방법 또는 종래의 방법들의 조합에 의해 진행된다. 요소의 완성 전에 이온 또는 가스를 사용하는 이온 주입에 의해 기판을 깊이 방향으로 약화시킬 수 있다. 기계적인 에너지를 가함으로써 기판 박층을 분리할 수 있다(FR-2 748 851).
도 1e에 도시되어 있는 바와 같이, 강체(15) 조각을 이송 지지물(14)의 자유면 상에 고정시킨다. 상기 조각(15)은 절단 지지물일 수 있다. 이어서, 이송될 레이블들을 절단(17)에 의해 수직적으로 프리-컷팅한다. 이송될 레이블(16)은 적어도 하나의 칩(11)을 포함한다. 레이블들의 프리-컷팅은 층들(12, 13)을 완전히 절단하고 이송 지지물(14)을 부분적으로 절단함으로써 수행된다. 프리-컷팅은 이송 지지물(14)내에서 절단될 존들을 잔류시킨다. 이 프리-컷팅은 화학적인 새김, 원형톱, 디스크 톱, 세(thread)톱, 또는 초음파 등에 의해 수행될 수 있다. 응용분야에 따라, 소자는 최종 지지물로의 이송 전 또는 후에 완성될 수 있다.
중지층(12)의 자유면은 선행 공정 동안 생성될 수 있으며 자유면이 분자성 부착제와 반응하지 못하도록 하는 파티클 및 오염원들을 제거하기 위해서 화학적으로 처리된다. 다양한 중지층이 사용될 수 있으며, 표면에 존재하는 오염원들을 동시에 제거하기 위해서 하나 또는 여러개의 중지층들이 건식 또는 습식 방법에 의해 화학적으로 또는 화학-기계적 폴리싱에 의해 제거될 수 있다. 또, 강체 조각(15)(도 1E 참고)은 화학적 처리와 양립할 필요가 없으며 표면이 분자성 부착의 대상이 되지 않으므로, 조각(15)은 도 1F에 도시되어 있는 바와 같이 컷팅(17)을 형성한 직후 제거될 수 있다.
이어서, 이송될 레이블들(16)은 가압, 진공 추출, 가압 및 진공 추출의 순차적인 적용, 가압 후 압력 감소의 순차적인 적용, 진공 추출 및 진공 감소의 순차적인 적용 등의 조건하에서 절단 존들을 절단하여 선택적으로 취한다. 바람직하기로는, 칩의 크기에 적합화된 진공 집게와 같은 이송될 레이블들 다루는 것이 가능하도록 하는 도구(18)에 순간적인 압력을 가하여서 절단한다.
도 1i에 도시되어 있는 바와 같이, 제거된 레이블(16)은 최종 지지물(19) 상에 분자성 부착에 의해 고정된다. 레이블(16)의 분자성 부착이 가능하도록 하기 위해서, 최종 지지물(19)에 대해서, 흡수성 화학 세정 또는 화학 기계적 폴리싱 등의 미세전자적 표면 처리를 할 수 있다.
이어서, 층(13)의 물질을 아래 새김에 의해 제거하여, 레이블의 나머지와 함께 이송된 이송 지지물 파트를 분리시킨다. 이송 지지물 파트를 전단(shearing)에 의해 제거한 후, 이어서, 층(13)의 물질을 화학적 공격에 의해 제거할 수도 있다. 그 결과 도 1j에 도시된 구조가 얻어진다.
본 발명의 제2 실시예는 부분 단면도인 도 2a 내지 도 2i에 도시되어 있다.
도 2a는 초기 지지물로 사용되는 기판(20)을 도시한다. 기판(20)은 화학적 중지층으로 사용되는 실리카층(22), 종래의 기술에 따라 그 위에 반도체 칩(21)이 제조되는 박막 실리콘층으로 구성된 SOI 기판이다. 실리카층(22)과 박막 실리콘층은 초기 지지물의 표면층을 구성한다.
본 실시예에서, 칩(21)(예., 미세전자 소자, TFT 트랜지스터 어드레싱 회로)이 선택적으로 이송될 대상물이다. 도 2b에 도시되어 있는 바와 같이 칩(21)의 자유면은 이송 지지물(24)과 상호 연결된다. 이송 지지물(24)은 추가적인 층의 존재없이 칩(21)의 자유 표면 상에 접착된다.
기계적 컷팅, 레이저 컷팅, 부분적인 열개, 결함 생성, 열개 개시 중에서 선택된 컷팅 방법에 의해, 초기 지지물(20), 실리카층(22) 및 박막층과 이송 지지물(24)의 일부에 컷팅(27)이 형성되고, 절단 존을 잔류시킨다. 컷팅(27)은 각각 하나의 칩을 포함하는 레이블(26)의 경계를 정한다. 이는 도 2c에 도시되어 있다.
이어서, 도 2d에 도시되어 있는 바와 같이 초기 지지물(20)의 대부분이 제거된다. 이 제거는 종래의 방법 또는 종래의 방법들의 조합에 의해 수행될 수 있다. 예를 들면, 기계적 제거, 폴리싱, 건식 또는 습식의 화학적 공격 등의 방법을 들수 있다. 제2 실시예에서는 기계적 제거만이 사용될 수도 있는데, 그 이유는 각 레이블의 이송면이 평탄화되고 접착될 필요가 없기 때문이다.
이송될 레이블들(26)을 선택적으로 취한 후, 본 발명의 제1 실시예에서 언급된 방법들 중 하나에 의해 절단 존을 절단한다(도 2e 및 도 2f 참고). 바람직하기로는, 이송될 레이블들 다루는 것이 가능하도록 하는 도구(28), 예컨대 진공 집게 등을 가압하여 절단한다.
선택된 레이블(26)은 접착 블록(201)을 통해 수용 지지부 또는 최종 지지부(29) 상에 접착된다. 이는 도 2g에 도시되어 있다. 최종 지지부(29)는 유기 물질일 수 있다. 최종 지지부(29)는 스마트 카드를 만들기 위한 전자 회로를 수용하는 카드일 수 있다. 용매(예., 상업적인 왁스 또는 아세톤)에 의해 제거될 수 있는 접착제를 선택할 수 있다.
여전히 최종 지지물 상에 이송된 칩(21)과 존재하는 이송 지지물(24) 파트는 제1 실시예에서 언급된 방법에 의해 제거될 수 있다. 그 결과 도 2h에 도시된 결과물이 얻어진다.
도 2i에 도시된 바와 같이 이송된 칩(21)에 대해서 기술적인 보충, 예컨대, 미세 전자 기술 분야에서 공지된 기술에 의해 금속 접촉(202, 203)이 만들어질 수 있다.
도 3a 내지 도 3e에 본 발명의 제3 실시예를 설명하기 위한 단면도들이 도시되어 있다.
도 3a는 초기 지지물로 사용되는 기판(30)을 도시한다. 기판(30)은 당업자에공지된 기술에 따라 그 위에 반도체 칩이 제조되는 GaAs 기판일 수 있다. 적어도 하나의 중지층(32), 예를 들면, AlxGa(1-x)As 가 반도체 칩을 기판으로부터 분리시킬 수 있다. 중지층(또는 선택적으로 중지층들)은 건식 또는 습식의 화학적 새김시 중지층 및 희생층으로 작용하므로, 이송에 보다 향상된 균일도를 제공한다.
본 실시예에서 반도체 칩은 기본적인 요소(31)와 참조부호 34로 지칭되고 그룹화된 보조 요소들로 구성된다. 따라서, 보조 요소들(34)이 이송 지지물을 구성하는 반면, 중지층(32) 및 기본적인 요소(31)가 초기 지지물의 표면층을 구성한다고 할 수 있다.
도 3b는 초기 지지물이 종래의 방법 또는 종래의 방법들의 조합에 의해 제거된 결과물을 도시한다. 기계적 제거, 폴리싱, 건식 또는 습식 방식의 화학적 공격을 예로 들 수 있다.
이송될 레이블들은 선행 실시예들에서 언급된 방법들 중 하나에 의해 프리-컷팅된다. 도 3c는 구조의 각 자유면에 컷팅이 형성된 것을 도시한다. 하나의 라인을 형성하는 컷팅들(37, 337)은 하나 또는 여러개의 기본적인 요소들(31)을 포함하는 레이블들(36)의 경계를 결정한다. 서로 정렬된 컷팅들(37, 337) 사이에 절단 존이 잔류한다.
이송될 레이블들(36)이 선택적으로 택해지고, 절단 존들이 제1 실시예에서 언급된 방법들 중 하나에 의해 절단된다(도 3d 참고). 바람직하기로는, 이송될 레이블들을 다루는 것이 가능하도록 하는 도구(38), 예컨대 진공 집게 등에 순간적인 압력을 가함으로써 절단한다.
분자성 접착에 의해 레이블(36)이 수용 지지물 또는 최종 지지물(39)상에 부착되고 도구(38)는 제거된다. 이는 도 3e에 도시되어 있다. 최종 지지물(39)에 대해서는 레이블의 분자성 접착을 보다 향상시키기 위해서 미세전자적인 표면 처리를 미리 실시했을 수도 있다.
미세 전자 소자, 광 전자 소자, 음향 소자, 또는 전자 기계적 소자와 관련된 분야에 적용 가능하다.

Claims (27)

  1. 미세 전자 소자 및/또는 광 전자 소자 및/또는 음향 소자 및/또는 기계적 소자로 구성되고 초기 지지물(10, 20, 30)의 표면층에 형성된 적어도 하나의 요소(11, 21, 31)로 이루어진 각 레이블(16, 26, 36)을 상기 초기 지지물로부터 최종 지지물(19, 29, 39)로 선택적으로 이송하는 방법에 있어서,
    a) 상기 초기 지지물(10, 20, 30)의 표면 층 위에 이송 지지물(14, 24, 34)을 고정하는 단계;
    b) 상기 표면 층에 해당하지 않는 초기 지지물 파트를 제거하는 단계;
    c) 상기 이송 지지물과 표면층으로 구성된 세트 위에, 상기 표면층의 두께에 따라 컷팅하되, 후에 절단될 존을 잔류시키도록 컷팅하여 상기 레이블들의 측면을 정의하는 단계;
    d) 이송될 하나 또는 여러개의 상기 레이블들(16, 26, 36)을 잡고, 상기 존들의 절단을 일으킬 수 있는 에너지를 상기 절단될 존에 가하여 상기 존을 절단하는 단계; 및
    e) 상기 d) 단계에서 절단된 레이블 또는 레이블들의 세트를 상기 최종 지지물(19, 29, 39) 위에 이송하고 고정하는 단계를 포함하는 것을 특징으로 하는 선택적 이송 방법.
  2. 제1 항에 있어서, 상기 표면층은 상기 요소들(11)을 덮는 부착층(13)으로 구성되고, 상기 a) 단계는 상기 이송 지지물(14)을 상기 부착층(13) 위에 고정시키는 단계를 포함하는 것을 특징으로 하는 선택적 이송 방법.
  3. 제2 항에 있어서, 상기 부착층(13)은 이중면 부착층 또는 접착제, 왁스, 실리콘산화물 및 실리콘으로 이루어진 그룹으로부터 선택된 물질인 것을 특징으로 하는 선택적 이송 방법.
  4. 제3 항에 있어서, 상기 접착제는 폴리이미드, BCB, 에폭시 수지 및 감광성 수지로 이루어진 그룹으로부터 선택된 접착제인 것을 특징으로 하는 선택적 이송 방법.
  5. 제2 항에 있어서, 상기 요소(11)를 덮는 부착층(13)은 증착되고 폴리싱된 층인 것을 특징으로 하는 선택적 이송 방법.
  6. 제1 항에 있어서, 상기 a) 단계에서, 상기 고정은 분자성 부착제에 의해 행해지는 것을 특징으로 하는 선택적 이송 방법.
  7. 제6 항에 있어서, 상기 분자성 부착제에 의한 고정은 열 처리에 의해 강화되는 것을 특징으로 하는 선택적 이송 방법.
  8. 제1 항에 있어서, 상기 b) 단계에서, 상기 표면층에 대응하지 않는 상기 초기 지지물 파트는 기계적 교정, 폴리싱, 건식의 화학적 공격, 습식의 화학적 공격 및 약화된 층을 따른 절단으로 이루어진 그룹에서 선택된 하나 또는 여러개의 방법에 따라 제거되는 것을 특징으로 하는 선택적 이송 방법.
  9. 제1 항에 있어서, 상기 컷팅은 건식의 화학적 새김, 습식의 화학적 새김, 톱질, 초음파, 열개 또는 레이저 빔에 의해 수행되는 것을 특징으로 하는 선택적 이송 방법.
  10. 제1 항에 있어서, 상기 d) 단계에서, 상기 잡기는 기계적 수단, 모세관 수단, 정전기적 수단, 기학적 수단 및/또는 화학적 수단에 의해 수행되는 것을 특징으로 하는 선택적 이송 방법.
  11. 제1 항에 있어서, 상기 d) 단계에서, 상기 에너지 입력은 기계적 및/또는 열적 및/또는 화학적 에너지의 입력인 것을 특징으로 하는 선택적 이송 방법.
  12. 제1 항에 있어서, 상기 d) 단계에서, 상기 절단은 이송될 상기 레이블(들)(16, 26, 36)에 압력 및 흡인 효과를 조합하여 가함으로써 수행되는 것을 특징으로 하는 선택적 이송 방법.
  13. 제1 항에 있어서, 상기 e) 단계에서, 고정은 분자성 부착 또는 접착에 의해 얻어지는 것을 특징으로 하는 선택적 이송 방법.
  14. 제13 항에 있어서, 상기 e) 단계에서, 상기 고정은 접착제, 에폭시 수지, 반응성 금속층, 또는 비반응성 금속층에 의한 접착에 의해 얻어지는 것을 특징으로 하는 선택적 이송 방법.
  15. 제1 항에 있어서, 상기 e) 단계에서, 상기 이송된 레이블(들)(16, 26)에 대응하는 이송 지지물(14, 24) 파트를 적어도 부분적으로 제거하는 것을 특징으로 하는 선택적 이송 방법.
  16. 제15 항에 있어서, 상기 제거는 리프트-오프 기술, 상기 부착층에 대한 화학적 공격, 상기 부착층에 대한 선택적 공격, 기계적 힘의 적용 및 약화된 층을 따라 절단하는 방법 중에서 선택된 하나 또는 여러개의 방법에 의해 행해지는 것을 특징으로 하는 선택적 이송 방법.
  17. 제1 항에 있어서, 상기 c) 단계에서, 상기 c) 단계 동안 상기 이송 지지물(14)을 단단하게 유지할 수 있도록 하는 수단(15)을 추가하는 것을 특징으로 하는 선택적 이송 방법.
  18. 제17 항에 있어서, 상기 c) 단계에서, 상기 이송 지지물(14)을 단단하게 하는 수단(15)이 적어도 부분적으로 제거되는 것을 특징으로 하는 선택적 이송 방법.
  19. 제1 항에 있어서, 상기 표면층은 상기 표면층에 대응하지 않는 상기 초기 지지물(10, 20, 30) 파트에 인접한 적어도 하나의 중지층(12, 22, 32)을 포함하는 것을 특징으로 하는 선택적 이송 방법.
  20. 제19 항에 있어서, 상기 중지층 또한 제거되는 것을 특징으로 하는 선택적 이송 방법.
  21. 제1 항에 있어서, 상기 a) 단계에서, 상기 미세 전자 소자 및/또는 광 전자 소자 및/또는 음향 소자 및/또는 기계적 소자로 구성된 상기 요소는 동작 조건을 측정하기 위해서 테스트되는 것을 특징으로 하는 선택적 이송 방법.
  22. 제1 항에 있어서, 상기 a) 단계에서, 상기 이송 지지물의 고정은 상기 표면층에 상기 이송 지지물을 형성하는 물질층을 증착함으로써 얻어지는 것을 특징으로 하는 선택적 이송 방법.
  23. 제1 항에 있어서, 상기 c) 단계에서, 상기 컷팅은 표면층으로부터 및/또는 이송 지지물로부터 행해지는 것을 특징으로 하는 선택적 이송 방법.
  24. 제1 항에 있어서, 상기 레이블(들)(16, 26, 36)을 상기 최종 지지물에 고정하기 전에, 고정을 향상시키기 위하여 표면 처리를 행하는 것을 특징으로 하는 선택적 이송 방법.
  25. 제1 항에 있어서, 상기 e) 단계에서, 능동 또는 수동 미세 전자 소자 및/또는 광-전자 소자 및/또는 센서로 구성된 상기 요소(11, 21)를 노출시키는 것을 특징으로 하는 선택적 이송 방법.
  26. 제1 항에 있어서, 상기 초기 지지물(20)이 실리콘 산화물층(22) 및 상기 요소(21)가 형성된 실리콘층을 순차적으로 지지하는 실리콘 기판으로 구성된 SOI 형이고, 상기 실리콘 산화물층은 중지층으로 사용되는 것을 특징으로 하는 선택적 이송 방법.
  27. 제1 항에 있어서, 상기 최종 지지물 상에 고정하는 동안, 상기 레이블 및 지지물상에 미리 설치된 마크를 사용하거나, 투명 물질로 이루어진 이송 지지물을 사용하여 상기 레이블이 상기 지지물 상에 얼라인되는 것을 특징으로 하는 선택적 이송 방법.
KR1020037012916A 2001-04-03 2002-04-02 초기 지지물로부터 최종 지지물로 적어도 하나의 요소를선택적으로 이송하는 방법 KR100878059B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0104502A FR2823012B1 (fr) 2001-04-03 2001-04-03 Procede de transfert selectif d'au moins un element d'un support initial sur un support final
FR01/04502 2001-04-03
PCT/FR2002/001132 WO2002082502A2 (fr) 2001-04-03 2002-04-02 Procede de transfert selectif de puces semiconductrices d'un support initial sur un support final

Publications (2)

Publication Number Publication Date
KR20030090706A true KR20030090706A (ko) 2003-11-28
KR100878059B1 KR100878059B1 (ko) 2009-01-14

Family

ID=8861875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037012916A KR100878059B1 (ko) 2001-04-03 2002-04-02 초기 지지물로부터 최종 지지물로 적어도 하나의 요소를선택적으로 이송하는 방법

Country Status (11)

Country Link
US (1) US6959863B2 (ko)
EP (1) EP1386346B1 (ko)
JP (1) JP4249490B2 (ko)
KR (1) KR100878059B1 (ko)
CN (1) CN1322575C (ko)
AT (1) ATE301332T1 (ko)
DE (1) DE60205358T2 (ko)
FR (1) FR2823012B1 (ko)
MY (1) MY124843A (ko)
TW (1) TWI255486B (ko)
WO (1) WO2002082502A2 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6682955B2 (en) * 2002-05-08 2004-01-27 Micron Technology, Inc. Stacked die module and techniques for forming a stacked die module
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
PT1568071T (pt) * 2002-11-29 2019-06-17 Fraunhofer Ges Forschung Pastilha com camada de separação e camada de suporte e seu processo de fabrico
US7056810B2 (en) 2002-12-18 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
WO2005048363A2 (en) * 2003-11-12 2005-05-26 Cree, Inc. Methods of processing semiconductor wafer backsides having light emitting devices (leds) thereon and leds so formed
GB2412786A (en) * 2004-03-24 2005-10-05 E2V Tech Uk Ltd Method and apparatus for manufacturing chip scale components or microcomponents
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
FR2877142B1 (fr) * 2004-10-21 2007-05-11 Commissariat Energie Atomique Procede de transfert d'au moins un objet de taille micrometrique ou millimetrique au moyen d'une poignee en polymere.
CN100383929C (zh) * 2005-02-01 2008-04-23 矽品精密工业股份有限公司 一种半导体处理制程
WO2006121906A1 (en) * 2005-05-10 2006-11-16 Dow Corning Corporation Sub-micron decal transfer lithography
US7779522B2 (en) * 2006-05-05 2010-08-24 Fujifilm Dimatix, Inc. Method for forming a MEMS
US20070257580A1 (en) * 2006-05-05 2007-11-08 Fujifilm Dimatix, Inc. Polishing Piezoelectric Material
US8201325B2 (en) * 2007-11-22 2012-06-19 International Business Machines Corporation Method for producing an integrated device
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
JP5637136B2 (ja) * 2009-07-07 2014-12-10 株式会社村田製作所 弾性波デバイスおよび弾性波デバイスの製造方法
US20110012239A1 (en) * 2009-07-17 2011-01-20 Qualcomm Incorporated Barrier Layer On Polymer Passivation For Integrated Circuit Packaging
US8630326B2 (en) 2009-10-13 2014-01-14 Skorpios Technologies, Inc. Method and system of heterogeneous substrate bonding for photonic integration
US8735191B2 (en) 2012-01-04 2014-05-27 Skorpios Technologies, Inc. Method and system for template assisted wafer bonding using pedestals
US9922967B2 (en) 2010-12-08 2018-03-20 Skorpios Technologies, Inc. Multilevel template assisted wafer bonding
WO2014020387A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices
FR2995447B1 (fr) * 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
CN103009387B (zh) * 2012-12-20 2016-05-04 华南理工大学 一种液滴微操作机械手及控制方法
KR20220075241A (ko) * 2014-08-05 2022-06-07 쿨리케 & 소파 네덜란드 비.브이. 쉬운 조립을 위한 초소형 또는 초박형 개별 컴포넌트의 구성
US9209142B1 (en) * 2014-09-05 2015-12-08 Skorpios Technologies, Inc. Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal
CN108431971B (zh) * 2015-12-23 2021-07-27 歌尔股份有限公司 微发光二极管转移方法及制造方法
US9887119B1 (en) * 2016-09-30 2018-02-06 International Business Machines Corporation Multi-chip package assembly
WO2021138794A1 (en) * 2020-01-07 2021-07-15 Yangtze Memory Technologies Co., Ltd. Methods for multi-wafer stacking and dicing

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244818A (en) * 1992-04-08 1993-09-14 Georgia Tech Research Corporation Processes for lift-off of thin film materials and for the fabrication of three dimensional integrated circuits
JPH0778795A (ja) * 1993-09-07 1995-03-20 Nec Yamaguchi Ltd ダイシング装置
JPH07105285A (ja) 1993-10-06 1995-04-21 Fuji Electric Co Ltd 製造ライン稼動状況モニタリングシステム
JPH07106285A (ja) * 1993-10-08 1995-04-21 Oki Electric Ind Co Ltd 半導体製造方法
US5391257A (en) * 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
JP3438369B2 (ja) * 1995-01-17 2003-08-18 ソニー株式会社 部材の製造方法
JP3197884B2 (ja) * 1995-05-18 2001-08-13 株式会社日立製作所 実装方法
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
US6013534A (en) * 1997-07-25 2000-01-11 The United States Of America As Represented By The National Security Agency Method of thinning integrated circuits received in die form
FR2781925B1 (fr) * 1998-07-30 2001-11-23 Commissariat Energie Atomique Transfert selectif d'elements d'un support vers un autre support
US6036809A (en) * 1999-02-16 2000-03-14 International Business Machines Corporation Process for releasing a thin-film structure from a substrate
EP1041620A3 (en) 1999-04-02 2005-01-05 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultrathin substrates and application of the method to the manufacture of a multi-layer thin film device
DE19921230B4 (de) * 1999-05-07 2009-04-02 Giesecke & Devrient Gmbh Verfahren zum Handhaben von gedünnten Chips zum Einbringen in Chipkarten
US6214733B1 (en) * 1999-11-17 2001-04-10 Elo Technologies, Inc. Process for lift off and handling of thin film materials

Also Published As

Publication number Publication date
DE60205358D1 (de) 2005-09-08
WO2002082502A2 (fr) 2002-10-17
TWI255486B (en) 2006-05-21
FR2823012B1 (fr) 2004-05-21
MY124843A (en) 2006-07-31
EP1386346A2 (fr) 2004-02-04
JP4249490B2 (ja) 2009-04-02
DE60205358T2 (de) 2006-07-06
FR2823012A1 (fr) 2002-10-04
CN1513204A (zh) 2004-07-14
US6959863B2 (en) 2005-11-01
EP1386346B1 (fr) 2005-08-03
KR100878059B1 (ko) 2009-01-14
CN1322575C (zh) 2007-06-20
JP2004526323A (ja) 2004-08-26
WO2002082502A3 (fr) 2003-11-06
US20040104272A1 (en) 2004-06-03
ATE301332T1 (de) 2005-08-15

Similar Documents

Publication Publication Date Title
KR100878059B1 (ko) 초기 지지물로부터 최종 지지물로 적어도 하나의 요소를선택적으로 이송하는 방법
US6204079B1 (en) Selective transfer of elements from one support to another support
EP1378004B1 (fr) Procede de realisation d'un substrat demontable a tenue mecanique controlee
KR100933897B1 (ko) 분리가능 기판 또는 분리가능 구조체 및 그 생산방법
EP1497857B1 (fr) Procede de manipulation de couches semiconductrices pour leur amincissement
KR20030093359A (ko) 박막 및 그 제조방법
US20060205180A1 (en) Applications and equipment of substrate stiffness method and resulting devices for layer transfer processes on quartz or glass
US8754505B2 (en) Method of producing a heterostructure with local adaptation of the thermal expansion coefficient
EP2733735A2 (en) Method for the preparation of a multi-layered crystalline structure
TW201019395A (en) Method of fabricating thin film device
JP2024022682A (ja) ハイブリッド構造
JP2015092632A (ja) 強誘電体基板を使用した転写方法
JP5888842B2 (ja) 埋め込み型脆化層が分割によって暴露された表面から基板を超音波平坦化する方法
KR20230155584A (ko) 헤테로 구조체로부터 층을 전달하는 방법
JP2576250B2 (ja) 薄膜素子形成方法及び薄膜素子構造
JP2001326195A (ja) 半導体チップおよびその製造方法ならびに実装方法
CN115280487A (zh) 用于制造堆叠结构的方法
WO2004012247A1 (ja) 半導体装置の製造方法
JPH02168617A (ja) はり合せ基板の未接着部の薄膜の除去方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141226

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161226

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 12