CN115280487A - 用于制造堆叠结构的方法 - Google Patents

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Abstract

本发明涉及用于制造包括接收衬底和表面膜的堆叠结构的方法，包括以下步骤：a)提供各自具有正面和背面的载体衬底和初始衬底，b)穿过衬底中的任一个的正面注入轻离子，在载体衬底或在初始衬底中形成掩埋弱化平面，c)经由各自正面接合载体衬底和初始衬底，d)从背面机械和/或化学减薄初始衬底以形成施主衬底，施主衬底包括源自初始衬底并设置在载体衬底上的施主层，并且掩埋弱化平面存在于载体衬底中或施主层中，施主衬底具有在施主层侧上的正面和在载体衬底侧的背面，e)提供具有正面和背面的接收衬底，f)经由各自正面接合施主衬底和接收衬底，g)沿掩埋弱化平面分离从而形成包括接收衬底和包含全部或部分施主层的表面膜的堆叠结构。

Description

用于制造堆叠结构的方法
技术领域
本发明的潜在应用是在微电子、微系统、光电子、光子学和RF滤波器领域中。本发明涉及一种用于制造包括设置在功能化衬底上的表面膜的堆叠结构的方法。
背景技术
在微电子领域中，特别是在MEMS(微型机电系统)领域中，通常有用的是将厚膜(例如具有大于5微米的厚度)转移到先前已经经历结构化步骤的衬底上以集成各种功能。该功能化衬底可例如具有腔体和/或纳米或微电子器件。具体地，目标厚膜可以由半导体、绝缘或压电材料制成，或者根据目标应用表现出其它物理性质。
为了转移厚膜，已知做法是将施主衬底(将从施主衬底取出膜)接合到功能化衬底，然后从施主衬底的自由背面机械和/或化学减薄施主衬底。该方案的一个缺点源于以下事实：机械和化学处理是限制性的，并且易于劣化转移过程中膜和/或功能化衬底的质量。具体地讲，当功能化衬底包含腔体时，膜可表现出朝向腔体的裂纹或剥离区域，以及厚度的不均匀性；当功能化衬底包含微电子组件时，膜有时表现出与下层组件的图案和拓扑结构相关的厚度不均匀性，和/或所述组件可能经历劣化。
本身公知的
Figure BDA0003836025840000011
方法特别适合于将特征为“薄”(即厚度通常小于1.5微米)的膜转移到接收衬底上，无论是功能化的或其它方式。然而，利用传统的离子注入设备，不能直接实现从几微米到几十微米的厚膜转移。
其它工艺基于通过对存在于施主衬底中的弱化界面施加机械应力或化学处理进行脱离。施主衬底然后可表征为“可脱离衬底”，因为其包括位于将来的膜和施主衬底的其余部分之间的所述弱化界面，所述弱化界面将是脱离即分离的部位。
这特别是文献FR2748851、FR2823599、FR2823596或WO2019110886中描述的工艺的情况。这些方案的一个限制可能主要源于以下事实：通过将刀片插入所附接的初始衬底与目标衬底之间，通过使它们经受显著的拉伸应力和/或通过将它们长时间浸没在化学溶液中而进行的脱离步骤易于不利地影响膜的质量。此外，由于难以精确局部化机械应力和/或对弱化界面的化学侵蚀，脱离有时可能发生在弱化界面之外的界面或层处。
基于通过激光在界面处分离(激光剥离)的其它工艺需要将透明衬底用于功能化衬底或施主衬底，这限制了应用领域。
本发明的主题
本发明涉及现有技术的另选解决方案，并且旨在完全或部分地克服上述缺点。本发明涉及一种用于制造包括设置在功能化衬底上的表面膜的堆叠结构的方法。
发明内容
本发明涉及一种用于制造包括接收衬底和表面膜的堆叠结构的方法。所述方法包括以下步骤：
a)提供各自具有正面和背面的载体衬底和初始衬底，
b)通过穿过所述衬底中的任一个的正面注入轻离子，在所述载体衬底中或在所述初始衬底中形成掩埋弱化平面，
c)经由所述载体衬底和所述初始衬底各自的正面接合所述载体衬底和所述初始衬底，
d)对所述初始衬底经由其背面机械地和/或化学地减薄，以形成施主衬底，所述施主衬底包括源自所述初始衬底并设置在所述载体衬底上的施主层，并且所述掩埋弱化平面存在于所述载体衬底中或所述施主层中，所述施主衬底具有在所述施主层侧的正面和在所述载体衬底侧的背面，
e)提供具有正面和背面接收衬底，
f)经由所述施主衬底和所述接收衬底各自的正面接合所述施主衬底和所述接收衬底，
g)沿着所述掩埋弱化平面分离，从而形成包括所述接收衬底和所述表面膜的所述堆叠结构，所述表面膜包含所述施主层的全部或一部分。
根据本发明的其他有利和非限制性特征，单独或以任何技术上可行的组合：
·在接合步骤f)之前在所述施主衬底的所述正面和/或在所述接收衬底的所述正面形成至少一个功能化层的步骤，所述堆叠结构则包括所述接收衬底、所述表面膜和夹在所述接收衬底和所述表面膜之间的所述功能化层；
·所述功能化层包括多个微米或纳米结构区域和/或多个腔体和/或多个微米或纳米电子部件；
·所述部件选自晶体管、MEMS、传感器、谐振器、成像器、致动器、射频滤波器、二极管和激光器；
·所述腔体具有在1微米至几百微米之间的横向尺寸、以及0.1微米至几十微米的量级的深度；
·所述掩埋弱化平面在所述载体衬底中形成；
·在步骤g)完成时转移的所述表面膜包括源自所述载体衬底的转移薄层；
·通过化学蚀刻除去所述转移薄层；
·所述掩埋弱化平面在所述初始衬底中形成；
·并且在分离步骤g)之后执行化学机械抛光、化学蚀刻和/或清洁的步骤，以至少部分地恢复所述表面膜的表面质量；
·所述表面膜由选自硅、锗、碳化硅、III-V化合物的至少一种半导体材料形成，和/或由选自蓝宝石、金刚石的至少一种绝缘材料形成，和/或由选自钽酸锂、铌酸锂的至少一种压电材料形成；
·所述接收衬底由至少一种半导体和/或绝缘和/或金属、单晶、多晶或非晶材料形成；
·所述接收衬底具有几十微米至1000微米之间的厚度。
附图说明
从以下参照附图给出的本发明的详细描述中，本发明的其他特征和优点将变得明显，在附图中：
-图1a、图1b和图1c示出了使用根据本发明的制造方法获得的堆叠结构的示例；
-图2a至图2g示出了根据本发明第一实施方式的用于制造堆叠结构的方法的步骤；
-图3a至图3g示出了根据本发明第二实施方式的用于制造堆叠结构的方法的步骤；
-图4a和图4b示出了根据本发明的制造方法的第一实施方式的变型例；
-图5a和图5b示出了根据本发明的制造方法的第二实施方式的变型例。
具体实施方式
在说明书中，附图中相同的附图标记可以用于相同类型的元件。附图是示意性表示，为了便于阅读，没有按比例绘制。特别地，沿z轴的层的厚度相对于沿x轴和y轴的横向尺寸不成比例；并且在图中没有考虑层相对于彼此的相对厚度。
由根据本发明的制造方法制造的堆叠结构100包括接收衬底70和表面膜60'、60"，如图1a到图1c中所示出。
接收衬底70具有正面70a和背面70b(图2e和图3e)并且有利地呈晶片(wafer)形式，其直径大于100mm，例如150mm、200mm、300mm或甚至450mm。其厚度通常在几十微米至1000微米之间，例如在100微米至800微米之间。其可以由单晶、多晶或非晶质量的任何半导体、绝缘或导电材料形成，这依赖于目标应用。
根据图1a所示的本发明的第一个方面，由于形成接收衬底70的一种或更多种材料(例如诸如一些玻璃的脆性材料)的性质，或者由于其低厚度(例如小于400微米，小于250微米，或甚至小于150微米的厚度)，接收衬底70与机械减薄技术或机械应力的施加不是非常兼容。
根据本发明的可与第一个方面或其它方面组合的第二个方面，接收衬底70包含功能化层75(图1b、图1c)。功能化意味着层75包括微米或纳米结构区域，和/或填充有或没有固体材料的腔体71，和/或多个部分或完全形成的微米或纳米电子部件72。功能化层75可在其正面70a的水平处形成于接收衬底70中或上。通常，功能化层75因此可以形成所有类型的规则或局部分布的拓扑结构，并且相对于形成接收衬底70的材料包括附加材料。例如，附加材料可以是氧化物、氮化物或金属。
堆叠结构100还包括设置在接收衬底70上的表面膜60'、60"。当存在时，功能层75夹在表面膜60'、60"和接收衬底70之间。
依赖于堆叠结构100的目标应用，膜60'、60"可以具有各种性质并表现出各种性质。
其可以有利地包括单晶材料，以保证其性能的稳定性和再现性，例如与多晶材料的情况相反，多晶材料的机械性能很大程度上依赖于淀积条件(晶粒的尺寸和形状、晶界的性质、应力等)。单晶材料还可以允许在堆叠结构100的表面膜60'、60"上或中形成微米或纳米电子部件。所述部件可以连接到接收衬底70的功能化层75(当存在时)。
优选地，但不旨在限制，表面膜60'、60"可以由选自硅、锗、碳化硅、III-V族化合物中的至少一种半导体材料形成，和/或由诸如蓝宝石、金刚石中的至少一种绝缘材料形成，和/或由诸如钽酸锂和铌酸锂中的至少一种压电材料形成。其可以具有在2微米至300微米之间，有利地在5微米至80微米之间的厚度。
通常，表面膜60'、60"可由各种材料的一种或更多种连续或不连续的层形成。
根据第一选项，堆叠结构100的表面膜60'、60"是原始的或连续的，即没有特定的结构(图1a、图1b)。如上所述，在完成堆叠结构100的制造时，可以在自由面，正面100a上进行淀积、结构化或其它器件形成步骤。
根据第二选项，表面膜60'、60"包括功能化层75'，其包括例如微米或纳米结构区域73'和/或面向接收衬底70的正面的一个或更多个腔体71'(图1c)。表面膜60'、60"可以例如在腔体71'上方形成具有预定金属触点73'的可移动膜，用于稍后制造MEMS器件(图1c的(i))。根据另一示例，由于在表面膜60'、60"中形成的腔体71'的存在，表面膜60'、60"可以例如为接收衬底70的功能化层75的部件72提供封装盖，即使部件72在接收衬底70的正面70a上形成实质拓扑(图1c的(ii))。
在下文中，第一功能化层75和第二功能化层75'将是指分别在接收衬底70上和在施主衬底60上形成的功能化层，表面膜60’、60"从所述施主衬底60取得。回想上面提到的本发明的第一个方面、本发明的第二个方面、第一选项和第二选项的任何组合都是可以设想的，即使在说明书中没有说明或指定组合的集合。
应当注意，可以在表面膜60'、60"和接收衬底70之间引入中间层(不管是设置在膜60'、60"侧还是设置在接收衬底70侧)，以促进它们的接合或提供接收衬底70和膜60'、60"之间的电或热传导或绝缘的功能。
现在将参照图2a至图2g、图3a至图3g、图4a至图4b和图5a至图5b描述用于制造上述堆叠结构100的方法。
制造方法首先包括提供载体衬底30和初始衬底40的步骤a)，各个衬底具有正面30a、40a和背面30b、40b(图2a、图3a)。这两个衬底30、40有利地呈晶片的形式，其直径大于100mm，例如150mm、200mm、300mm或甚至450mm。其厚度通常在200至900微米之间。
如将在下文中明显的，初始衬底40是表面膜60’、60"将主要取自的衬底。因此，上述关于表面膜60’、60"的材料是适用的，当然不旨在限制。因此，初始衬底40的性质和属性将与堆叠结构100的目标应用紧密相关。
载体衬底30和初始衬底40可以是未用过的或者包括一个或更多个与衬底性质潜在不同的层。
根据本发明的方法中的步骤b)包括通过穿过所述衬底30、40中的任一个的正面注入轻离子而在载体衬底30或初始衬底40中形成掩埋弱化平面32、42(图2b、图3b)。
如参考引言中提到的智能切割工艺所熟知的，轻离子有利地选自氢、氦或这两种物质的组合。注入能量和剂量被限定为在该方法的稍后步骤g)中通过在中等温度下施加热处理而产生自发分离，该中等温度通常低于700℃，优选甚至低于600℃，低于500℃，低于350℃，或甚至低于300℃。已知根据注入的种类、引入的剂量、形成所述平面32、42的材料等，可以有效地作用于存在于掩埋弱化平面32、42中的微裂纹的聚结动力学。
根据第一实施方式，如图2b以后所示，掩埋弱化平面32形成在载体衬底30中。该衬底在本质上优选是单晶的，以促进通过轻物质的注入形成掩埋弱化平面32。可以潜在地在载体衬底30的正面30a上设置例如由氧化硅或氮化硅制成的保护层31，以在注入期间保护该衬底。
根据第二实施方式，如图3b以后所示，掩埋弱化平面42形成在初始衬底40中。该衬底本质上优选是单晶的，以促进通过轻物质的注入形成掩埋弱化平面42。可选地，可以在初始衬底40的正面40a上设置例如由氧化硅或氮化硅制成的保护层41，以在注入期间保护该衬底。
通常，对于任一实施方式，载体衬底30有利地选自低成本材料。举例来说，可提及低质量或中等质量的单晶硅或多晶硅、玻璃等。初始衬底40有利地由以下一种或更多种材料组成，所述材料的性质和质量(缺陷密度、结晶度)由目标堆叠结构100的表面膜60'、60"需要满足的规格限定。其特别地可以包括至少一种半导体材料和/或至少一种绝缘材料和/或至少一种导电材料和/或至少一种压电材料。
在两个实施方式中，掩埋弱化平面32、42位于距衬底30、40的正面30a、40a的自由表面小于2μm处。有利地，其甚至位于小于1微米，或甚至小于0.5微米的深度处。
根据本发明的制造方法接下来包括步骤c)：通过载体衬底30和初始衬底40各自的正面30a、40a(图2c、图3c)接合载体衬底30和初始衬底40。
可以设想各种类型的接合。特别地，可以在环境温度下通过分子粘附来实施直接接合，或在低温(通常低于350℃)下利用绝缘或金属性质的接合表面进行热压或共晶接合。因此在两个衬底30、40之间限定接合界面50，该接合界面在该方法的该阶段形成第一接合结构55。
保护层31、41可以被保留或者在接合步骤c)之前去除。当其被保留时，为了提高接合界面50的机械强度，其可以用作中间层。当将其去除时，可以在待接合的衬底30、40中的任一者上淀积导电或绝缘中间层，以促进接合质量(低缺陷密度、高接合能量)。另选地，可以直接将初始衬底40接合到载体衬底30。
有利地，在衬底30、40接合之前，对衬底30、40应用清洁和等离子体表面活化的序列，仍然是为了保证良好的接合质量。还可以对其进行平滑处理，例如化学机械抛光，以使其表面尽可能平坦，并降低其各自的正面30a、40a在高频和低频下的表面粗糙度。
可选地，通过使第一接合结构55经受通常低于300℃或甚至低于250℃的低温持续约数小时量级的持续时间，来进行用于使界面50固结的热处理。在该热处理期间施加到结合结构55的热预算必须严格地保持在允许在掩埋弱化平面32、42的水平处自发分离的热预算之下。
在接合之后，制造方法包括步骤d)：经由其背面40b机械和/或化学减薄初始衬底40，以形成施主衬底60(图2d、图3d)。这种减薄可以使用机械研磨、化学机械抛光和/或化学蚀刻的已知技术来进行。由于初始衬底40和载体衬底30是未用过的或者具有均匀连续层的简单堆叠，并且第一接合结构55包括在其整个表面上均匀的接合界面50(通常没有腔体或其它结构)，所以可以很好地控制减薄步骤，并导致形成均匀且完美完整的施主层45。
施主衬底60包括起源于初始衬底40并设置在载体衬底30上的施主层45。施主层45可以具有在几微米至300微米之间，有利地在5微米至80微米之间的厚度。
施主衬底60在施主层45一侧具有正面60a，在载体衬底30一侧具有背面30b，也是载体衬底30的背面。
在第一实施方式中，掩埋弱化平面32存在于载体衬底30中(图2d)，而在第二实施方式中，掩埋弱化平面42存在于施主层45中(图3d)。在这两种情况下，掩埋弱化平面32、42位于离接合界面50小于1.5微米，或甚至小于0.5微米的位置。
根据上述第二选项，本方法所针对的堆叠结构100的表面膜60’、60"包括功能层75'(第二功能层75')，制造方法包括步骤d')：在施主衬底60的正面60a上形成第二功能层75'。可以实施常规的微电子和/或微米或纳米加工技术以产生微米或纳米结构区域和/或腔体71'(图4a、图5a)。假定存在掩埋弱化平面32、42，则产生第二功能层75'的序列应仅涉及低温，通常低于250℃。
如图4a(根据第一实施方式)和图5a(根据第二实施方式)所示，施主衬底60可以例如经历局部蚀刻，以在施主层45中在正面60a侧限定一个或更多个腔体71'。
制造方法接下来包括步骤e)：提供具有正面70a和背面70b的接收衬底70(图2e和图3e)。如上所述，接收衬底70有利地呈晶片形式，其直径大于100mm，例如150mm、200mm、300mm或甚至450mm，其厚度通常在几十微米至1000微米之间；其可以由任何半导体、绝缘或导电材料形成(依赖于目标应用)。因为硅是可获得的、与所有微电子工艺相容并且具有有利的机械和电学性质的材料，所以当根据本发明的第二个方面为该衬底提供如上定义的功能化层75时，硅优选形成接收衬底70。
接收衬底70如在本发明的第一个方面中提到本质上也可以是易碎的或非常薄的。
根据本发明的上述第二个方面，该方法因此包括步骤e')：在接收衬底70的正面70a上形成功能化层75。可实施常规的微电子和/或微米或纳米加工技术以产生功能层75的微米或纳米结构区域、腔体71和/或部分或完全形成的微米或纳米电子部件。这些元件可以对应于无源部件(电阻器、电容器等)或诸如晶体管的有源部件；其甚至可以对应于MEMS、传感器或致动器。其有利地基于硅技术，但也可以基于例如其它半导体或压电技术流。
腔体71在正面70a的(x，y)平面中可以具有横向尺寸，通常在1微米至几百微米之间，例如200至500微米，以及沿着垂直于正面70a的z轴的高度(或深度)，通常在0.1微米到几十微米的量级。
该一个或更多个腔体71可以是空的，即没有固体材料，或者填充有牺牲固体材料，该牺牲固体材料将在制造堆叠结构100的过程中或在基于所述结构100的器件的制造方法中稍后被去除。另选地，腔体71可以填充有用的材料，该材料随后将被保留，因为其提供了功能(例如，绝缘)。
应注意，可以较有利的是在该阶段具有填充的腔体71，以促进制造方法的后续步骤。设置在腔体71中的材料可以是氧化硅、氮化硅、非晶或多晶硅等。当材料是牺牲材料时，其根据接收衬底70的性质和表面膜60'、60"的潜在性质来选择。具体地，由于在形成堆叠结构100之后被去除，因此应当能够相对于接收衬底70和设置在腔71上方的表面膜60'、60"以良好的选择性对其进行化学蚀刻。
根据本发明的制造方法接下来包括步骤f)：经由施主衬底60和受主衬底70各自的正面60a、70a(图2f、图3f、图4b、图5b)接合施主衬底60和受主衬底70。
与前面的接合步骤c)类似，可以设想各种类型的接合，例如在环境温度下通过分子粘附直接接合，或在低温下利用绝缘或金属性质的接合表面进行热压或共晶接合。接合可以在环境气氛下、在真空中或在特定的受控气氛下进行。因此在两个衬底60、70之间限定接合界面80，该接合界面在该工艺的该阶段形成第二结合结构85。
虽然在附图中未示出，但完全可以设想在步骤f)之前在待接合的衬底60、70中的任一个或两个的正面60a、70a上形成中间层。依赖于应用的需要，并且为了改善接合界面80的质量和机械强度，导电或绝缘的中间层将是有利的。例如，可以使用由氧化硅、氮化硅、多晶硅制成的中间层或诸如铜的金属层。
有利地，清洁、等离子体表面活化和/或平滑处理(例如化学机械抛光)的序列在衬底60、70接合之前应用于衬底60、70，仍然是为了保证良好的接合质量。
可选地，通过使第二接合结构85经受通常低于300℃的低温，进行用于使界面80固结的热处理。在该热处理期间施加到结合结构85的热预算保持在从而允许在掩埋弱化平面32、42的水平处自发分离的热预算之下。
最后，根据本发明的制造方法包括沿掩埋弱化平面32、42分离的步骤g)，以形成堆叠结构100，该堆叠结构100包括接收衬底70、包含全部或部分施主衬底45的表面膜60'、60"，以及当存在或存在第一功能层75和第二功能层75'之一或两者时，第一功能层75和第二功能层75'(图2g、图3g、图1a至图1c)。
沿掩埋弱化平面32、42的分离通过热处理实现，所述热处理将在由注入物质产生的气压下在微裂纹区域中引起分裂。
在掩埋弱化平面32、42形成于硅中的情况下，热处理在通常在200℃至600℃之间的温度下进行几分钟到几小时，以引起分裂沿着弱化平面32、42自发传播。
当然，在第一功能化层75和/或第二功能化层75'包括对中温和高温敏感的材料的情况下，分离热处理的温度将被选择为尽可能低，例如在200℃至325℃之间。
潜在地，可以通过施加合理强度的机械应力来补充热预算。在这种情况下，为了防止在除了掩埋弱化平面32、42之外的界面处或层中发生分离，将注意对所述弱化平面32、42施加高的弱化热预算，从而仅需要小的机械应力，其刚好足以引发分裂的自发传播。
根据图2g所示的实施方式，表面膜60'包括厚施主层45、中间层31(保护层或粘合层)(如果存在)和从载体衬底30转移的薄层30'。具体地，由于掩埋弱化平面32位于载体衬底30中，因此分离一方面产生附着到堆叠结构100的转移层30'，并且产生附着到载体衬底30的剩余部分的转移层30'。转移层30'和可能的中间层31可以容易地通过干法或湿法化学蚀刻去除。考虑到其低厚度，这种化学蚀刻被很好地控制和快速，并且它不构成易于使堆叠结构100退化的侵蚀性步骤。在完成该蚀刻时，所获得的是包括表面膜60'的堆叠结构100，该表面膜60'由质量非常好的厚施主衬底45组成，通常在几微米至100微米之间，或优选地在5微米至50微米之间：具体地，在减薄第一接合结构55的步骤d)中确保施主层45的完整性和厚度均匀性；该步骤被很好地控制，因为其在原始衬底上执行，潜在地具有均匀和连续层的简单堆叠。施加到潜在地包括一个或更多个功能化层75、75'的第二接合结构85的分离步骤g)比现有技术中提出的用于将厚表面膜60'转移到接收衬底70上的冗长且侵蚀性的机械和化学减薄步骤(去除几十微米的材料)或机械分离步骤的限制性小得多。
在图3g所示的第二实施方式中，表面膜60"由施主层45的转移部分组成。具体地，由于掩埋弱化平面42位于初始衬底40中，并且更具体地位于施主层45中，因此分离一方面产生附着到堆叠结构100的转移部分60"，并且产生附着到施主衬底60的剩余部分的转移部分60"。
化学机械抛光、清洁和/或化学蚀刻的步骤从堆叠结构100的正面100a侧的表面膜60"去除几百纳米，如果根据应用必要的话，则容易允许表面膜60"恢复良好的表面状态(低粗糙度、低缺陷密度)。不必去除很多材料，因为在分离掩埋弱化平面42之后剩余的含缺陷区域具有低厚度，如参考智能切割工艺已知的。在该第二实施方式中，同样获得了堆叠结构100，其包括通常在几微米至100微米之间，或优选地在5微米至50微米之间的非常高质量的厚表面膜60"，因为在减薄第一接合结构55的步骤d)中确保了施主层45完整性和的厚度均匀性。
因此，根据本发明的制造方法使得可以转移具有高晶体质量(当施主层45是单晶时)的厚表面膜60'、60"，表现出完美的完整性和优异的厚度均匀性，即使当其被转移到包括部件72、腔体71和/或其它结构化层的功能化层75上时。
当第一功能层75包括腔体71时，基于所获得的堆叠结构100，可以基于膜制造可在腔体71上方移动的表面膜60'、60"的部分。如果在方法的这个阶段所述腔体71确实是被填充的，则有必要选择性地蚀刻填充腔体71的牺牲材料。
应当注意，载体衬底30的剩余部分或施主衬底60的剩余部分可以被处理以重新用于新的制造循环。
根据第一示例，所实现的衬底是直径为300mm的晶片。
初始衬底40是由单晶硅制成的块状衬底，至少在其正面40a包括0.3微米的热氧化硅SiO2层。
载体衬底30是由低级别(低成本)单晶硅制成的块状衬底，至少在其正面30a上包括0.3微米的热氧化硅SiO2层。初始衬底40和载体衬底30具有标准厚度(大约700微米至800微米的量级)。
在初始衬底40的正面40a的水平处，以6E 16/cm2量级的常规剂量和60至120keV的能量注入H+氢离子，以形成掩埋弱化平面42。
初始衬底40和载体衬底30的正面40a、30a的接合在环境温度下实现SiO2/SiO2直接结合。然后在200℃至250℃之间的低温下的1小时至2小时的固结退火施加到接合结构55。
然后，通过机械研磨和机械修整，在初始衬底40的背面40b的水平处减薄结合结构55。这些机械研磨步骤之后是化学机械抛光和常规清洁序列(例如SC1、SC2等)，以形成施主衬底60。施主层45的厚度为15微米，表面质量(缺陷密度，粗糙度)与稍后与接收衬底70的接合相容(通常，粗糙度小于0.5nm RMS)。
接收衬底70是由单晶硅制成的块状衬底，厚度小于400微米，在背面抛光，并且至少在其正面70a包括0.3微米的热氧化硅SiO2层。
例如借助于光刻和局部蚀刻，在接收衬底70上形成功能层75：其包括彼此隔离的多个腔体71，腔体深度为5微米，横向尺寸为350微米。腔体71在正面70a的平面内可以是圆形、方形或其它多边形。
施主衬底60与受主衬底70的接合通过在环境温度下，在环境气氛下或在真空中直接接合来执行。
然后施加400℃的热处理，以引起沿掩埋弱化平面42的分离，一方面产生具有其表面膜60"的堆叠结构100，另一方面产生施主衬底60的剩余部分。
为了恢复表面膜60"的表面粗糙度和质量，可以应用包括牺牲氧化或平滑的热处理。可选地，可以应用具有低去除性(通常小于0.5微米)的化学机械抛光和/或化学蚀刻。
这种堆叠结构100可以例如用于制造压力传感器。
在第二示例中，所实现的衬底是直径为200mm或300mm的晶片。
载体衬底40是由低等级(低成本)单晶硅制成的块状衬底。
载体衬底30是由低等级单晶硅制成的块状衬底，至少在其正面30a包括0.4微米的热氧化硅SiO2层。初始衬底40和载体衬底30具有标准厚度(大约700至800微米的量级)。
在载体衬底30的正面30a的水平处，以6E 16/cm2量级的常规剂量和60至120keV的能量注入H+氢离子，以形成掩埋弱化平面32。
初始衬底40和载体衬底30的正面40a、30a的接合在环境温度下实现Si/SiO2直接接合。然后在200℃至250℃之间的低温下的1小时至2小时的固结退火施加到接合结构55。
然后，在初始衬底40的背面40b的水平处，通过包括机械修整的机械研磨来减薄接合结构55，随后进行化学机械抛光和常规清洁序列(例如SC1、SC2等)，以形成施主衬底60。施主层45的厚度为30微米，表面质量(缺陷密度、粗糙度)与稍后与接收衬底70的接合相容(通常，粗糙度小于0.5nmRMS)。
接收衬底70由单晶硅形成，并且包括形成第一功能层75的诸如加速度计或陀螺仪的MEMS部件。
例如通过光刻和局部蚀刻，在施主层45形成第二功能层75'。第二功能层包括多个腔体71'，腔体深度为3微米，横向尺寸为1.5mm×1.5mm。
施主衬底60和受主衬底70的接合通过在环境温度下在真空中直接接合来执行。
然后可以施加350℃至450℃之间的热处理，以引起沿着掩埋弱化平面32的分离，一方面产生具有其表面膜60'的堆叠结构100，另一方面产生载体衬底30的剩余部分。
为了恢复表面膜60'的表面粗糙度和质量，可以通过化学蚀刻进行小程度的去除(通常少于0.5微米)。
这种堆叠结构100可以例如用于制造惯性传感器的晶片级封装。
当然，本发明不限于所描述的实施方式和示例，并且在不脱离由权利要求限定的本发明的范围的情况下，可以向其引入另选实施方式。

Claims (11)

1.一种用于制造包括接收衬底(70)和表面膜(60'、60")的堆叠结构(100)的方法，所述方法包括以下步骤：
a)提供各自具有正面(30a、40a)和背面(30b、40b)的载体衬底(30)和初始衬底(40)，
b)通过穿过所述衬底中的任一个的正面(30a、40a)注入轻离子，在所述载体衬底(30)中或在所述初始衬底(40)中形成掩埋弱化平面(32、42)，
c)经由所述载体衬底(30)和所述初始衬底(40)各自的正面(30a、40a)接合所述载体衬底(30)和所述初始衬底(40)，
d)对所述初始衬底(40)经由其背面(40b)机械地和/或化学地减薄，以形成施主衬底(60)，所述施主衬底(60)包括源自所述初始衬底(40)并设置在所述载体衬底(30)上的施主层(45)，并且所述掩埋弱化平面(32、42)存在于所述载体衬底(30)中或所述施主层(45)中，所述施主衬底(60)具有在所述施主层(45)侧的正面(60a)和在所述载体衬底(30)侧的背面(30b)，
e)提供具有正面(70a)和背面(70b)的接收衬底(70)，
f)经由所述施主衬底(60)和所述接收衬底(70)各自的正面(60a、70a)接合所述施主衬底(60)和所述接收衬底(70)，
g)沿着所述掩埋弱化平面(32、42)分离，从而形成包括所述接收衬底(70)和所述表面膜(60'、60")的所述堆叠结构(100)，所述表面膜包含所述施主层(45)的全部或一部分。
2.根据前一权利要求所述的制造方法，所述方法包括：在接合步骤f)之前在所述施主衬底(60)的所述正面(60a)和/或在所述接收衬底(70)的所述正面(70a)形成至少一个功能化层(75、75')的步骤，所述堆叠结构(100)包括所述接收衬底(70)、所述表面膜(60'、60")和夹在所述接收衬底(70)和所述表面膜(60'、60")之间的所述功能化层(75、75')。
3.根据前一权利要求所述的制造方法，其中，所述功能化层(75、75')包括多个微米或纳米结构区域(73')和/或多个腔体(71、71')和/或多个微米或纳米电子部件(72)。
4.根据前一权利要求所述的制造方法，其中，所述部件(72)选自晶体管、MEMS、传感器、谐振器、成像器、致动器、射频滤波器、二极管和激光器。
5.根据前两项权利要求中的任一项所述的制造方法，其中，所述腔体(71、71')具有在1微米至几百微米之间的横向尺寸、以及0.1微米至几十微米的量级的深度。
6.根据前述权利要求中的任一项所述的制造方法，其中：
-所述掩埋弱化平面(32)在所述载体衬底(30)中形成，
-并且在步骤g)完成时转移的所述表面膜(60')包括源自所述载体衬底(30)的转移薄层(30')。
7.根据前一权利要求所述的制造方法，其中，通过化学蚀刻除去所述转移薄层(30')。
8.根据权利要求1至5中的任一项所述的制造方法，其中：
-所述掩埋弱化平面(42)在所述初始衬底(40)中形成，
-并且在分离步骤g)之后执行化学机械抛光、化学蚀刻和/或清洁的步骤，以至少部分地恢复所述表面膜(60")的表面质量。
9.根据前述权利要求中的任一项所述的制造方法，其中，所述表面膜(60'，60")由选自硅、锗、碳化硅、III-V化合物的至少一种半导体材料形成，和/或由选自蓝宝石、金刚石的至少一种绝缘材料形成，和/或由选自钽酸锂、铌酸锂的至少一种压电材料形成。
10.根据前述权利要求中的任一项所述的制造方法，其中，所述接收衬底(70)由至少一种半导体和/或绝缘和/或金属、单晶、多晶或非晶材料形成。
11.根据前述权利要求中的任一项所述的制造方法，其中，所述接收衬底(70)具有几十微米至1000微米之间的厚度。
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* Cited by examiner, † Cited by third party
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FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2940852A1 (fr) * 2009-04-22 2010-07-09 Commissariat Energie Atomique Procede de transfert d'une couche depuis un substrat de depart vers un substrat final, par double fragilisation
FR3045678B1 (fr) * 2015-12-22 2017-12-22 Soitec Silicon On Insulator Procede de fabrication d'une couche piezoelectrique monocristalline et dispositif microelectronique, photonique ou optique comprenant une telle couche
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