KR20030086603A - 전자 구조 - Google Patents

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Abstract

본 발명에 따라, 다마신 텅스텐 배선 레벨과 전기적으로 접촉하는 이중 다마신 구리 상호 접속부를 제작하는 방법이 제공되는데, 반도체 기판 상에 제1 층을, 이 제1 층 상에 질화규소층을, 이 질화규소층 상에 이산화규소층을 형성하는 것을 포함한다. 상기 제1 층은 전기 절연성 재료에 의해 분리된 다마신 텅스텐 상호 접속 영역을 포함한다. 2개의 컨택트 트러프를 상기 이산화규소층 및 질화규소층을 통해 엣칭하여 다마신 텅스텐 상호 접속 영역을 노출시키고, 2개의 컨택트 트러프 사이의 이산화규소층의 상단부를 엣칭함으로써 연속 공간이 형성된다. 상기 2개의 컨택트 트러프 사이에 이산화규소층의 높이 감소부가 남아 있다. 상기 연속 공간은 다마신 구리로 채워진다. 얻어지는 이중 다마신 구리 상호 접속부는 상기 노출된 다마신 텅스텐 상호 접속 영역과 전기적으로 접촉한다.

Description

전자 구조{ELECTRONIC STRUCTURE}
반도체 기판에 제작된 집적 회로는 통상, 반도체 기판 상의 개별 반도체 소자들을 전기적으로 상호 접속하기 위해 복수 레벨의 금속 상호 접속부를 필요로 한다. 기판층 내부 및 그 기판층 상에 존재하는 반도체 소자 사이에 로컬 상호 접속부(local interconnections)를 제공하기 위해 다마신 텅스텐 컨택트의 하부 배선 레벨이 흔히 사용된다. 불행하게도, 다마신 구리 배선의 상부 레벨과, 다마신 텅스텐 컨택트의 하부 배선 레벨 사이에 신뢰성 있는 저저항 컨택트를 만들어 내는 것은 확실치 않다.
다마신 구리 배선의 상부 레벨과 다마신 텅스텐 컨택트의 하부 배선 레벨 사이에 신뢰성 있는 저저항 컨택트를 만들어 내는 방법 및 구조에 대한 요구가 있다.
본 발명은 전자 구조를 제작하는 방법에 관한 것이다.
도 1a는 실리콘 기판 상에 다마신 텅스텐 배선 레벨과, 이 다마신 텅스텐 배선 레벨 상에 질화규소층과, 이 질화규소층 상에 이산화규소층을 포함하는 전자 구조의 단면도이다.
도 1b는 도 1a와 유사한 실리콘 기판 상에 다마신 텅스텐 배선 레벨을 포함하는 전자 구조의 단면도로서, 범프, 리세스, 시임, 스크랫치, 매립된 입자 등 바람직하지 않은 각종의 제조 토포그래피가 도시되어 있다.
도 2는 이전 레벨의 스크랫치 및 토포그래피를 제거 또는 감소시키기 위하여 이산화규소층을 감소된 높이로 폴리싱하여 세정한 후의 도 1b를 나타낸다.
도 3a는 이산화규소층 상에 이산화규소 캡이 적층된 후의 도 2를 나타낸다.
도 3b는 제2 층에 복제된 한 층의 스크랫치 또는 다른 토포그래피가 있는 도 3a를 나타낸다.
도 4는 레지스트층이 이산화규소 캡 상에 적층된 후의 도 3을 나타낸다.
도 5는 질화규소층으로의 컨택트 비아를 형성하기 위해 레지스트를 엣칭하고 그 레지스트층을 제거한 후의 도 4를 나타낸다.
도 6은 컨택트 비아의 내부를 포함하는 웨이퍼 표면 전체를 덮는 반(反) 반사성 코팅층의 적층 및 리플로(reflow) 후, 상기 반 반사성 코팅층 상에의 포토레지스트층의 적층 후 및 이어서 상기 포토레지스트를 리쏘그래픽 패터닝 및 오프닝 한 후의 도 5를 나타낸다.
도 7은 상기 반 반사성 코팅층을 엣칭하지만 이산화규소층을 엣칭하지는 않는 프로세스를 이용하여, 상기 반 반사성 코팅층의 엣칭을 수행한 후의 도 6을 나타낸다.
도 8은 컨택트 트러프 사이의 이산화규소의 상단부를 엣칭한 후, 그리고 양호한 라이너 및 구리의 충진을 촉진시키기 위해 이산화규소의 코너를 둥글게 엣칭한 후의 도 7을 나타낸다.
도 9는 포토레지스트층과 반 반사성 층 모두를 벗겨낸 후의 도 8을 나타낸다.
도 10은 각 컨택트 트러프의 바닥에 있는 질화규소층을 엣칭한 후의 도 9를 나타낸다.
도 11은 웨이퍼 표면 전체 위에 질화탄탈륨 및 탄탈륨의 층으로 구성된 필름 스택을 포함하는 표준의 구리 확산 배리어의 적층, 구리 시드층의 적층, 구리 시드 배리어 위에 전기 도금 구리를 적층한 후의 도 10을 나타낸다.
도 12는 질화탄탈륨 및 탄탈륨 구리 확산 배리어를 제거하지는 않는 CMP 프로세스를 이용하여 웨이퍼 상의 구리의 상부를 제거하고, 잔여 노출면을 평탄화한 후의 도 11을 나타낸 도면이다.
도 13은 다마신 텅스텐 상호 접속부가 반도체 재료 및 개재된 반도체 소자에 의해 대체된 도 12의 별법의 실시 형태를 나타낸다.
도 14a는 복수의 듀얼 다마신 구리 와이어 및 컨택트 비아를 나타내는 본 발명의 별법의 실시 형태의 단면도이다.
도 14b는 도 14a에 나타낸 구조의 평면도이다.
본 발명은,
(a) 반도체 기판을 제공하는 단계와,
(b) 전기적 절연 재료에 의해 분리된 복수 개의 텅스텐 또는 실리콘 전기 전도 영역을 포함하는 제1 층을 상기 반도체 기판 상에 형성하는 단계와,
(c) 상기 제1 층 위에 엣칭 스톱층(etch stop layer)을 형성하는 단계와,
(d) 상기 엣칭 스톱층 위에 전기 절연층을 형성하는 단계와,
(e) 상기 절연층을 통과하여 상기 엣칭 스톱층까지 그리고 대응하는 전기 전도성 영역 위로 연장되는 컨택트 비아를 형성하는 단계와,
(f) 상기 컨택트 비아의 바닥에서 상기 엣칭 스톱층을 엣칭하여, 상기 컨택트 비아 아래의 상기 대응하는 전기 전도성 영역의 상단면을 노출시키는 단계와,
(g) 상기 컨택트 비아를 내화 금속 라이너와 다마신 구리로 충진하여, 상기 전기 전도성 영역의 상단부와 전기적 전도 접촉 상태에 있는 다마신 구리 상호 접속부를 상기 컨택트 비아 내에 형성하는 단계
를 포함하는 전자 구조의 제작 방법을 제공한다.
본 발명은 또한,
반도체 기판과,
각각 텅스텐 및 실리콘으로 구성되는 군(群)에서 선택되는 전기 전도성 재료를 포함하고, 절연 재료에 의해 분리되어 있는 복수 개의 전기 전도성 영역을 포함하는, 상기 반도체 기판 상의 제1 층과,
하나 이상의 대응하는 다마신 컨택트 비아 내에, 각각 상기 전기 전도성 영역의 상응하는 전도 영역과 전기 전도성 접촉 상태에 있는 복수 개의 다마신 구리 와이어를 구비하는 다마신 구리 상호 접속 배선 레벨과,
상기 다마신 컨택트 비아가 존재하는 곳에는 존재하지 않고, 엣칭 스톱 절연 재료를 포함하는, 상기 제1 층 상의 엣칭 스톱층과,
상기 엣칭 스톱층의 제1 부분 상에 있고 상기 다마신 구리 상호 접속부의 제1 표면과 접촉하며, 전기 절연 재료를 포함하는, 절연층의 제1 절연 영역과,
상기 엣칭 스톱층의 제2 부분 상에 있고, 상기 다마신 구리 상호 접속부의 제2 표면과 접촉하며, 상기 전기 절연 재료를 포함하는, 상기 절연층의 제2 절연 영역과,
상기 엣칭 스톱층의 제3 부분 상에 있고, 상기 엣칭 스톱층의 제3 부분과 상기 다마신 구리 상호 접속부 사이에 배치되며, 상기 전기 절연 재료를 포함하는, 상기 제2 절연층 상의 제3 절연 영역
을 포함하는 전자 구조도 제공한다.
본 발명은 또한 소정 체적의 재료의 표면을 세정하는 방법도 제공하는데,
내화 금속 또는 실리콘을 포함하는 상기 소정 체적의 재료를 제공하는 단계와,
상기 소정 체적의 재료의 표면을 불화수소산으로 산 세정하는 단계를 포함한다.
본 발명의 이점은 다마신 구리 배선의 상부 레벨과 다마신 텅스텐 컨택트의 하부 배선 레벨 사이에 신뢰성 있는 저저항 컨택트를 제공할 수 있다는 것이다.
이하에서는 본 발명의 여러 실시 형태를 첨부 도면을 참조하여 예로서 설명한다.
본 실시 형태는 다마신 텅스텐 로컬 배선 레벨에 전기적으로 접속된 큰 종횡비의 듀얼 다마신 구리 상호 접속부의 제작 방법 및 구조를 개시한다. 본 명세서 전체에 걸쳐, "다마신 텅스텐"이라는 용어는 본 발명을 제한하려는 것이 아니라 명료하게 하기 위해 사용된다. 상기 다마신 텅스텐 배선 레벨 내의 텅스텐은 특히, 폴리실리콘 등을 포함하는 임의의 적절한 다마신 컨덕터로 대체될 수도 있다. 또한, "다마신 구리"라는 것은 하나 이상의 트렌치가 유전층(dielectric layer)에 만들어져 있고, 하나 이상의 내화 금속 라이너 레벨이 상기 트렌치에 적층되어 있으며, 상기 트렌치는 구리로 채워지고, 라이너와 구리를 남겨 두고 편평하게 폴리싱되어 있는 것을 의미하는 것으로 이해된다. 또한, 본 발명은 2개의 컨택트 비아 및 트러프 측면에서 설명한다. 이것은 본 발명을 간단 명료하게 하기 위한 것이지, 본 발명을 제한하기 위한 것이 아니다. 당업자라면 하나 이상의 컨택트 비아 및 하나 이상의 트러프를 사용할 수 있다는 것을 이해할 것이다.
도 1a를 시작으로 하여 도면을 참조하면, 반도체 구조, 즉 웨이퍼(100)의 단면이 도시되어 있다. 웨이퍼(100)에는 기판(110)이 포함되어 있는데, 이 기판은 바람직한 실시 형태에서 실리콘 기판이지만, 특히 p-형 또는 n-형 단결정 실리콘, 실리콘-온-절연체(SOI), 석영, 사파이어, 갈륨 비소 등을 포함할 수도 있다. 게이트, 트랜지스터, 확산부, 커패시터와 같은 수 많은 소자(도시 생략)를 기판(110)에 내장할 수도 있다.
기판(110)의 소자는 표준 처리 공정을 이용하여 다마신 텅스텐 전기 전도성 상호 접속부(120)에 의해 접촉되는데, 상기 상호 접속부는 다마신 텅스텐 로컬 배선 레벨(90)에 형성되어 있다. 다른 컨덕터 중에서, 티탄 또는 질화티탄이 라이닝된 텅스텐 또는 도핑된 폴리실리콘이 배선 레벨(90)에 컨덕터로서 채용되었다. 본 명세서의 개시에 있어서, 텅스텐이 바람직한 실시 형태라고 가정한다. 다마신 텅스텐 배선 레벨(90)은 다마신 내화 금속 로컬 상호 접속층을 예시한다. 다마신 텅스텐 상호 접속부(120)는 특히, 보로포스포실리케이트 글라스(BPSG) 또는 포스포실리케이트 글라스(PSG)와 같은 절연성의 유전 재료(130)에 의해 서로 이격되어 있다. 다음에, 다마신 텅스텐 로컬 배선 레벨(90)[즉, 다마신 텅스텐 상호 접속부(120) 및 절연성 유전 재료(130)]의 표면(122)을 공지의 기법을 이용하여 평탄화한다. 그 결과 편평한 표면(122)은 본 발명에 개시된 처리 과정에 있어서 기초를 형성한다.
비교적 얇은(특히, 약 50 nm) 필름층(140)이 다마신 텅스텐 상호 접속부(120) 및 절연성 유전 재료의 층(130) 위에 적층된다. 통상 질화규소 필름인 상기 필름층(140)은 플라즈마 증진 화학적 증착(PECVD), 고밀도 플라즈마 화학적 증착(HDPCVD), 저압 화학적 증착(LPCVD), 또는 당업계에 공지된 다른 적당한 처리 기법을 이용하여 적층할 수 있다.
상기 필름층(140)에 이어 비교적 두꺼운(예컨대, 약 150~1000 nm) 이산화규소층(150)이 후속된다. 상기 필름층(140)과 이산화규소층(150)은 저(低) 차징 손상 프로세스(low charging damage process), 바람직하게는 저압 RF 출력 밀도(power density) 실란-옥사이드계 화학 또는 고압(즉, 약 14 Torr) 테트라에틸오쏘실리케이트(TEOS) 화학 PECVD를 이용하여 적층하는 것이 바람직하다. 별법으로서, 불소 또는 탄소가 도핑된 유전체를 사용하여 유전 상수를 감소시킬 수 있다.상기 필름층(140)은 후술하는 바와 같이, 후속 엣칭을 위해 반응성 이온 엣칭(RIE) 스톱부로서 작용하는 것이 바람직하고, 또 구리 확산 배리어로서 작용한다. 상기 필름층(140)은 특히, 이산화규소, 불화 이산화규소(fluorinated silicon dioxide), 포스포실리케이트 글라스, 보로포스포실리케이트 글라스, CH3-도핑형 이산화규소, SiCxHy또는 SiCxHyNz과 같은 층(150)의 엣칭 중에 RIE 스톱부로서 작용하는 임의의 유전체일 수 있다.
도 2는 당업계에 공지된 임의의 방법을 이용하여, 이산화규소층(150)을 소정의 감소된 두께로 폴리싱하고 세정한 후의 도 1a를 나타낸다. 예를 들면, 화학-기계적 폴리싱(CMP)을 이용하여 예컨대, 약 150 nm 같이 이산화규소층(150)의 일부를 폴리싱할 수 있다. 이러한 폴리싱 단계의 목적은 이산화규소층(150)을 평탄화하여, 다마신 텅스텐 상호 접속부(120)를 만드는 데 이용된 프로세스에서 기인할 수 있는 임의의 토포그래피를 제거하는 것이다. 일반적으로, 다마신 텅스텐 상호 접속부를 만드는 데 다마신 공정을 이용하는 경우, 두 가지 문제가 일어날 수 있다. 도 1a를 참조하면, 제1 문제점은, 절연성 유전 재료(130)가 스크랫칭될 수 있고, 절연성 유전 재료(130)에서의 이러한 스크랫치는 다음의 이산화규소층(150)에 복제될 수 있다는 것이다. 제2 문제점은, 다마신 텅스텐 상호 접속부(120)는 절연성 유전 재료(130) 위로 소량 돌출할 수 있고, 또는 절연성 유전 재료(130) 표면 아래로 소량 리세스될 수 있다는 것이다. 다마신 텅스텐 상호 접속부(120)의 프로세스 결함(에컨대, 스크랫치, 돌출, 또는 불충분한 텅스텐 충진, 리세스된 다마신 텅스텐층 등)으로 인한 이 소량의 토포그래피는 폴리싱 공정 단계에 의해 매끄럽게 된다. 이와 같이, 상기 이산화규소 폴리싱 단계의 목적은 전술한 작은 토로그래피를 제거하는 것이다.
도 1b에는 도 1과 유사한 실리콘 기판(108) 상에 다마신 텅스텐 배선 레벨(107)이 마련된 전자 구조(109)의 단면도의 일예가 도시되어 있으며, 범프(101), 리세스(102), 시임(103), 스크랫치(104), 매립된 입자(106)와 같이 여러 가지 바람직하지 않은 제조 토포그래피가 도시되어 있다.
상기 CMP 단계는 최적화되고, 이 단계는 후속의 구리/질화탄탈륨/탄탈륨 CMP 단계를 절연층(150) 내로 과폴리싱하도록 변형된다면 피할 수 있다는 것에 유의하여야 한다. 이러한 접근법의 단점은 훨씬 더 큰 다마신 구리 와이어 저항 및 커패시턴스 가변성을 야기한다는 것이다.
상기 CMP 단계에 이어 브러쉬-세정 공정 단계가 후속하고, 별법으로서 불화수소산(HF) 엣칭, 특히 500:1 버퍼링된 불화수소산(BHF) 엣칭이 후속될 수 있다. 이들 단계의 목적은 후술하는 바와 같이, 잔류 폴리싱 슬러리, 이동성 이온 등을 웨이퍼로부터 제거하고, 웨이퍼 표면으로부터 오염물을 추가로 제거하기 위해 이산화규소층(150)의 일부를 엣칭하며, 후속되는 이산화규소 캡 적층의 부착성(adhesion)을 증대시키는 것이다.
결과적으로 생기거나 "외부로의(outgoing)" 이산화규소층(150) 두께를 제어하기 위하여, 후(post)-CMP 두께 측정 기법도 이용된다. 외부로의 이산화규소층(150) 두께가 잘 제어되지 않는다면, 후속되는 컨택트 RIE 언더엣칭/오버엣칭 프로세스 윈도우는 감소 또는 제거된다. 바람직한 CMP 제거는, 어느 정도의 CMP 제거는 수용 가능하지만, 약 150 ±30 nm이다.
도 3a는 선택적인 후-이산화규소 CMP PECVD 이산화규소 캡 층(350) 적층을 실행한 후의 웨이퍼(100)를 나타낸다. 상기 이산화규소 캡 층(350)은 도핑되지 않을 수도 있고, 또는 이산화규소 캡 층(350) 재료의 유전 상수를 감소시키기 위하여 도핑(예컨대, 불소 또는 탄소)을 함유할 수도 있다. 이러한 이산화규소 캡 층(350) 적층은 필요한 것은 아니지만, 이산화규소층(150)의 CMP 중에 일어날 수도 있는 임의의 스크랫치로 인한 후속 적층된 구리층에서의 전기적 쇼트를 감소시키기 때문에 유용하다. 상기 이산화규소 캡 층(350)의 최종 두께는, 후속하여 형성된 컨택트 및 구리층의 높이가 최적화되도록 조정된다. 예컨대, 250 nm 폭의 컨택트 및 구리층에 대하여, 한 가지 가능한 높이 조합은 상기 컨택트 및 구리층 각각에 대하여 400 nm 및 300 nm이다.
이산화규소 캡 층(350)은 표면층 스크랫치 전파를 더욱 감소시킨다는 데에 그 특징이 있다. 즉, 도 3b에 도시한 바와 같이, 하부 이산화규소층(150)에 스크랫치(157)가 있다면, 등각의(conformal) 또는 거의 등각의 이산화규소 캡 층(350)의 적층에 의해 평탄화된다.
도 4는 당업계에 공지된 표준 공정을 이용하여, 이산화규소 캡 층(350)(도 3 참조)에 포토레지스트층(440)을 적층하여 그 포토레지스트층(440)의 일부분(410, 420) 아래에 컨택트 비아를 패터닝한 후의 도 3a의 구조를 나타낸다. 도 4에서, 도 3의 이산화규소층(150)과 이산화규소 캡 층(350)은 간략하게 나타내기 위해 함께, 이산화규소층(450)으로 대체하였다. 포토레지스트층(440)은 이산화규소층(450)에 적층된 제1 반(anti)-반사성 코팅(ARC) 층(460)을 이용할 수도 있다. 일반적으로, ARC 층은 포토레지스트가 노출되는 경우 작은 형상을 분해하는 능력을 개선한다.
도 5는 이산화규소층(450)을 선택적으로 엣칭하여, 이산화규소층(450)을 통해 필름층(140)까지 연장되는 2개의 컨택트 비아 홀(510)을 형성한 후의 도 4의 구조를 나타낸다. 상기 컨택트 비아 홀(510)은 도 4에 도시한 일부분(410, 420) 아래에 위치한다. 컨택트 비아홀(510)이 필름층(140)까지 그러나 그 필름층을 관통하지 않게 연장하도록 선택적인 이산화규소 RIE 화학을 채용한다. 이 프로세스 단계는 실제, 2단계의 반응성 이온 엣칭(RIE)을 포함한다. 제1 단계에서, 제1 ARC 층(460)(도 4 참조)은 RIE를 이용하여, 또는 선택적으로, 엣칭이 이산화규소층(450) 상에서 멈추도록 선택적인 엣칭 화학을 이용하여 에칭된다. 상기 엣칭의 제2 단계에서, 이산화규소층(450)은, 실질상 필름층(140)에서 멈추고 10:1 정도 또는 그 이상의 선택성(selectivity)을 갖는 당업계에 공지된 선택적 엣칭 화학을 이용하여 엣칭된다. "선택성"은 엣칭하고자 하는 재료의 엣칭율을 엣칭하고 싶지 않은 재료의 엣칭율로 나눈 것으로 규정된다. 상기 엣칭을 완료한 후에, 바람직하게는 산소 플라즈마 또는 다운스트림 플라즈마 드립 프로세스를 이용하여, 포토레지스트 층(440)을 벗겨낸다. 과산화수소와 혼합된 황산과 같은 표준의 습식 화학 포토레지스트 스트립 방법은 필름층(140)의 핀홀을 통해 컨덕터(120)를 엣칭할 수도 있으므로 이용해서는 안된다는 점에 유의하여야 한다. 코너(455)(도 10 참조)가 둥글게 되지 않게 비지향성 스트립 프로세스(nondirectional strip process)로 포토레지스트를 제거하는 것이 바람직하다. 둥글게 되지 않은 코너는 구리 충진을 더 좋게 한다. 또한, 둥글게 되지 않은 또는 정방형 코너(455)는 이들 지점에서 일어나는 전기적 쇼트를 피할 수 있기 때문에 바람직하다.
상기 이중 다마신 프로세스의 제2 단계(즉, 와이어 트러프의 프린팅 및 RIE 엣칭을 포함) 중에 포토레지스트를 벗겨내는 것은 와이어 트러프의 상측 코너를 둥글게 하는 우려 때문에 중요한 프로세스이다. 상기 상측 와이어 트러프 코너가 실질상 둥글게 되면, 와이어 사이에 전기적 쇼트가 일어날 가능성이 증가한다. 이것은, 리쏘그래픽 프린팅 또는 레지스트레이션 문제[리쏘그래픽 리워크(lithographic rework)라고 지칭된다] 때문에 와이어 트러프를 RIE 엣칭하기 전에, 또는 트로프를 RIE 엣칭한 후에 와이어 트러프 포토레지스트를 벗겨낼 때 채용되는 포토레지스트 스트립 단계는, 웨이퍼에 레지스트가 남아 있는 경우 포토레지스트 스트립의 일부 동안에 실질상 비지향성이어야 한다는 것을 의미한다. 상기 포토레지스트 스트립은 두 단계로 나뉘는데, 제1 단계는 웨이퍼 상의 블랭킷 표면으로부터 포토레지스트를 제거하는 것이고, 제2 단계는 웨이퍼 상의 트렌치 또는 다른 토포그래픽 형상부로부터 포토레지스트를 제거하고 오버스트립 부분을 포함하며, 상기 오버스트립 중에 포토레지스트 스트립 프로세스는 포토레지스트의 완전한 제거에도 불구하고 계속 된다는 점에 유의하여야 한다. 상기 제1 포토레지스트 단계 중에, 플라즈마 스트립 도구에서 수행된다면, 벗겨진 포토레지스트 및/또는 RIE 엣칭 잔류물은 스트립 화학물과 혼합되고, 상당한 스퍼터 및 RIE 성분을 포토레지스트 스트립 프로세스에 추가할 수 있다. 웨이퍼 바이어스가 상당한 플라즈마 스트립 프로세스가 채용된다면, 웨이퍼 바이어스는 웨이퍼에의 이온 충돌을 증대시키고, 이는 와이어 트러프의 코너를 둥글게 하는 것을 증대시키게 된다. 이러한 문제는 비(非) 플라즈마 환경(즉, 용매 스트립, 다운스트림 플라즈마, 오존 스트립 등)에서 제1 포토레지스트 단계를 수행하거나 웨이퍼에 가해지는 웨이퍼 RF 바이어스 전력을 최소화함으로써 현저히 감소될 수 있다. 최적의 플라즈마 포토레지스트 스트립 프로세스는 웨이퍼 플라즈마 포토레지스트 제1 단계에서 비플라즈마 또는 저 RF 바이어스 전력을 이용하고,이어서 제2 단계에 대하여 웨이퍼 플라즈마 스트립 상에 고 RF 바이어스 전력을 이용한다. 고 RF 바이어스 전력 제2 단계는 포토레지스트, ARC 또는 RIE 엣칭 잔류물을 웨이퍼 상의 트렌치 또는 다른 토포그래픽 특징부로부터 제거하는 데에 필요하다.
다음에, 약 5 ~ 10 nm의 이산화규소를 제거하기 위하여 100:1의 묽은 HF 산을 이용하는 엣칭으로 구성된 선택적인 단계를 수행할 수도 있다. 이 단계는 이전의 제2 단계 엣칭에서의 엣칭 잔류물을 제거한다. 별법으로서, 수성의 HF 산 용액 대신에, 탈이온수, 또는 엣칭 잔류물을 세정하는 데에 유용한 것으로서 당업계에 공지된 임의의 용매를 사용할 수 있다.
도 6은 당업계에 공지된 기법을 이용하여, 웨이퍼(100)의 표면 전체를 덮는 제2 반-반사성 코팅층(620)의 증착 후의, 다마신 비아(510)의 내부를 포함하는 도 5의 구조를 나타낸다. 제2 ARC 층(620)은 비아-제1 이중 다마신 공정과 관련된 기술 분야에서 알려진 것과 같이, 저온(예컨대, 약 170~230℃)에서 컨택트 홀 또는다마신 비아(510) 내로 반-반사성 코팅 재료를 리플로시키는 공지의 기법(예컨대, 비아-제1 이중 다마신 공정)을 이용하여 처리된다. 이러한 ARC 층(620)의 적층에 이어, 제2 반-반사성 층(620)에서 연속 공간(630)을 선택적으로 개방시키기 위해 사용되는 포토레지스트 층(610)을 적층 및 패터닝한다. 패터닝된 포토레지스트 층(610)은 ARC 층(620)의 상단에 위치하고, 원하는 다마신 와이어 패턴으로 패터닝된다.
도 7을 참조하면, 선택된 영역에서 상기 제2 반-반사성 코팅층(620)을 엣칭하지만, 이산화규소층(450)은 실질상 엣칭하지 않는 프로세스를 이용하여, 제2 반-반사성 코팅층(620)의 노출부를 에칭시킨 후의 도 6의 구조가 도시되어 있다.
도 8은 다마신 트러프 사이에 존재하는 이산화규소층(450)의 일부의 감소된 높이까지 연속된 RIE 엣칭하고, 추가로 후속 공정 단계에서 양호한 라이너 및 구리 충진을 촉진시키기 위하여 이산화규소층(450)의 코너(810)(점선으로 도시)를 깎아내는 에칭을 한 후의 도 7의 구조를 나타낸다. 이산화규소층(450)의 일부를 감소된 높이까지 엣칭하면, 이제 다마신 비아(510)와 이산화규소층(450) 사이에서 연장되는 연속한 공간(630)의 증가를 가져온다. 이 단계에서 이용된 엣칭은 특히, 원하는 최종 깊이보다 더 깊은(예컨대, 약 50 nm 만큼) 깊이로 다마신 비아(510)를 엣칭하는 데에 사용되는 이산화규소 RIE 일 수 있다. 이 RIE는 이산화규소층(450)의 코너(810)를 라운딩하고, 다마신 비아(510)의 상단부에서 실질상 거의 수직의 컨택트 측벽(830)을 남겨두도록 최적화되어 있다.
도 9는 포토레지스트 층(610) 및 제2 반-반사성 코팅층(620)을 벗겨내 버리고, 컨택트 비아(910)를 남겨 둔 후의 도 8의 구조를 나타낸다. 포토레지스트 층(610) 스트립 단계는, 코너(810)의 라운딩을 최소화하도록 웨이퍼(100)에의 이온 충격이 최소화되게 수행된다. 특히 저 웨이퍼 바이어스 플라즈마 스트립과 같은 비지향성 스트립이 이용될 수 있다. 컨택트 비아(910)의 ARC 층(610)이 제거되도록 포토레지스트 층(620) 스트립 단계에서 주의를 기울여야 한다. 이것은, 레지스트 스트립 시간을 제어하는 데에 광학적 방출 (또는 임의의) 레지스트 스트립 엔드포인트 측정(endpoint measurement)이 이용된다면, 통상 100~200%의 긴 오버스트립이 이용되어야 한다는 것을 의미한다. 상기 연속 공간(630)은 컨택트 비아(910)를 포함하도록 확장되었다.
코너의 라운딩을 더욱 최소화하기 위하여, 고압 스트립 프로세스 단계가 수행될 수도 있다. RF 전력을 이용하는 이중 전극 시스템에서, 대부분 또는 모든 RF 전력은 웨이퍼 이온 충돌을 최소화하기 위하여 상단 전극에 접속되어야 한다. 별법으로서, 포토레지스트 층(620)의 레지스트가 벗겨진 경우에 2단계 스트립의 제2 단계 동안에만 RF 전력이 전극에 접속된 채 2 단계 스트립 프로세스를 채용할 수 있다. 2단계 스트립 프로세스는 컨택트 비아(910)로부터 폴리머 또는 잔류 ARC를 제거하는 것을 도와준다. 단일 전극 시스템에서, RF 전력은 이온 충돌로 인한 코너 라운딩을 최소화하기 위하여, 단일 전극 시스템에서 이용되는 오버스트립 단계 전에, 레지스트 스트립 단계 동안 최소화되어야 한다. 모든 레지스트 스트립 프로세스에 대하여, 불화 레지스트가 웨이퍼(100)에 남아 있는 동안에 코너 라운딩은 증대되고, 중요한 제어 패러미터는 레지스트 오버스트립 단계 전에, 레지스트 스트립 단계 동안의 이온 충돌 밀도/에너지라는 것에 유의하여야 한다.
도 10은 각 컨택트 비아(910)의 바닥에서 필름층(140)을 산업 표준 RIE 화학을 이용하여 엣칭함으로써 각 컨택트 비아(910)를 다마신 텅스텐 상호 접속부(120)의 상단면(125)까지 연장시킨 후의 도 9의 구조를 나타낸다. 따라서, 연속 공간(630)은 연장된 컨택트 비아(910)를 포함하도록 더욱 연장되었다. 도 11 및 도 12와 관련하여 후술하는 바와 같이, 이중 다마신 구리 상호 접속부가 상기 연속 공간(630) 내에 형성된다. 이와 같이, 각 컨택트 비아(910)의 바닥은 후속하여 형성되는 이중 다마신 구리 상호 접속부에 의해 다마신 텅스텐 상호 접속부(120)의 상단면(125)과 전기적 접촉을 가능하게 한다. RIE 프로세스 방법 중 한 가지 실시 형태에서, 다마신 비아(510) RIE(도 7 참조), 포토레지스트 층(610)(도 8 참조)의 레지스트 스트립, 필름층(140) RIE는 모두 단일의 RIE 챔버 또는 기구 내에서 수행된다.
상기 프로세스에서 다음 단계는 약 10 nm의 이산화규소를 웨이퍼(100)로부터, 그리고 특히 다마신 텅스텐 상호 접속부(120)로부터 제거하기 위하여 불화수소산 세정(예컨대, 묽은 1%의 불화수소산 용액)을 포함한다. 이 산 세정은 상기 표면을 탈불화처리(defluorinate)하고, 또한 임의의 잔류 폴리머를 제거하기 위하여 수행된다. 불화수소산의 농도는 특히, 약 10:1 내지 약 500:1, 바람직하게는 약 100:1의 범위를 포함할 수 있다. 본 명세서에서 100:1 희석은 병에서 나왔을 때(실제 제조업자로부터 약 1 부의 물 대 약 1부의 HF)의 HF를 희석시키는 것을 지칭한다. 본 명세서에의 희석은 상기 병으로부터의 HF에 관한 것이다.
텅스텐 또는 실리콘까지의 컨택트를 세정하기 위해 불화수소산을 이용하는 것은 당업계에 공지되지 않은 것이다. 왜냐하면, 텅스텐 또는 실리사이디드 실리콘(silicided silicon) 표면을 세정하는 데에는 통상, AZ™또는 NMP™과 같은 용매 세정이 수행되기 때문이다. 불화수소산은 내화 금속 산화물 또는 다른 이러한 제품(티탄, 텅스텐, 코발트 등으로부터 형성된 옥사이드)을 에칭하는 데에는 알려지지 않은 것이다. 이들 이중 다마신 구조에 대하여, 단일의 다마신 구조에 대해 수행된 표준 AZ™또는 다른 용매 세정을 하게 되면, 상기 내화 금속의 컨택트 레미턴스를 현저히 열화(즉, 현저히 감소)시키는데, 이는 다마신 로컬 텅스텐 상호 접속부의 공극으로부터 용매를 완전히 제거할 수 없는 것으로 인하여 또는 텅스텐 표면의 손상된 영역을 제거할 수 없는 것 때문일 것이다.
아르곤(Ar) 스퍼터 세정과 함께 도 10의 엣칭 단계가 후속되는데, 상기 아르곤 스퍼터 세정은 이산화규소 또는 다마신 텅스텐 상호 접속부(120)의 상단부 또는 웨이퍼(100) 상의 어딘가에 있는 텅스텐 옥사이드 같은 다른 엣칭 잔류물을 스퍼터 제거하기 위한 것이다. 통상, 상기 아르곤 스퍼터 세정은 평탄한 표면으로부터 약 10 nm의 이산화규소를 제거한다. 아르곤 가스는 특히, 수소 또는 헬륨과 같은 다른 도펀트 가스를 포함할 수도 있다. 또한, 상기 스퍼터 세정은 웨이퍼(100)로부터 잔류물을 완전히 제거하기 위해서는 충분히 오랫동안 수행할 필요가 있다. 경험에 따르면, 5 nm의 잔류물을 스퍼터 제거하는 데에 필요한 시간은 원하지 않는 잔류물을 제거하는 데에는 충분하지 않고, 10 nm의 잔류물을 스퍼터 제거하는 데에 필요한 시간은 충분하다. 그러나, 아르곤 스퍼터 세정으로 너무 많은 이산화규소를 제거하면, 엣칭된 구조의 코너부가 둥글게 될 수 있는 문제가 일어난다. 따라서, 충분한 양이 스퍼터 세정되지만 과잉의 양이 스퍼터 세정되어 버리지 않는 균형을 찾아야 한다. 너무 많은 양의 한 예는 약 20 nm이다. 너무 작은 양의 한 예는 약 5 nm이다.
스퍼터 예비 세정 후에, 그리고 도 11을 참조하면, 탄탈륨-질화물 및 탄탈륨(구리 확산 배리어)의 층(1110), 노출된 웨이퍼(100) 표면을 덮는 얇은 스퍼터링된 구리층(1115)으로 구성되는 필름 스택(1125)의 적층 후의 도 10의 구조가 도시되어 있다. 상기 필름 스택(1125)은 양호한 측벽 커버리지를 제공한다. 이온화 물리적 증착(IPVD), 중공의 캐소드 마그네트론(HCM), 화학적 증착(CVD), 롱-쓰로우 스퍼터(long-throw sputter) 또는 이들의 조합과 같은 질화탄탈륨/탄탈륨/구리(TaN/Ta/Cu) 적층 프로세스가 채용된다. 본 명세서에서 논의된 기하 형태에 대하여, 많은 다른 TaN/Ta/Cu 두께 조합이 이용될 수도 있지만, IPVD를 이용하여 10 nm/40 nm/100 nm TaN/Ta/Cu 필름 스택을 적층하였다. 본 명세서에서 Ta을 설명하지만, Ta 대신에, 질화탄탈륨, 질화티탄, 질화텅스텐, 텅스텐 등과 같이 임의의 다른 내화 금속 또는 금속의 조합을 사용할 수 있다.
TaN/Ta 층(1110)은 임의의 내화 금속(전술함)을 사용하여 임의의 표준 구리 확산 배리어로서 적층되고, 이어서 얇은 스퍼터링된 구리층(1115)이 후속한다. 상기 얇은 스퍼터링된 구리층(1115)은 후속의 구리 도금을 위한 시드 필름으로서 작용한다. 상기 스퍼터링된 구리층(1115)은 무전해 도금된 구리에 의해 대체될 수도 있다. 다음에, 두꺼운 구리층(1120)이 웨이퍼 표면 전체에 전기 도금되어 모든 오목부를 채운다. TaN/Ta 층(1110)의 질화탄탈륨 부분에 대한 공칭 두께는 약 10 nm이고, TaN/Ta층(1110)의 탄탈륨 부분에 대한 공칭 두께는 약 40 nm이며, 스퍼터링된 구리층(1115)에 대한 공칭 두께는 약 100 nm이다. 그러나, 이들 두께는 제작 공정에서 원하는 특정 치수로 조정될 수 있다. 컨택트 비아(910)의 전형적인 깊이는 약 450 nm이고, 컨택트 비아(910)의 최소 트러프 폭은 약 250 nm이다. 다마신 텅스텐 상호 접속부(120)까지의 최소 컨택트 폭은 약 250 nm이고, 컨택트 높이는 약 500 nm이다. 도 12에 도시된 것과 같은 전기 도금된 구리층(1120)의 최종 높이는 전체 스택 높이 정도, 즉 필름층(140)과 이산화규소층(450)을 합한 높이이다. 이 예에서, 필름층(140) 및 이산화규소층(450)의 높이가 약 750 nm이면, 전기 도금된 구리층(1120)의 두께는 약 750 nm보다 약간 더 두껍다. 전기 도금된 구리층(1120)이 필름층(140) 및 이산화규소층(450)의 높이보다 약간 더 두꺼워야 하는 이유는 전기 도금된 구리층(1120)은 모든 표면에까지 균등하게 이르지 않는 비등각의 충진부를 만들어 내는 경향이 있기 때문이다. 따라서, 전기 도금된 구리층(1120)이 적절히 맞추어지는 것을 보장하기 위하여, 필름층(140) 및 이산화규소층(450)의 높이보다 약간 더 두꺼운, 약 10% 더 두껍게 도금되어야 한다. 통상, 에러(예컨대, 공차) 및 크로스 웨이퍼 두께 변동으로, 전기 도금된 구리층(1120)은 전술한 것보다 훨씬 더 두꺼울 수도 있다. 전기 도금 대신에, PVD 및 CVD의 조합과 같이 구리 충진의 다른 방법을 이용할 수 있다. 전기 도금된 구리층(1120) 적층 후에, 특히 100℃, 1 시간의 선택적인 어닐링을 수행하여 전기 도금된 구리층(1120)을 결정화한다.
도 12는 웨이퍼(100)의 상측면을 구리의 화학-기계적 폴리싱 과정을 이용하여 평탄화한 후의 도 11의 구조를 나타낸다. 이 평탄화 공정은 TaN/Ta 층(1110)의 상단부와 함께, 전기 도금된 구리층(1120)의 상측부를 제거하는 데에 이용된 습식-기계적 폴리싱 공정일 수 있다. 전기 도금된 구리층(1120)은 산업-표준의 공지 공정을 이용하여 폴리싱되고, TaN/Ta 층(1110)에서 멈춘다. 일반적으로, 라이너 또는 엔드포인트 상의 구리 및 스톱부를 폴리싱한 다음에, 공정을 전환하고 그 라이너를 폴리싱하는 것은 당업계에 공지되어 있다. 다음에, 질화탄탈륨 및 탄탈륨 구리 확산 배리어를 제거하기 위하여 웨이퍼를 CMP할 수 있다. 별법으로서, 단일의 단계로 질화탄탈륨/탄탈륨 구리 확산 배리어 모두를 제거하는 단일 단계의 CMP 공정을 채용할 수 있다.
그러나, 이중 다마신 프로세스가 실행되었기 때문에, 전기 도금된 구리층(1120)의 폴리싱은 단일 다마신 공정에 대한 것보다는 더 긴 시간 동안 행해지는 것이 바람직하다. 단일 다마신 공정을 이중 다마신 공정과 비교하면, 엔드포인팅된 구리 폴리싱을 이용하여, 이중 다마신 공정을 위한 오버폴리싱은 단일 다마신 공정에 대한 것보다 30~100% 더 길어야 한다. 이러한 폴리싱 시간 증가는 상기 구조에서 라운딩한 코너의 존재로 인해 밀접하게 이격된 다마신 컨택트 사이의 구리를 세정하는 데에 필요한 것이다. 최적으로, 화학적 엣칭 성분이 증가된 (예컨대 4% 퍼옥사이드를 이용) 구리 폴리싱 공정이 채용된다.
구리 폴리싱 단계 후에, TaN/Ta 층(1110)의 상단부를 제거하기 위해 다른 폴리싱 단계를 채용한다. 이러한 폴리싱 단계는 이산화규소층(450)까지 계속된다.이 단계에서는 또한, 통상적으로 이산화규소층(450)의 일부(예컨대, 약 50 nm)를 제거한다. 평탄화/폴리싱에 후속하여, 전기 도금된 구리층(1120)의 잔여부, 스퍼터링된(또는 무전해) 구리층(1115), TaN/Ta 층(1110)은 함께 본 발명의 이중 다마신 구리 상호 접속부(1250)를 구성한다.
마지막으로, CMP 후에, 다마신 텅스텐 상호 접속부(1250)와 전기 전도성 접촉 상태에 있는, 결과적으로 얻어지는 이중 다마신 구리 상호 접속부(120)의 시험능력(testability)을 증대시키기 위하여 선택적인 300~450℃ 어닐링이 채용된다.
도 12에서, 이중 다마신 구리 상호 접속부(1250)에는 컨택트 비아(1251, 1252)가 있다. 컨택트 비아(1251, 1252)는 다마신 텅스텐 상호 접속부(120)와 직접적인 전기 접속을 이루는 이중 다마신 구리 상호 접속부(1250) 부분이다. 전형적인 180 nm 기술에 대하여, 컨택트 비아(1251, 1252) 각각은 약 250 nm의 폭(WL), 약 300 nm의 높이(HL)를 갖고 있다. 또한, 도 12에서, 이중 다마신 구리 상호 접속부(1250)의 총 폭(WT)은 약 250 nm이고, 총 높이(HT)는 약 320 nm이다.
도 12는 제1 부분(141), 제2 부분(142), 제3 부분(143)을 갖고 있는 것으로 필름층(140)을 도시하고 있다. 도 12는 또한, 제1 부분(451), 제2 부분(452), 제3 부분(453)을 갖고 있는 것으로서 이산화규소층(450)을 도시하고 있다. 이산화규소층(450)의 제1 부분(451)은 필름층(140)의 제1 부분(141) 상에 있고, 이중 다마신 구리 상호 접속부(1250)의 제1 표면(1251)과 접촉하고 있다. 이산화규소층(450)의 제2 부분(452)은 필름층(140)의 제2 부분(142) 상에 있고, 이중 다마신 구리 상호접속부(1250)의 제2 표면(1252)과 접촉하고 있다. 이산화규소층(450)의 제3 부분(453)은 필름층(140)의 제3 부분(143) 상에 있고, 이중 다마신 구리 상호 접속부(1250)와 필름층(140)의 제3 부분(143) 사이에 배치되어 있다.
본 발명의 별법의 실시 형태(도 13)에서, 도 1 내지 도 12의 다마신 텅스텐 상호 접속부(120)는 확산부, 트랜지스터, 다른 패시브 또는 액티브 소자를 포함할 수 있는 실리콘 체적부(1310, 1320)에 의해 대체될 수 있다. 이 실시 형태에서, 구리가 TaN/Ta 라이너(1110)를 통해 실리콘 체적부(1310, 1320) 내로 확산해 들어가지 않도록 주의를 기울여야 하는데, 왜냐하면 구리는, 특히 산화 금속 반도체(MOS) 트랜지스터, 임의 형태의 트랜지스터의 적절한 용도를 열화시키기 때문이다. 이와 같이, 다마신 텅스텐 상호 접속부(120)는, 특히 다마신 내화 금속 상호 접속부(예컨대, 다마신 텅스텐 상호 접속부) 또는 반도체 재료(예컨대, 실리콘)를 포함하는 전기 전도성 영역(120)으로서 일반화하고 또 구별할 수 있다.
도 12의 변형예로서 도 14a 및 도 14b에, 복수의 이중 다마신 구리 와이어(1250) 및 컨택트 비아(1251, 1252, 1410)의 단면도 및 관련 평면도가 도시되어 있는데, 컨택트 비아(1251, 1252, 1410)는 다마신 텅스텐 상호 접속부(120)에서 다마신 텅스텐 배선 레벨(90)까지 접속되어 있다. 도 14b에 도시한 다마신 구리 와이어(1250)는, 제로, 하나 또는 2개 이상의 이중 다마신 컨택트 비아(1251, 1252, 1410)를 구비할 수 있다. 도 14b는 다마신 구리 와이어(1250) 및 (감춰진) 이중 다마신 컨택트 비아(컨택트 비아 아래의 다마신 텅스텐 배선 레벨은 도시되어 있지 않다)의 평면도를 보여주고 있다. 구리 와이어(1250)의 사이즈는 제한되지않으며, 특히 접지면(ground plane)과 같이, 전기 전도성 레벨을 형성하도록 확대될 수 있다.
본 명세서에서 필름층(140)은 질화규소를 포함하는 것으로 설명하였지만, 필름층(140)은 일반적으로 도 5와 관련하여 전술한 바와 같이, 이산화규소층(450)을 선택적으로 엣칭하는 것과 관련하여 엣칭 스톱층으로 볼 수 있다. 따라서, 필름층(140)은, 특히 질화규소, 탄화규소(SiCxHy), 실리콘 카본-수소-질소 화합물(SiCxHyNz)과 같이 엣칭 스톱 절연 재료를 포함할 수 있다.
도 1 내지 도 3의 이산화규소층(150), 도 3의 이산화규소 캡 층(350), 도 4 내지 도 13의 이산화규소층(450)은 이산화규소를 포함하는 것으로 설명하였지만, 층(150, 350, 450)은 일반적으로, 특히 이산화규소, 불소 또는 탄소가 도핑된 유전체와 같이 옥사이드의 유전 상수를 감소시키는 데에 사용될 수 있는 절연 재료를 포함하는 전기 절연층으로서 볼 수 있다.
본 발명의 실시 형태는 설명의 목적을 위한 것이며, 당업자에게는 많은 변형예 및 수정예가 명확할 것이다. 따라서, 첨부된 청구의 범위는 본 발명의 사상 및 범위 내에 있는 이러한 모든 변형예 및 수정예를 포괄한다.

Claims (10)

  1. (a) 반도체 기판을 제공하는 단계와,
    (b) 전기 절연 재료에 의해 분리되는 복수 개의 텅스텐 또는 실리콘의 전기 전도성 영역을 포함하는 제1 층을 상기 반도체 기판 상에 형성하는 단계와,
    (c) 상기 제1 층 위에 엣칭 스톱층을 형성하는 단계와,
    (d) 상기 엣칭 스톱층 위에 전기 절연층을 형성하는 단계와,
    (e) 상기 절연층을 통해 엣칭 스톱층까지 또 대응하는 전기 전도성 영역 위로 연장되는 컨택트 비아를 형성하는 단계와,
    (f) 상기 컨택트 비아의 바닥에서 상기 엣칭 스톱층을 엣칭하여 상기 컨택트 비아 아래의 상기 대응하는 전기 전도성 영역의 상단면을 노출시키는 단계와,
    (g) 상기 컨택트 비아를 내화 금속 라이너 및 다마신 구리를 채워, 상기 컨택트 비아 내에 상기 전기 전도성 영역의 상단부와 전기 전도성의 접촉 상태에 있는 다마신 구리 상호 접속부를 형성하는 단계
    를 포함하는 전자 구조 제작 방법.
  2. 청구항 1에 있어서, 상기 (e) 단계는 상기 절연층을 통해 상기 엣칭 스톱층까지 그리고 대응하는 전기 전도성 영역 위로 연장되는 복수 개의 컨택트 비아를 형성하고, 각 컨택트 비아 부근의 상기 절연층의 높이 감소부를 남겨두도록 상기 절연층의 상단부를 엣칭하여 각 컨택트 비아 및 상기 절연층의 높이 감소부 위의공간을 포함하는 연속 공간이 형성되도록 하는 것을 포함하며, 상기 (f) 단계는 각 컨택트 비아의 바닥에서 상기 엣칭 스톱층을 엣칭하여 각 컨택트 비아 아래의 상기 대응하는 전기 전도성 영역의 상단면을 노출시키는 것을 포함하고, 상기 (g) 단계는 상기 연속 공간을 내화 금속 라이너 및 다마신 구리로 채워 상기 전기 전도성 영역의 상단부와 전기 전도성 접촉 상태의 다마신 구리 상호 접속부를 형성하는 것을 포함하는 것인 전자 구조 제작 방법.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 전기 전도성 영역 중 하나는 반도체 소자를 포함하는 것인 전자 구조 제작 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 컨택트 비아 또는 연속 공간을 채우는 단계는,
    상기 컨택트 비아 또는 연속 공간 내의 노출면에 구리 확산 배리어층을 적층하고,
    상기 구리 확산 배리어층 상에 얇은 구리층을 스퍼터링 또는 무전해 도금하며,
    상기 얇은 구리층 상에 전기 도금된 구리층을 형성하여, 상기 컨택트 비아 또는 연속 공간을 채우는 것
    을 포함하는 전자 구조 제작 방법.
  5. 청구항 4에 있어서, 상기 구리 확산 배리어층은 질화탄탈륨, 탄탈륨, 질화티탄, 질화텅스텐 또는 텅스텐으로 이루어진 하나 이상의 층을 포함하는 것인 전자 구조 제작 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 절연층은 이산화규소, 불화 이산화규소, CH3-도핑된 이산화규소, 포스포실리케이트 글라스, 또는 보로포스포실리케이트 글라스를 포함하는 것인 전자 구조 제작 방법.
  7. 청구항 6에 있어서, 상기 엣칭 스톱 재료는 질화규소 또는 탄화규소를 포함하는 것인 전자 구조 제작 방법.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서, 상기 (e) 단계는 반 반사성 코팅을 상기 컨택트 비아 내로 리플로우시켜 상기 컨택트 비아 내에 어떠한 공극도 남아 있지 않도록 하는 것을 더 포함하는 것인 전자 구조 제작 방법.
  9. 청구항 8에 있어서, 상기 (e) 단계는 상기 반 반사성 코팅에 개구를 형성하고, 상기 컨택트 비아 내에 상기 반 반사성 코팅의 일부를 유지하는 단계를 더 포함하는 것인 전자 구조 제작 방법.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서, 상기 (f) 단계는 상기 컨택트 비아에서 상기 절연층의 높이 감소부에 베벨형 코너 엣지를 형성하는 단계를 더 포함하는 것인 전자 구조 제작 방법.
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