KR20030076092A - 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법 - Google Patents

길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법 Download PDF

Info

Publication number
KR20030076092A
KR20030076092A KR1020020015753A KR20020015753A KR20030076092A KR 20030076092 A KR20030076092 A KR 20030076092A KR 1020020015753 A KR1020020015753 A KR 1020020015753A KR 20020015753 A KR20020015753 A KR 20020015753A KR 20030076092 A KR20030076092 A KR 20030076092A
Authority
KR
South Korea
Prior art keywords
contact
load resistor
load
semiconductor device
load resistance
Prior art date
Application number
KR1020020015753A
Other languages
English (en)
Other versions
KR100462878B1 (ko
Inventor
이원식
권준모
김태경
최진기
박동건
고형찬
문홍준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0015753A priority Critical patent/KR100462878B1/ko
Priority to US10/270,563 priority patent/US7084478B2/en
Priority to TW092105322A priority patent/TWI244207B/zh
Priority to JP2003080532A priority patent/JP2003297943A/ja
Publication of KR20030076092A publication Critical patent/KR20030076092A/ko
Application granted granted Critical
Publication of KR100462878B1 publication Critical patent/KR100462878B1/ko
Priority to US11/169,894 priority patent/US7148116B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법에 관한 것이다.
본 발명의 반도체 장치는 반도체 기판상에 형성되고, 그의 양끝부분에 배열된 콘택과 상기 콘택사이에 배열된 적어도 하나이상의 더미콘택을 구비한 길이가 긴 부하저항과; 상기 콘택을 통해 상기 부하저항에 연결되는 금속패턴을 구비한다.
본 발명은 길이가 긴 부하저항에 하나이상의 콘택을 형성하거나 또는 부하저항을 적어도 하나이상의 패턴으로 분할하여 콘택을 형성하여, 부하저항의 양끝부분에 집중되는 플라즈마 식각 손상을 분산 및 감소시켜 줌으로써, 절연막의 식각공정시 콘택내에 부하저항과 금속배선간에 절연막과 같은 이물질이 생성되는 것을 방지할 수 있는 이점이 있다.

Description

길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법{Semiconductor device with long-sized load resistor and method for fabricating the same}
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 전기적, 물리적으로 절연된, 길이가 긴 부하저항에 콘택형성시 이물질 형성을 방지할 수 있는 반도체 장치 및 그의 제조방법에 관한 것이다.
DRAM 과 같은 반도체 메모리소자에서는 주변영역에 부하저항(load resistor)이 존재하게 된다. 부하 저항은 주로 플레이트용 폴리실리콘막(PPoly)이나 금속막으로 이루어지고, 그의 크기, 즉 도전체의 폭에 대한 길이는 매우 다양하여 수㎛의 짧은 길이에서부터 수백㎛의 매우 긴 길이를 갖는다. 이러한 부하저항은 전기적 그리고 물리적으로 절연되어(isolated) 있다.
물리적 그리고 전기적으로 절연되고, 길이가 긴 부하저항으로 플레이트 폴리(PPoly)를 사용하는 경우, 부하저항의 양끝부분에 콘택, 예를 들어 메탈콘택을 형성하여 부하저항을 금속배선과 연결하였다.
이러한 콘택은 반도체 장치에서 이종층, 예를 들면 실리콘막과 금속막을 연결시켜 주는 부분으로서, 배선의 중요한 역할을 한다. 콘택은 반도체 장치의 집적도가 증가함에 따라 그의 종횡비가 증가하고, 이와 함께 그의 사이즈가 작아져서 식각공정의 마진이 부족해지고 있는 실정이다.
도 1a 및 도 1b는 종래의 길이가 긴 부하저항과 메탈콘택을 통해 연결되는 금속배선을 구비한 반도체 소자의 평면구조 및 단면구조를 도시한 것이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100)상에 지그재그 형태를 가지며, 상대적으로 길이가 긴 부하저항(110)을 형성하고, 부하저항(110)을 포함한 기판상에 절연막(120)을 증착한다. 상기 절연막(120)을 건식식각하여 부하저항(110)의 양끝 부분을 노출시키는 콘택(130)을 형성하고, 상기 콘택(130)내에 도전물질을 채워서 콘택플러그(135)를 형성한다. 이때, 상기 콘택 플러그(135)용 도전물질로는 텅스텐, 텅스텐 실리사이드, 폴리실리콘, 또는 알루미늄 등이 사용된다. 이어서, 상기 콘택플러그(135)를 통해 상기 부하저항(110)과 전기적으로 콘택되는 배선용 금속패턴(140)을 형성한다.
종래와 같이 금속배선과의 연결을 위한 메탈콘택을 상기 부하저항의 양끝 부분에만 형성하는 경우, 콘택을 형성하기 위한 절연막의 건식식각 공정시 콘택홀(130)에 의해 노출되는 부하저항(110)의 표면에 도 2에 도시된 바와같이 플라즈마 이온들이나 식각부산물들이 축적되게 된다.
도 2는 종래의 플레이트 폴리실리콘막으로 된 부하저항에 형성된 메탈콘택의 SEM 사진이다. 도 2를 참조하면, 상대적으로 길이가 짧은 부하저항용 폴리실리콘막의 양끝부분에 콘택(231)이 형성되는 경우에는 콘택내에 전하가 축적되지 않지만, 길이가 긴 부하저항용 폴리실리콘막의 양끝부분에 콘택(232)이 형성되는 경우에는, 콘택홀내에 전하가 축적되는 현상(charge build up)이 발생됨을 알 수 있다. 이러한 전하축적현상은 절연막 하부의 상대적으로 길이가 긴 부하저항이 플로팅된 상태에서, 절연막의 플라즈마 식각시 전하가 국부적으로 집중되기 때문이다.
이때, 부하저항(110)은 저항값에 따라 다양한 길이를 갖는데, 예를 들어 면저항이 60Ω/□이고 폭이 1.7㎛ 인 플레이트 폴리의 경우, 저항의 길이가 9000㎛이면 전하축적현상은 발생되지 않지만, 저항의 길이가 16000㎛이면 전하축적현상이 발생하게 된다.
도 3은 종래의 전하축적현상에 의해 부하저항과 콘택플러그 사이에 절연막과 같은 이물질의 형성을 보여주는 TEM 사진이다.
도 3을 참조하면, 전하축적현상에 의해 절연막(E)의 플라즈마 식각시 생성된 플라즈마 이온들이나 식각부산물이 부하저항과 콘택 플러그의 접촉면의 물리적 또는 화학적 특성을 변형시켜 절연막(D)과 같은 이물질을 생성하게 된다. 그러므로, 부하저항중 콘택플러그와 접촉되는 접촉면의 전도성을 저하시켜 양호한 콘택특성을 얻을 수 없을 뿐만 아니라 부하저항의 전위의 불균일 및 콘택프로파일의 이상을 초래하는 문제점이 있었다.
본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 길이가 길고 전기적 물리적으로 절연되어 있는 부하저항에 콘택형성을 위한 절연막의 식각시, 전하축적현상에 의한 콘택내의 이물질 생성을 방지할 수 있는 반도체 장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 양호한 콘택 프로파일 및 부하저항의 균일한 전위분포를 얻을 수 있는, 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 부하저항과 금속배선간에 양호한 콘택특성을 제공할 수 있는, 상대적으로 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 및 도 1b는 종래의 길이가 긴 부하저항을 구비한 반도체 장치의 평면 및 단면구조를 각각 도시한 도면,
도 2 및 도 3은 종래의 반도체 길이가 긴 부하저항을 구비한 반도체 장치에 있어서, 콘택형성시 발생되는 문제점을 설명하기 위한 도면,
도 4a 및 도 4b는 본 발명의 제1실시예에 따른 길이가 긴 부하저항을 구비한 반도체 장치의 평면 및 단면구조를 각각 도시한 도면,
도 5a 및 도 5b는 본 발명의 제2실시예에 따른 길이가 긴 부하저항을 구비한 반도체 장치의 평면 및 단면구조를 각각 도시한 도면,
도 6a 및 도 6b는 본 발명의 제3실시예에 따른 길이가 긴 부하저항을 구비한 반도체 장치의 평면 및 단면구조를 각각 도시한 도면,
*도면의 주요 부분에 대한 부호의 설명*
400, 500, 600 : 반도체 기판 410, 510, 610 : 부하저항
420, 520, 620 : 절연막 430, 530, 630 : 콘택
435, 535, 635 : 콘택 플러그 440, 540, 541, 640 : 금속패턴
450 : 더미 콘택 431 : 연결용 콘택
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 형성되고, 그의 양끝부분에 배열된 콘택과 상기 콘택사이에 배열된 적어도 하나이상의 더미콘택을 구비한 부하저항을 가진 반도체 장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 형성되고, 그의 양끝부분에 배열된 콘택과, 상기 콘택사이에 배열된 적어도 하나이상의 연결용 콘택을 구비하는 부하저항과; 상기 연결용 콘택을 통해 상기 부하저항에 연결되는 적어도 하나이상의 금속패턴을 포함하는 반도체 장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 형성되며, 적어도 하나이상의 패턴으로 분할되고, 상기 각 분할된 패턴의 양끝부분에 콘택을 구비하는 부하저항과; 상기 부하저항의 분할된 패턴을 상기 콘택을 통해 연결하는 적어도 하나이상의 금속패턴을 포함하는 반도체 장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 부하저항을 형성하는 단계와; 상기 부하저항을 포함한 기판상에 절연막을 형성하는 단계와; 상기 절연막을 식각하여 상기 부하저항의 양끝부분을 노출시키는 콘택과 상기 콘택사이의 부하저항을 노출시키는 적어도 하나이상의 더미콘택을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 부하저항을 형성하는 단계와; 상기 부하저항을 포함한 기판상에 절연막을 형성하는 단계와; 상기 절연막을 식각하여 상기 부하저항의 양끝부분을 노출시키는 콘택과 상기 콘택사이의 부하저항을 노출시키는 적어도 하나이상의 연결용 콘택을 형성하는 단계와; 상기 연결용 콘택을 통해 상기 부하저항에 연결되는 적어도 하나이상의 금속패턴을 형성하는 단계로 이루어지는 반도체장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에, 적어도 하나이상의 패턴으로 분할된 부하저항을 형성하는 단계와; 상기 부하저항을 포함한 기판상에 절연막을 형성하는 단계와; 상기 절연막을 식각하여 상기 부하저항의 분할된 패턴의 양끝부분을 노출시키는 콘택을 형성하는 단계와; 상기 콘택을 통해 상기 부하저항의 분할된 패턴을 연결하는 적어도 하나이상의 금속패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하여 설명한다.
도 4a 및 도 4b는 본 발명의 제1실시예에 따른 길이가 긴 부하저항과 콘택을 통해 연결되는 금속배선을 구비한 반도체 장치의 평면구조 및 개략적 단면구조를 도시한 것이다.
도 4a를 참조하면, 본 발명의 제1실시예에 따른 반도체 장치에서, 부하저항(410)은 상대적으로 길이가 길고, 전기적 그리고 물리적으로 절연되며, 지그재그 형태를 갖는다. 상기 부하저항(410)은 그의 양끝단에 배열된 콘택(430)과, 상기 콘택(430)사이에 배열되는, 금속패턴(440)에 연결되지 않는 적어도 하나이상의 더미 콘택(450)을 구비한다. 상기 배선용 금속패턴(440)은 상기 콘택(430)을 통해 상기 부하저항(410)에 연결된다.
제1실시예에 따른 반도체 장치에 있어서, 부하저항(410)의 저항값은 부하저항을 구성하는 도전물질의 저항값과 폭 및 길이에 의해 결정된다.
제1실시예에 따른 반도체 장치의 제조방법을 살펴보면, 도 4b에 도시된 바와같이, 반도체 기판(400)상에 부하저항용 도전물질, 예를 들면 플레이트 폴리를 증착한 다음 패터닝하여 길이가 길고 전기적 그리고 물리적으로 절연된, 지그재그 형태를 갖는 부하저항(410)을 형성한다.
상기 부하저항(410)을 포함한 반도체 기판(400)상에 절연막(420)을 증착한 다음 건식식각하여, 상기 부하저항(410)의 양끝부분을 노출시키는 메탈콘택(430)을 형성함과 동시에 상기 콘택(430)사이의 부하저항(410)을 노출시키는 적어도 하나이상의 더미콘택(450)을 형성한다.
이때, 콘택(430) 형성시 이들사이에 적어도 하나이상의 더미콘택(450)을 형성하여 줌으로써, 부하저항의 양끝부분에서의 플라즈마 식각손상을 분산 및 감소시킬 수 있다. 그러므로, 상기 절연막(420)의 식각시 콘택내의 전하축적현상을 방지할 수 있다.
이어서, 상기 콘택(430) 및 더미콘택(450)이 각각 채워지도록 도전물질로 된 콘택플러그(435)를 형성한다. 이때, 상기 콘택 플러그(435)용 도전물질로는 텅스텐, 텅스텐 실리사이드, 폴리실리콘, 또는 알루미늄 등이 사용된다.
상기 콘택 플러그(435)를 형성한 다음 기판전면에 금속막을 증착하고 패터닝하여 상기 콘택플러그(435)을 통해 부하저항(410)에 연결되는 금속패턴(440)을 형성한다. 이때, 콘택플러그(435)중 더미콘택(450)에 형성된 콘택플러그는 상기 금속패턴(440)과는 연결되지 않는다.
도 5a 및 도 5b는 본 발명의 제2실시예에 따른 길이가 긴 부하저항과 콘택을 통해 연결되는 금속배선을 구비한 반도체 장치의 평면구조 및 개략적 단면구조를 도시한 것이다.
도 5a를 참조하면, 본 발명의 제2실시예에 따른 반도체 장치에 있어서, 부하저항(510)은 상대적으로 길이가 길고, 전기적 그리고 물리적으로 절연되며, 지그재그형태를 갖는다. 상기 부하저항(510)은 그의 양끝부분에 형성된 콘택(530)과, 상기 콘택(530)사이에 배열된 적어도 하나이상의 연결용 콘택(531)을 구비한다. 금속패턴은 상기 콘택(530)을 통해 상기 부하저항(510)에 연결되는 금속패턴(540)과, 상기 연결용 콘택(531)을 통해 상기 부하저항(510)에 연결되는 금속패턴(541)으로 이루어진다. 상기 실시예에서는, 상기 금속패턴(541)은 상기 연결용 콘택(530)중 서로 이웃하는 2개의 연결용 콘택을 통해 상기 부하저항(510)에 연결되어진다.
제2실시예의 반도체장치에 있어서, 부하저항(510)의 저항값은 상기 부하저항(510)을 구성하는 도전물질의 저항값과 금속패턴(540)의 저항 및 콘택저항에 의해 결정되어진다.
본 발명의 제2실시예에 따른 반도체 장치의 제조방법은, 도 5b를 참조하면, 반도체 기판(500)상에 부하저항용 도전물질, 예를 들면 플레이트 폴리를 증착한 다음 패터닝하여 길이가 길고 전기적 그리고 물리적으로 절연된, 지그재그 형태를 갖는 부하저항(510)을 형성한다.
상기 부하저항(510)을 포함한 반도체 기판(500)상에 절연막(520)을 증착한 다음, 건식식각하여 상기 부하저항(510)의 양끝부분을 노출시키는 콘택(530)과 상기 콘택(530)사이의 부하저항(510)을 노출시키는 적어도 하나이상의 연결용 콘택(531)을 형성한다.
본 발명의 제2실시예에서는 상기 부하저항(510)의 양끝부분에 콘택(530)을 형성함과 동시에 상기 콘택(530)사이에 적어도 하나이상의 연결용 콘택(531)을 형성하여 부하저항(510)의 양끝부분에서의 플라즈마 식각손상을 분산 및 감소시켜 준다. 그러므로, 상기 절연막(520)의 건식식각시 콘택내의 부하저항에 전하가 축적되는 현상은 발생되지 않는다.
이어서, 상기 콘택(530) 및 연결용 콘택(531)에 도전물질을 채워 콘택 플러그(535)를 형성한다. 이때, 상기 콘택 플러그(535)용 도전물질로는 텅스텐, 텅스텐 실리사이드, 폴리실리콘, 또는 알루미늄 등이 사용된다.
다음, 기판전면에 배선용 금속막을 증착한 다음 패터닝하여 상기 콘택플러그(535)를 통해 상기 부하저항(510)에 연결되는 적어도 하나이상의 금속패턴을 형성한다. 상기 금속패턴은 상기 콘택(530)에 형성된 콘택플러그(535)을 통해 상기 부하저항(530)에 연결되는 금속패턴(540)과 상기 연결용 콘택(531)에 형성된 콘택플러그(535)를 통해 상기 부하저항(510)에 연결되는 금속패턴(541)으로 이루어진다. 상기 실시예에서, 상기 금속패턴(541)는 연결용 콘택(531)에 형성된 콘택플러그(535)중 서로 이웃하는 2개의 콘택플러그를 통해 상기 부하저항(510)에 연결되도록 형성된다.
도 6a 및 도 6b는 본 발명의 제3실시예에 따른 길이가 긴 부하저항과 콘택을 통해 연결되는 금속배선을 구비한 반도체 장치의 평면구조 및 개략적인 단면구조를 도시한 것이다.
본 발명의 제3실시예에 따른 반도체 장치는, 도 6a에 도시된 바와같이, 길이가 길고, 전기적 그리고 물리적으로 절연되며, 지그재그형태를 갖는 부하저항(610)을 구비한다. 상기 부하저항(610)은 적어도 하나이상의 패턴(615)으로 분할되고, 각 분할된 패턴의 양끝부분에 금속패턴(640)과의 연결을 위한 콘택(630)을 구비한다.
또한, 반도체 장치는 상기 부하저항(610)의 분할된 패턴(615)을 콘택(630)을 통해 연결하는 적어도 하나이상의 금속패턴(640)을 구비한다. 상기 실시예에서, 상기 금속패턴(640)은 상기 부하저항(610)의 분할된 패턴(615)중 서로 이웃하는 2개의 패턴을 상기 콘택(630)을 통해 연결한다.
제3실시예에 따른 반도체 장치에 있어서, 상기 부하저항(610)은 플레이트 폴리로 이루어지고, 상기 부하저항(610)의 저항값은 상기 각 분할된 패턴(615)의 저항과 콘택(630)의 콘택저항 그리고 금속패턴(640)의 저항의 값에 의해 결정되어진다.
본 발명의 제3실시예에 따른 반도체 장치의 제조방법은, 도 6b를 참조하면, 반도체 기판(600)상에 부하저항용 도전물질, 예를 들면 플레이트 폴리를 증착한 다음 패터닝하여 상대적으로 길이가 길고 전기적 그리고 물리적으로 절연된, 지그재그 구조를 갖는 부하저항(610)을 형성한다. 이때, 상기 부하저항(610)은 적어도 하나이상의 패턴(615)으로 분할된 구조를 갖도록 패터닝한다.
상기 부하저항(610)을 포함한 반도체 기판(600)상에 절연막(620)을 형성한다. 상기 절연막(620)을 건식식각하여 메탈콘택을 형성하는데, 상기 부하저항(610)의 각 분할된 패턴(615)의 양끝 부분이 노출되도록 콘택(630)을 형성한다.
본 발명의 제3실시예에서는 상대적으로 길이가 긴 부하저항(610)을 적어도 하나이상의 패턴(615)으로 분할하고, 상기 각 분할된 패턴의 양끝부분에 콘택을 각각 형성하여 줌으로써, 부하저항(610)의 양끝부분에만 집중되는 플라즈마 식각손상을 분산 및 감소시켜 준다, 따라서, 상기 절연막(620)의 식각시 콘택내의 부하저항에 전하가 축적되는 현상이 방지되어 이물질, 즉 절연물은 형성되지 않는다.
이어서, 상기 콘택(630)에 도전물질을 채워서 콘택플러그(635)를 형성한다. 이때, 상기 콘택 플러그(635)용 도전물질로는 텅스텐, 텅스텐 실리사이드, 폴리실리콘, 또는 알루미늄 등이 사용된다.
다음, 기판전면에 금속막을 증착한 다음, 패터닝하여 상기 부하저항(610)의 분할된 패턴(615)과 콘택 플러그(635)을 통해 연결되는 적어도 하나이상의 금속패턴(640)을 형성한다. 상기 실시예에서, 상기 금속패턴(640)은 상기 부하저항의 분할된 패턴(615)중 서로 이웃하는 2개의 패턴을 상기 콘택 플러그(635)를 통해 서로 연결한다.
본 발명의 제1 내지 제3실시예에서는 상기 부하저항이 지그재그 구조를 갖는 것으로 예시하였으나, 반드시 이에 국한되지 않고 "ㅡ" 자형 등 다양한 형태를 가질 수 있다. 또한, 콘택내에 도전물질을 채워서 콘택플러그를 형성하고 금속배선을 형성하는 방법을 예시하였으나, 반드시 이에 국한되는 것이 아니라 금속배선을 형성할 때 동시에 콘택플러그가 콘택에 채워지도록 형성할 수도 있다.
한편, 본 발명의 실시예에 따른 도면상에는 도시되지 않았으나, 부하저항하부의 기판상에는 반도체 소자, 예를 들어 DRAM을 구성하는 도전막 및/또는 절연막의 다층막이 형성되어 있다.
상기한 바와같은 본 발명에 따르면, 길이가 긴 부하저항에 적어도 하나이상의 콘택을 형성하여, 종래의 부하저항의 양끝부분에서의 플라즈마 식각손상이 집중되는 현상을 분산시켜 줄 수 있다.
따라서, 콘택을 형성하기 위한 절연막의 건식식각시 콘택내의 부하저항에 전하가 축적되는 현상을 방지할 수 있으며, 콘택내의 부하저항과 금속배선간에 절연막과 같은 이물질이 생성되는 것을 방지할 수 있는 이점이 있다. 그러므로, 콘택내의 부하저항과 금속배선간의 양호한 콘택특성을 얻을 수 있다. 또한, 양호한 콘택 프로파일을 얻을 수 있어 부하저항에서 균일한 전위분포를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 반도체 기판상에 형성되고, 그의 양끝부분에 배열된 콘택과 상기 콘택사이에 배열된 적어도 하나이상의 더미콘택을 갖는 부하저항을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 콘택 및 더미 콘택은 도전물질로 채워져 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 도전물질은 텅스텐, 텅스텐 실리사이드 또는 알루미늄으로 이루어지는 것을 특징으로 하는 반도체장치.
  4. 반도체 기판상에 형성되고, 그의 양끝부분을 노출시키는 콘택과 상기 콘택사이에 배열된 적어도 하나이상의 연결용 콘택을 구비하는 부하저항과;
    상기 연결용 콘택을 통해 상기 부하저항에 연결되는 적어도 하나이상의 금속패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 금속패턴은 상기 연결용 콘택중 서로 이웃하는 2개의 연결용 콘택을 통해 상기 부하저항에 연결되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판상에 형성되며, 적어도 하나이상의 패턴으로 분할되고, 상기 각 분할된 패턴의 양끝부분에 각각 콘택을 구비하는 부하저항과;
    상기 부하저항의 분할된 패턴을 상기 콘택을 통해 연결하는 적어도 하나이상의 금속패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판상에 부하저항을 형성하는 단계와;
    상기 부하저항을 포함한 기판상에 절연막을 형성하는 단계와;
    상기 절연막을 식각하여 상기 부하저항의 양끝부분을 노출시키는 콘택과, 상기 콘택사이에 배열되는 적어도 하나이상의 더미 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 반도체 기판상에 부하저항을 형성하는 단계와;
    상기 부하저항을 포함한 기판상에 절연막을 형성하는 단계와;
    상기 절연막을 식각하여 상기 부하저항의 양끝부분을 노출시키는 콘택과, 상기 콘택사이에 부하저항을 노출시키는 적어도 하나이상의 연결용 콘택을 형성하는 단계와;
    상기 연결용 콘택을 통해 상기 부하저항에 연결되는 적어도 하나이상의 금속패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 반도체 기판상에, 적어도 하나이상의 패턴으로 분할된 부하저항을 형성하는단계와;
    상기 부하저항을 포함한 기판상에 절연막을 형성하는 단계와;
    상기 절연막을 식각하여 상기 부하저항의 분할된 패턴 각각의 양끝부분을 노출시키는 콘택을 형성하는 단계와;
    상기 콘택을 통해 상기 부하저항의 분할된 패턴을 연결하는 적어도 하나이상의 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR10-2002-0015753A 2002-03-22 2002-03-22 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법 KR100462878B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2002-0015753A KR100462878B1 (ko) 2002-03-22 2002-03-22 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법
US10/270,563 US7084478B2 (en) 2002-03-22 2002-10-16 Load resistor with dummy contact substantially free of charge build up during etching process
TW092105322A TWI244207B (en) 2002-03-22 2003-03-12 Semiconductor device with load resistor and fabrication method
JP2003080532A JP2003297943A (ja) 2002-03-22 2003-03-24 負荷抵抗を備えた半導体装置及びその製造方法
US11/169,894 US7148116B2 (en) 2002-03-22 2005-06-30 Semiconductor device with load resistor and fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0015753A KR100462878B1 (ko) 2002-03-22 2002-03-22 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20030076092A true KR20030076092A (ko) 2003-09-26
KR100462878B1 KR100462878B1 (ko) 2004-12-17

Family

ID=28036170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0015753A KR100462878B1 (ko) 2002-03-22 2002-03-22 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법

Country Status (4)

Country Link
US (2) US7084478B2 (ko)
JP (1) JP2003297943A (ko)
KR (1) KR100462878B1 (ko)
TW (1) TWI244207B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040235258A1 (en) * 2003-05-19 2004-11-25 Wu David Donggang Method of forming resistive structures
US7135376B2 (en) * 2003-12-24 2006-11-14 Oki Electric Industry Co., Ltd. Resistance dividing circuit and manufacturing method thereof
GB0607628D0 (en) * 2006-04-18 2006-05-31 Filtronic Compound Semiconduct An electrically conducting track and method of manufacture thereof
KR100760634B1 (ko) * 2006-10-02 2007-09-20 삼성전자주식회사 낸드형 비휘발성 기억 소자 및 그 형성 방법
US20090184395A1 (en) * 2008-01-23 2009-07-23 Che-Yuan Jao Input/output (i/o) buffer
US7994576B2 (en) * 2009-06-22 2011-08-09 United Microelectronics Corp. Metal gate transistor and resistor and method for fabricating the same
US8063654B2 (en) * 2009-07-17 2011-11-22 Xilinx, Inc. Apparatus and method for testing of stacked die structure
US8426745B2 (en) * 2009-11-30 2013-04-23 Intersil Americas Inc. Thin film resistor
US8796855B2 (en) 2012-01-13 2014-08-05 Freescale Semiconductor, Inc. Semiconductor devices with nonconductive vias
CN102931190A (zh) * 2012-11-14 2013-02-13 兰州理工大学 能实现匹配的比例集成电阻版图结构
US10229966B2 (en) * 2016-12-30 2019-03-12 Texas Instruments Incorporated Semiconductor resistor structure and method for making
CN110085574B (zh) * 2018-01-26 2020-11-03 联华电子股份有限公司 用于动态随机存取存储器的电阻器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS523277B2 (ko) * 1973-05-19 1977-01-27
US3996551A (en) * 1975-10-20 1976-12-07 The United States Of America As Represented By The Secretary Of The Navy Chromium-silicon oxide thin film resistors
US4146882A (en) * 1976-08-24 1979-03-27 Intel Corporation Digital-to-analog converter employing two levels of decoding
JPS57100755A (en) * 1980-12-15 1982-06-23 Fujitsu Ltd Semiconductor device
US5242225A (en) * 1990-06-11 1993-09-07 Murata Manufacturing Co., Ltd. Temperature sensor
US5521576A (en) * 1993-10-06 1996-05-28 Collins; Franklyn M. Fine-line thick film resistors and resistor networks and method of making same
US5994742A (en) * 1995-12-08 1999-11-30 Texas Instruments Incorporated Plasma emission triggered protection device for protecting against charge-induced damage
JP2988357B2 (ja) * 1996-02-19 1999-12-13 日本電気株式会社 抵抗回路
JP4032459B2 (ja) * 1997-08-05 2008-01-16 株式会社デンソー 混成集積回路用基板及びその製造方法
US6269695B1 (en) * 1998-03-05 2001-08-07 Nartron Corporation Analog liquid level sensor
US6110841A (en) * 1999-10-14 2000-08-29 United Microelectronics Corp. Method for avoiding plasma damage
US6294872B1 (en) * 2000-03-09 2001-09-25 Hitachi, Ltd. Cathode ray tube
JP3539373B2 (ja) * 2000-09-06 2004-07-07 セイコーエプソン株式会社 半導体装置
JP2002270776A (ja) * 2001-03-13 2002-09-20 Sanyo Electric Co Ltd 半導体装置の配線構造

Also Published As

Publication number Publication date
US20030178697A1 (en) 2003-09-25
TW200306005A (en) 2003-11-01
TWI244207B (en) 2005-11-21
KR100462878B1 (ko) 2004-12-17
US7148116B2 (en) 2006-12-12
US20050255662A1 (en) 2005-11-17
JP2003297943A (ja) 2003-10-17
US7084478B2 (en) 2006-08-01

Similar Documents

Publication Publication Date Title
US7148116B2 (en) Semiconductor device with load resistor and fabrication method
KR100836757B1 (ko) 커패시터가 구비된 반도체 장치 및 그 제조 방법
JP2004140361A (ja) ダマシーン工程を利用した半導体装置及びその製造方法
KR100311058B1 (ko) 반도체디바이스형성방법
CN101221950A (zh) 电阻器结构及其形成方法
JP2003258107A5 (ko)
KR20010098489A (ko) 반도체장치 및 제조방법
CN100358108C (zh) 能防止图案崩坏的半导体装置
US8164195B2 (en) Pad structure of semiconductor integrated circuit apparatus
KR100583640B1 (ko) 디램 셀 커패시터의 제조 방법_
KR100344842B1 (ko) 엠아이엠(ｍｉｍ) 캐패시터 형성 방법
KR100190079B1 (ko) 반도체 소자의 금속 배선 및 그 형성방법
US20030181064A1 (en) Semiconductor substrate structure and a semiconductor device
KR20110078953A (ko) 반도체 소자의 박막 저항 제조방법
KR100316523B1 (ko) 커패시터 제조방법
KR100905187B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR100866115B1 (ko) 엠아이엠 캐패시터 형성방법
KR100198635B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP4028629B2 (ja) 集積回路用コンデンサ、その製造方法並びにこのコンデンサを使用したメモリフィールド
KR101190848B1 (ko) 반도체 소자의 ｍｉｍ 캐패시터 제조방법
US6348393B1 (en) Capacitor in an integrated circuit and a method of manufacturing an integrated circuit
KR20030095875A (ko) 반도체 소자의 레지스터 및 그 제조방법
KR20040038139A (ko) 반도체 소자의 텅스텐 콘택 플러그 형성방법
KR20060072231A (ko) 증가된 커패시턴스를 갖는 금속-절연체-금속 커패시터 및그 제조 방법
KR19990015448A (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee