CN101221950A - 电阻器结构及其形成方法 - Google Patents
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Abstract
本发明揭示一种电阻器结构及其形成方法，该电阻器结构适用于一集成电路，包含：一第一组的接点，连接于一半导体层与一第一导体层之间；以及一第二组的插塞，连接于该第一导体层与一第二导体层之间；其中该第一组的接点与该第二组的插塞耦合在一起，作为一第一电阻器部分，其对该集成电路提供一既定电阻。
Description
技术领域
本发明涉及集成电路设计，特别涉及一种堆叠的电阻器结构，其适用于集成电路。
背景技术
一集成电路常包含许多电阻器。例如，一模拟至数字变换器(analog-to-digital converter；ADC)可包含许多群组的电阻器，以分开电压。在理想的情况下，这些电阻器群组的电阻值应该相称，以均等地分开电压。传统上，上述电阻器的制造是通过形成一些硅化物或非硅化物的多晶硅层于一硅晶片上；也可通过在晶片的半导体基底上形成N型或P型掺杂区，来制造上述电阻器。
上述传统电阻器的缺点之一是其需要大的表面积。例如，对于使用于一8位的模拟至数字变换器内的一参考电压电阻器梯形电路(reference voltageresistor-ladder)而言，形成于片电阻为10ohm/sq的一多晶硅化物层上的电阻器需要约30μm2的面积，来提供1ohm的电阻；在另一例中，形成于片电阻为40mohm/sq的一金属层上的电阻器需要约625μm2的面积，来提供1ohm的电阻。
另外，传统的电阻器具有相对较差的电阻值相称一致性(resistance-matching uniformity)，当电阻器作为模拟至数字的变换器中的分压器时，会造成电压不均。
发明内容
有鉴于此，本发明提供一种电阻器结构及其形成方法，以解决上述公知技术中所遭遇的问题。
本发明提供一种电阻器结构，适用于一集成电路，包含：一第一组的接点、与一第二组的插塞。上述第一组的接点连接于一半导体层与一第一导体层之间。上述第二组的插塞连接于该第一导体层与一第二导体层之间。上述第一组的接点与上述第二组的插塞耦合在一起，作为一第一电阻器部分，其对上述集成电路提供一既定电阻。
本发明又提供一种电阻器结构的形成方法，适用于一集成电路。首先建构一第一组的接点，连接于一半导体层与一第一导体层之间。而后，建构一第二组的插塞，连接于上述第一导体层与一第二导体层之间。上述第一组的接点与上述第二组的插塞耦合在一起，作为一第一电阻器部分，其对上述集成电路提供一既定电阻。
本发明又提供一种电阻器结构，适用于一集成电路，包含：一第一组的接点、一第二组的插塞、一第三组的接点、一第四组的插塞、与一导体图形。上述第一组的接点连接于一半导体层与一第一导体层之间。上述第二组的插塞连接于上述第一导体层与一第二导体层之间，其中上述第一组的接点与上述第二组的插塞耦合在一起，作为一第一电阻器部分，其对上述集成电路提供一既定电阻。上述第三组的接点连接于上述半导体层与上述第一导体层之间。上述第四组的插塞连接于上述第一导体层与上述第二导体层之间，其中上述第三组的接点与上述第四组的插塞耦合在一起，作为与上述第一电阻器部分邻近的一第二电阻器部分。上述导体图形与该第一与第二电阻器部分串连。
附图说明
图1为一俯视图，显示传统的多晶硅化物电阻器。
图2为一俯视图，显示传统的金属电阻器。
图3为一剖面图，显示本发明一实施例的一电阻器结构。
图4为一剖面图，显示本发明另一实施例的一电阻器结构。
图5为一示意图，显示本发明一实施例的6×6电阻器阵列的面积效能。
图6为一示意图，显示本发明一实施例的4×4电阻器阵列的面积效能。
其中，附图标记说明如下：
A～插塞 B～接点
M1～导体层 M2～导体层
M3～导体层 M4～导体层
Node-1～节点 Node-2～节点
Node-3～节点 Node-4～节点
Node-5～节点 Poly～多晶硅层
100～电阻器 200～电阻器
300～堆叠的电阻器结构 302～导体图形
400～电阻器结构 402～导体图形
500～电阻器阵列 600～电阻器阵列
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：
图1显示一多晶硅化物电阻器100的俯视图，其占用相对较大的布局面积。在一传统的模拟至数字的变换器中，一参考电压电阻器梯形电路需要够广的实际尺寸(physical dimension)，以将因工艺变动所造成的电阻值变异降至最小，其允许大电流流经上述电阻器梯形电路，由此将切换噪声(switchingnoise)降至最小。多晶硅化物层的片电阻应该约10ohms/sq，电阻器100需要15μm的宽度与1.5μm的长度以提供1ohm的电阻。将临界空间的需求列入考虑，电阻器100的长度最小需要2μm。因此，电阻器100需要一最小的面积为30μm2(2μm×15μm)，以提供1ohm的电阻。
图2显示一金属电阻器200的俯视图，其也占用相对较大的布局面积。金属层的片电阻应该约40mohms/sq，电阻器200需要5μm的宽度与125μm的长度(已考虑所需的临界空间)以提供1ohm的电阻。因此，电阻器200需要一最小的面积为625μm2(5μm×125μm)，以提供1ohm的电阻。
随着半导体工艺技术的进步，在一集成电路内的电子装置变得愈来愈小。因此，传统的电阻器便显得太大，而无法使用于新世代的集成电路中。
本发明揭示一堆叠的电阻器结构，其由一些导体插塞与接点所建构而成。上述堆叠的电阻器结构可包含多个导体层与一半导体层，其为绝缘材料所隔离。上述导体插塞形成于上述导体层之间，而上述接点则形成于最下层的导电层与上述半导体层之间。每个纵列的接点/插塞与导体层/半导体层定义为一电阻器部分。随着半导体工艺技术的进步，上述插塞与接点的尺寸变得愈来愈小，因此使其电阻增加。例如，以0.13μm世代的工艺技术所制得的接点或插塞的电阻约为1ohm；而以90nm科技制得的，其电阻约为16ohms。随着工艺的发展进入1TMiM的工艺，上述接点或插塞的电阻变成36ohms。由于这些插塞与接点的尺寸小，可作为例如90nm的工艺技术或更先进的世代所制造的集成电路的电阻器。
图3绘示一堆叠的电阻器结构300的剖面图，其包含多个导体插塞A与接点B。在此处，导体插塞置于垂直相邻的任两层导体层例如M1、M2、M3、与M4之间，为被导体材料填充的通路(via)。接点为被导体材料填充的通路，其置于下层的多晶硅层poly(例如为掺杂的半导体区或硅化物层)与和其垂直相邻的导体层例如M1之间。导体层M1、M2、M3、与M4由介电常数小于3.0的绝缘材料所隔离，以减少导体对象之间的寄生电容。一些掺杂不纯物的半导体层及/或导体硅化物层形成于最下层的导电层M1的下方。每个纵列的接点/插塞与导体层/半导体层定义为一电阻器部分。例如每个纵列的掺杂半导体层、接点B、导体层M1、M2、M3、与M4、和置于上述之间的插塞定义为一电阻器部分。一些导体图形302置于两个水平相邻的导体层(例如为M4)及/或多晶硅层poly之间，以串联相邻的电阻器部分。电阻器的节点Node-1、Node-2、Node-3、Node-4、Node-5形成于最上层的导体层例如M4上。
如前所述，当上述插塞与接点的制造是通过90nm世代或更小的半导体工艺技术时，其特别适合作为电阻器。在本实施例中，插塞的尺寸为0.01～0.3μm、接点的尺寸为0.01～0.3μm，二者的尺寸均较好为0.01～0.1μm，以获得优选的电阻性能。两个相邻的插塞的间隔为0.015～2.0μm。接点与插塞的长度是由中间的介电层的厚度所决定，为0.1～2.0μm。如此小的尺寸可使插塞与接点提供足够的电阻值，所以能够成为电阻器。堆叠的电阻器结构300的插塞与接点的材质可为任何导体材料例如钨、铝、铜、硅化物、或任何金属合金。
在图3中，所有的电阻器部分串联在一起而成为一电阻器模块。可将一些电阻器部分以并联耦接在一起而形成一电阻器阵列。在一实施例中，这些并联的电阻器部分可作为一模拟至数字的变换器中的分压器。使电阻器部分作为分压器的一个重要的条件是其电阻值必须均匀，而可将电压平均，而均等地分开电压。一致化的改善是与(N×M)成正比，其中N是每个导体层中的接点或插塞的数量，M是堆叠层数。在一实际的应用中，N×M的设计数字可超过1000，而使其在电阻一致性方面产生重大的改善。因此，本发明的堆叠的电阻器结构300，特别适用于模拟至数字的变换器中的分压器。
图4显示一电阻器结构400的剖面图，其在多个导体层内具有一些插塞，其导体层形成一堆叠结构，且为介电常数小于3.0的的绝缘材料所隔开。上述导体层包含M1、M2、M3、与M4。金属插塞A置于垂直相邻的导体层之间。每个纵列的接点与导体层定义为一电阻器部分。例如每个纵列的导体层M1、M2、M3、与M4、和置于上述之间的插塞定义为一电阻器部分。一些导体图形402置于两个水平相邻的导体层(例如为M1及/或M4)之间，以串联相邻的电阻器部分。电阻器的节点Node-1、Node-2、Node-3、Node-4、Node-5形成于最上层的导体层例如M4上。
与图3所示的堆叠的电阻器结构300相似，在电阻器结构400内的一些电阻器部分以并联耦接在一起而形成一电阻器阵列。这些并联的电阻器部分可作为一模拟至数字的变换器中的分压器。插塞A在尺寸与材质方面，也与图3所示的插塞相似。
电阻器结构400与图3所示的堆叠的电阻器结构300的相异处在于，其不含接点与掺杂的半导体层。请注意虽然本图绘示四个导体层，但是视各种设计需求而定，电阻器结构400的导体层层数可多或少于4。
图5为一示意图，显示本发明一实施例的6×6电阻器阵列的面积效能。电阻器阵列500含有36个电阻器部分，平行排列于2.44μm2(1.56μm×1.56μm)的面积内。如果以五个介电层、一掺杂半导体层、插塞、与接点来形成上述每个电阻器部分，其可设计成具有20ohms的电阻器部分。通过串联2个上述的电阻器阵列，其总体的电阻值可得到1.1ohm，其中总体的电阻值1.1ohm等于20×2/36。在本实施例中，1.1ohm的电阻占用约5.098μm2(2.44×2+1.56×0.14)的面积；而在图1所示的公知技术中，1.0ohm的电阻占用约30μm2的面积；而在图2所示的公知技术中，1.0ohm的电阻占用约625μm2的面积。请注意在本图所绘示的正方形通路/接点，仅为一例，而也可以其它形状例如圆形、不规则形、椭圆形等等，用来设计通路/接点。
图6为一示意图，显示本发明一实施例的5×5电阻器阵列的面积效能。将临界面积列入考虑，每个电阻器阵列600占用约1.39μm2[(1.04+1.04)×(1.04+1.04)]的面积。如果以五个介电层与接点来形成上述每个电阻器部分，其可设计成具有4ohms的电阻器部分。通过串联4个上述的电阻器阵列，而每个电阻器阵列包含16个并联的电阻器部分，其总体的电阻值可得到1ohm。以数学计算，1＝4×4/16。因此在本实施例中，1.0ohm的电阻值需要约6.007μm2(1.39×4+3×1.04×1.04)的面积；而在图1所示的公知技术中，1.0ohm的电阻占用约30μm2的面积；而在图2所示的公知技术中，1.0ohm的电阻占用约625μm2的面积。
如上所述，与公知技术相比，本发明的电阻器结构可在占用远比公知技术所需更小的面积的情况下，提供所需的电阻值。本发明也改善一群电阻器的电阻值的一致性。因此，本发明的电阻器结构为用于一模拟至数字的变换器的一分压器的理想元件。另外，形成本发明的电阻器结构的工艺与标准的互补式金属氧化物半导体工艺兼容。因此，通过本发明的实施，不会招致更多的制造成本。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本发明所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，因此本发明的保护范围当视后附的权利要求书为准。
Claims (9)
1.一种电阻器结构，适用于一集成电路，包含：
一第一组的接点，连接于一半导体层与一第一导体层之间；以及
一第二组的插塞，连接于该第一导体层与一第二导体层之间；其中
该第一组的接点与该第二组的插塞耦合在一起，作为一第一电阻器部分，其对该集成电路提供一既定电阻。
2.如权利要求1所述的电阻器结构，还包含：
一第三组的接点，连接于该半导体层与该第一导体层之间；以及
一第四组的插塞，连接于该第一导体层与该第二导体层之间；其中
该第三组的接点与该第四组的插塞耦合在一起，作为与该第一电阻器部分邻近的一第二电阻器部分。
3.如权利要求2所述的电阻器结构，还包含一导体图形与该第一与第二电阻器部分串连。
4.如权利要求1所述的电阻器结构，其特征是该插塞的尺寸为0.01～0.1μm。
5.如权利要求1所述的电阻器结构，其特征是两相邻的插塞的间隔距离为0.015～0.2μm。
6.如权利要求1所述的电阻器结构，其特征是该接点的尺寸为0.01～0.3μm。
7.如权利要求1所述的电阻器结构，还包含将该半导体层与该第一导体层隔开、以及将该第一导体层与该第二导体层隔开的绝缘层。
8.如权利要求7所述的电阻器结构，其特征是所述绝缘层的介电常数小于3，以减少该半导体层与该第一导体层之间的寄生电容、以及该第一导体层与该第二导体层之间的寄生电容。
9.如权利要求1所述的电阻器结构，其特征是该电阻器结构应用于一模拟至数字的变换器中，作为一分压器。
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Legal Events
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| RJ01 | Rejection of invention patent application after publication |
Open date: 20080716 |
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| CI01 | Publication of corrected invention patent application |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130612 |
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| CF01 | Termination of patent right due to non-payment of annual fee |