KR20030038702A - 스마트 카드 및 신원확인 디바이스 등에 대한 테스트 시스템 - Google Patents

Abstract

스마트 카드 칩을 테스트하기 위한 자동 테스트 시스템. 이 시스템은 패턴 발생기와 동기화되도록 하는 자극 이후의 임의의 시간에 응답 신호를 발생시키도록 하는 동기화 회로를 포함한다. 상술한 시스템은 몇몇의 피시험 디바이스로부터의 응답이 서로간에 동기화되도록 함으로써 병렬 테스팅이 지원되는 동기화 회로소자내에 다중 경로를 가진다. 이 시스템은, 이러한 칩이 임의의 시간에서 자극에 종종 응답하기 때문에 스마트 카드 칩을 테스트하기 위해 잘 적용되어진다. 스마트 카드 칩을 테스트하기 위해 다른 적용이 포함된다. 이들 적용은 변조된 RF 캐리어 신호를 발생시키는 회로소자 및 RF 캐리어에 부여된 변조를 검출할 수 있는 신호처리 회로를 포함하고, 테스트 액세스를 위한 디바이스의 변형없이 스마트 카드 칩이 테스트되도록 한다.

Description

스마트 카드 및 신원확인 디바이스 등에 대한 테스트 시스템{TEST SYSTEM FOR SMART CARD AND IDENTIFICATION DEVICES AND THE LIKE}

"스마트 카드"는 상당히 휴대하기 편하고 정보를 디지털 형태로 저장할 수 있는 새로운 유형의 디바이스를 일컫는다. 스마트 카드는 1 밀리미터보다 작은 두께에 수 센티미터×수 센티미터의 크기를 갖도록 만들어질 수 있다. 예를 들어 이것은 통상적인 신용카드 크기 정도로 만들어질 수 있다. 스마트 카드를 "판독기"라 불리우는 디바이스에 가까이 갖다대면, 스마트 카드는 컴퓨터화된 시스템과 정보를 교환한다.

스마트 카드의 응용은 많이 있다. 스마트 카드의 일 예는 빌딩 보안 시스템과 관련되어 사용되는 신원확인 카드이다. 신원확인 카드는 빌딩을 이용하는 각 사람에게 발행될 수 있고 그들 개인마다 고유의 보안 코드를 저장할 것이다. 판독기는 빌딩의 잠겨진 문에 가까이 위치할 수 있다. 신원확인 카드를 판독기에 가까이 갖다대면, 판독기는 스마트 카드의 보안 코드에 액세스할 수 있다. 그러면, 보안 시스템은 어떤 사람이 잠겨진 문을 통과하려는지를 인식하여 그 사람이 인가되었다면 문을 잠금해제한다.

일부 국가에서는, 스마트 카드가 표준 카드 또는 지불 카드를 대체하기 위해 사용되고 있다. 카드의 인가받은 사용자에 관한 신원확인 정보를 저장하는데 부가하여, 이 카드는 거래 또는 계좌 잔액에 관한 데이터를 저장할 수도 있다. 스마트 카드가 가축떼의 가축에 부착됨으로써, 각각의 동물들의 행동이 추척될 수도 있다. 가격표시와 재고 관리를 위해, 확인 카드 또는 "태그"를 상점의 판매용 물품에 부착하는 것을 제안하기도 한다. 여기서, 용어 "스마트 카드"는 상기 설명한 태그, 신원확인 카드, 내장된 칩을 갖는 신용카드 등과 같은 디바이스를 일반적으로 설명하는데 사용될 것이다. 하지만 스마트 카드는 여러 많은 형태가 될 수 있음을 이해해야 한다.

스마트 카드 기술에 대한 응용이 많이 존재한다. 그렇지만, 광범위한 사용은 이러한 디바이스들이 상대적으로 낮은 비용과 또한 신뢰성이 있는가에 의존한다. 따라서, 테스트 과정을 포함한 스마트 카드에 대한 제조 작업에 낮은 비용이 들고 또한 신뢰성있는 제품을 만드는 것이 매우 바람직하다. 저비용은 신원확인 카드나 태그에 사용되는 스마트 카드에 특히 중요하다.

일부 스마트 카드에서는, 스마트 카드내의 칩이 판독기와의 직접연결을 통해 통신한다. 그러나, 일부 스마트 카드는 카드와 판독기 사이에 직접적인 접촉없이 RFID 인터페이스를 통해 판독기와 통신한다. 스마트 카드 내부의 집적회로 칩은 RFID 인터페이스를 통해 동작하기 위해 전력을 수신하고 또한 통신한다. 판독기는 RF 캐리어 신호를 발생시킨다. 도전성 루프가 스마트 카드내에 내장되어 집적회로칩의 단자에 부착된다. RF 신호는 이 루프를 통해 집적회로 칩에 연결된다. 집적회로 칩내부의 회로소자는 수신된 캐리어 신호를 정류하고, 전체 칩을 동작시키는데 필요한 전력을 추출한다.

RF 캐리어 신호는 또한 판독기와 집적회로 칩 사이에 정보를 운반하는데 사용된다. 판독기로부터 스마트 카드로 정보를 전송하기 위해, 판독기는 캐리어 신호를 변조한다. 칩은 캐리어를 복조하여 정보를 추출한다. 정보를 다시 전송하기 위해, 스마트 카드내의 집적회로 칩은 도전성 루프에 연결된 그의 단자에서 임피던스를 변경한다. 트랜스포머(transformer)의 한쪽의 부하를 변경하는 것은 트랜스포머의 다른 쪽의 신호를 변경시키는 것과 동일한 방식으로, 스마트 카드상의 칩의 단자에서 임피던스의 변화는 판독기에서 신호의 예측가능한 영향을 야기한다. 스마트 카드의 단자에서 임피던스를 변조함으로써, 스마트 카드는 판독기에 검출될 수 있는 신호를 변조하고 이에 따라 정보를 판독기로 전송한다.

일반적으로, 집적회로 칩은 그의 제조과정 동안에 자동화된 테스트 장비에 의해 테스트된다. 통상적으로 제조작업에서의 높은 작업처리량이 저비용을 가져다주기 때문에, 이 장비는 다수의 칩을 신속히 테스트하도록 설계된다. 테라다인사에 의해 판매된 인테그라(Integra) J750는 반도체 디바이스의 저비용 테스트에 적당한 테스트 시스템의 한 예이고, 다수의 디바이스를 병렬로 테스트할 수 있다.

그렇지만 이러한 테스터는 스마트 카드 칩을 테스트하는데 곧바로 적용가능한 것은 아니다. 한가지 문제점은, 테스트를 위해 칩, 특히 RFID 인터페이스와 함께 사용하도록 의도된 칩에 액세스하는 것이 어렵다는 것이다. 칩이 카드내부에내장되기 이전에 테스트하는 것이 바람직하지만, 그러나 칩이 카드에 내장되기 전까지는 이들은 칩에 전력을 공급하고 통신하기 위한 도전성 루프에 연결되지 않는다. 이 문제를 해결하였던 한가지 방법은 특별한 목적의 테스트 디바이스를 사용하는 것이었다.

또다른 어려움은 저비용 디지털 신호를 테스트하기 위해 설계된 기존의 자동 테스트 장비는 RF 신호를 복조하도록 장착되지 않았다는 것이다. 비록 테라다인사에 의해 판매된 캐털리스트(Catalyst)와 같은 일부 테스터가 RF 신호를 복조할 수 있는 도구를 포함하고 있지만, 이러한 테스터는 다수의 작고 저비용의 디바이스를 신속히 테스트하는데 적당하지 않다. 이 문제를 해결하였던 한가지 방법은 테스트 포트를 포함하도록 칩을 변경함으로써 그의 I/O 단자에서 칩에 의해 부여된 부하가 측정되도록 하는 것이었다. 그러나 테스트 포트를 수용하도록 칩의 크기를 증가시키는 것은, 칩의 전체 비용의 증가시키기 때문에 바람직하지 않다. 또한, 전통적인 테스트 시스템은 파라메트릭(parametric) 측정 유닛(PMU)을 사용하여 dc 측정으로서 부하를 측정한다. PMU의 사용은, 이것이 저속 테스팅을 야기하기 때문에 바람직하지 않다. 더우기, 테스트 포트를 통해 테스트가 행해지면, RFID 인터페이스는 테스트에 포함되지 않고, 오류있는 RFID를 가진 칩도 양호한 것으로 통과될 수 있다.

또 한가지 어려움은, 스마트 카드를 제조하는 전체 비용을 감소시키기 위해 동시에 다수의 디바이스를 테스트하는 것이 바람직하지만, 커맨드에 대한 각 칩의 응답 시간이 변화하기 때문에 현재의 자동 테스트 장비는 이 목적에 적당하지 않다는 것이다.

또한기지 어려움은, 일부 스마트 카드 칩은 단자 사이의 저항을 변경시킴으로써 그들의 I/O 단자에서의 부하를 변화시킨다는 것이다. 다른 스마트 카드 칩은 커패시턴스를 변경시킴으로써 부하를 변화시킨다. 캐리어 신호의 변조는 부여된 부하의 유형에 따라 전혀 상이한 형태가 될 것이다. 만약 일반적인 목적의 테스터가 스마트 카드를 테스트하기 위해 사용된다면, 칩이 저항성 또는 용량성 부하와 함께 캐리어를 변조하는지에 상관없이, 모든 유형의 스마트 카드 칩에 대해 작동하는 것이 매우 바람직할 것이다.

일반적으로 본 발명은 전자 디바이스 제조에 관한 것이고, 더욱 상세하게는 이들의 제조동안 스마트 카드를 만드는데 사용되는 테스트 칩에 관한 것이다.

본 발명은 이하의 상세한 설명과 첨부된 도면을 참조함으로써 더 이해될 수 있을 것이다.

도1은 본 발명에 따른 테스트 시스템을 나타내는 도면,

도2는 도1의 스마트 카드 테스트 보드를 더 상세히 나타낸 도면,

도3은 도2의 RFID 인터페이스를 더 상세히 나타낸 도면,

도4는 도2의 동기화 유닛을 더 상세히 나타낸 도면, 및,

도5는 본 발명과 관련된 유용한 복조 방식을 설명하는 도면.

상기의 배경을 염두에 둘 때, 본 발명의 목적은 스마트 카드에 사용되도록 의도된 집적회로 칩에 대한 저비용 테스트를 가능하게 하는 것이다.

상기 및 다른 목적들은 RF 인터페이스를 통해 칩과 인터페이스할 수 있는 회로소자를 갖는 자동 테스트 시스템에서 달성된다.

본 발명의 특징은, 자동 테스트 시스템이, 디지털 신호를 발생시키고 측정할 수 있는 테스트내의 회로소자에 동기된 데이터로서 RF 캐리어 신호를 변조하는 회로를 가진다는 것이다.

또 다른 발명적 특징은, 자동 테스트 시스템이 RF 캐리어 신호를 복조하는 회로소자를 가진다는 것이다.

또 다른 발명적 특징은, 자동 테스트 시스템이 다중 칩의 응답에 동기화함으로써 다중 칩의 결과가 병렬적으로 간단히 평가될 수 있다는 것이다.

도 1은 스마트 카드에 사용하기 위한 칩을 고속으로 효과적으로 테스트할 수 있는 자동 테스트 시스템을 도시한다. 종래의 자동 테스트 시스템에서와 같이 워크 스테이션(112)은 컨트롤러로서 사용된다. 컨트롤러(112)는 테스터(110) 내부의 여러 보드와 통신한다. 일반적으로, 워크 스테이션(112)은 테스터(110)에 오퍼레이터 인터페이스를 제공한다. 또한 테스터(110) 내부에 하드웨어를 셋업시키고 특정 테스트를 수행하기 위해 하드웨어의 동작을 시작하게 하는 테스트 프로그램을 포함하고 있다. 테스트가 완료되면, 워크 스테이션(112)은 결과를 수신하고 이 결과를 오퍼레이터에게 제공하거나 아니면 테스트에 의한 데이터를 처리한다. 이들 동작은 모두 테스터 기술분야에 공지되어 있다. 종래의 테스터에서와 같이, 테스터(110)는 테스터 클럭(116)을 포함한다. 대표적인 저비용 테스트 시스템에서, 클럭은 100 내지 200 MHz의 주파수를 갖는다. 테스터 클럭은 서브시스템의 동작시간을 조정하기 위해 테스터(110)내의 다양한 전자 서브시스템에 배분된다.

테스터(110)는 또한 디지털 채널 보드(118)를 포함한다. 디지털 채널 보드(118)는 기타 테스터에서 알 수 있는 바와 같이 종래의 디지털 채널 보드이다. 이 채널 보드는 하나이상의 디지털 채널을 위한 회로를 포함한다. 종래의 테스터에서, 단일 보드는, 단지 하나의 채널을 위한 회로가 도시되었을지라도, 8 내지 64채널을 위한 회로를 포함할 수 있다. 또한, 테스트 시스템은 테스터(110)가 한번에 여러 칩이 테스트될 수 있도록, 한 번에 수 백개의 테스트 신호를 발생시킬 수 있도록 하기 위해 여러 채널 보드를 포함할 수 있다.

디지털 채널 보드(118)는 피시험 디바이스의 리드에 연결될 수 있는 구동기/비교기 회로(126)를 포함한다. 구동기/비교기 회로(126)는 피시험 디바이스의 리드에 제공하기 위한 특정한 디지털 값을 발생시키기 위한 테스터 클럭(116)의 매 사이클에 대해 프로그래밍될 수 있다. 대안으로, 구동기/비교기 회로(126)는 피시험 디바이스에 의해 발생된 값을 측정하고 이 값을 기대값에 매칭시키기 위해 각각의 테스터 사이클에 대해 프로그래밍될 수 있다.

각각의 사이클 동안 구동기/비교기 회로(126)에 의해 수행된 특정 동작은 패턴 발생기(120)에 의해 제어된다. 테스터에서, "패턴"은 피시험 디바이스에 인가되거나 피시험 디바이스로부터 예상되는 디지털 값을 특정하는 프로그램과 같은 기능을 한다. 패턴은 데이터 값 및 데이터 값이 발생되거나 예상되는 시간을 포함한다. 몇몇 테스터에서, 패턴은 디지털 1 또는 0을 표현하는 데에 사용된 신호의 포맷에 대한 정보도 포함할 수 있다. 일반적으로, 디지털 신호의 타이밍은 신호 레벨의 전이에 의해 특정된다. 특정 신호의 포맷에 좌우되어, 이들 전이는 테스터 클럭의 주기의 시작에 대해 일정 시간에 또는 일정한 시간 윈도우에서 발생하게 된다. 타이밍 발생기(122)는 시스템 클럭의 주기의 시작에 대해 프로그래밍된 시간에 "에지"라고 하는 일련의 신호를 산출한다. 이들 에지는 구동기/비교기 회로(126)에 제공되고 이것의 구동 상태를 변경시키거나 측정을 개시시키거나 중단시키기 위해 구동기/비교기 회로(126)를 트리거링시키는 제어 입력으로서의 기능을한다. 이들 타이밍 신호의 결과는 패턴 발생기(120)로부터 구동기/비교기 회로(126)에 공급된 패턴 데이터에 좌우된다. 종래의 테스터에서, 이들 타이밍 신호는 테스터 클럭의 정수배가 아닌 시간에 발생하도록 프로그래밍될 수 있다. 그러나, 에지 신호의 시간은 프로그래밍된 사간에 가장 근접한 테스터 클럭 주기의 사작을 확인하고 필요로 되는 시간까지 미세 지연을 발생시킴으로써 유도된다.

이와같이, 이들 에지 신호의 타이밍은 테스터 클럭과 상관되어진다. 피시험 디바이스로부터의 응답이 측정되면, 이 상관관계가 바람직하다. 피시험 디바이스에 스티물러스를 제공하는 신호는 테스터 클럭과 상관된 시간에 제공된다. 대부분의 피시험 디바이스에 대해, 응답은 자극(stimulus) 후 소정 시간 이후에 발생해야하기 때문에, 테스터 클럭과 상관된 시간에 피시험 디바이스로부터의 응답을 측정하는 데에 유용하다.

구동기/비교기 회로(126)가 응답을 측정하는 데에 사용되는 경우, 그 출력은 오류 처리기(124)에 제공된다. 구동 신호에 대해, 패턴 발생기(120)는 비교 프로세스의 타이밍을 제어하는 에지의 포메이션을 제어하기 위해 타이밍 발생기(122)에정보를 제공한다. 패턴 발생기(120)는 또한 기대 값을 오류 처리기(124)에 제공한다. 오류 처리기(124)는 구동기/비교기 회로(126)에 의해 측정된 실제 결과와 기대값을 비교한다. 테스터의 정밀한 설계에 좌우되어, 오류 처리기는 다수의 상이한 유형의 동작을 수행할 수 있다. 간단한 형태로, 오류 처리기(124)는 기대 결과가 실제 결과와 매칭하지 않으면 디바이스가 테스트 실패되었음을 지시할 수 있다. 오류 처리기가 수행할 수 있는 기타 기능으로서 오류가 있는 경우 실제 결과와 기대 결과를 저장하는 것이 포함된다. 오류 처리기는 테스터에 피시험 디바이스를 동기화시키기 위해 패턴 발생기와 연계하여 작동한다. 예를들어, 패턴 발생기는, 오류 처리기가 피시험 디바이스의 출력이 특정 기대값과 매칭함을 지시하는 신호를 산출할 때 까지 동일 단계에서 패턴을 반복할 수 있다.

도1은 단일 디지털 채널을 도시한다. 상용 테스터에서, 여러 구동기/비교기 회로가 디지털 채널 보드에 있을 수 있다. 패턴 발생기(120)는 모든 채널에 대한 패턴 데이터를 발생시킨다. 마찬가지로, 오류 처리기(124)는 모든 채널에 대한 오류 정보를 저장하고 타이밍 발생기(122)는 모든 채널에 의해 사용된 타이밍 정보를 발생시킨다.

디지털 채널 회로의 대부분의 기능은 스마트 카드 칩을 테스트하기 위해 필요할 수 있다. 그러나, 스마트 카드 칩에 대한 효과적인 테스트를 위해선 추가 기능이 필요할 수 있다. 도1은 스마트 카드 칩 테스트 보드(120)을 포함하는 테스터(110)을 도시한다. 도시된 스마트 카드 칩 테스트 보드(120)는 다수의 피시험 디바이스(DUT)(114A...114D)를 포함한다. 도1에서, 보드는 4개 디바이스에 연결되어 있다. 바람직한 실시예에서, 단일 보드는 16개 DUT에 연결될 수 있지만, 간명을 위해 4개의 DUT에 대해서만 연결된 것으로 도시되어 있다.

DUT(114A...114D)의 각각은 스마트 카드 칩 테스트 보드(130)에 연결된 두 개의 패드(132 및 134)를 갖는다. 패드(132 및 134)는 스마트 카드 칩(114)의 RFID 인터페이스가 스마트 카드의 내부의 유도 루프에 연결될 수 있는 포인트를 나타낸다. 당업계에 공지된 바와 같이, 테스트 시스템은 반도체 칩이 "프로버(prober)" 디바이스를 사용하여 패키징되기 이전에 반도체 칩과 연결될 수 있다. 그러한 디바이스는 복수의 디바이스를 테스트 시스템에 고속으로 연결시키기 위한 자동화된 방식을 제공한다. 그러나, 피시험 디바이스를 테스트 시스템(110)에 연결하는 기타 매커니즘도 사용될 수 있다.

도2를 참조하면, 스마트 카드 칩 테스트 보드(130)의 추가 상세사항이 도시되어 있다. 보드(130)는 디지털 채널(218)을 포함한다. 디지털 채널(218)은 종래 디지털 채널 보드(118)에 있게되는 상기한 바와 같은 회로를 나타낸다. 상기한 바와 같이, 각각의 디지털 채널은 피시험 디바이스의 리드에 연결된 테스트 신호를 발생 또는 측정합니다. 테스트 신호는 특정 유형의 칩을 테스팅하기 위해 테스트 시스템의 사용자에 의해 프로그래밍된 패턴으로 테스팅됩니다. 종래 칩을 테스팅하는 바와 같이, 스마트 카드 칩은 자극 및 기대 응답 데이터를 특정하는 패턴으로 테스팅된다.

디지털 채널(218)은 복수의 스마트 카드 테스트 칩을 동시에 테스트하기 위한 충분한 회로를 포함한다. 상기한 바와 같이, 각각의 스마트 카드 칩 테스트 보드(120)는 최대 16개 스마트 카드 칩까지 동시에 테스트될 수 있다. 결과적으로, 바람직한 실시예에서, 디지털 채널(218)은 16개 디지털 채널을 위한 회로를 포함한다.

각각의 칩은 동일한 자극 데이터 및 각각의 칩에 대해 동일한 기대 결과를 수신하기 때문에 일부분의 수정이 행해질 수 있다. 따라서, 하나의 패턴 발생기는, 테스트되는 각각의 칩에 전송되고 이 칩으로부터 수신된 신호가 동기화되면 모든 디지털 채널에 그 신호를 공급한다. 상기와 같이 기능하는 동기화 회로(224)가 하기에 설명된다.

스마트 카드 피시험 칩에 인가되어야 할 자극 데이터는 디지털 채널(218)에 의해 믹서(mixer)(214)에 제공된다. 스마트 카드 칩에 대해, 입력 데이터는 RF 캐리어 신호를 변조시켜서 제공된다. 디지털 채널(218)로부터의 데이터는 RF 캐리어 신호를 변조시키기 위한 데이터를 제공한다. RF 캐리어 신호는 캐리어 DDS(210)에 의해 제공된다.

캐리어 DDS(210)는 원하는 캐리어 주파수 신호를 발생시키는 회로이다. 바람직한 실시예에서, 캐리어 신호는 직접 디지털 합성, 또는 DDS라 불리는 기술을 사용하여 발생된다. DDS는 주지된 기술이다. 이러한 기능을 수행하는 칩은 상업적으로 구할 수 있거나, 이러한 기능을 수행하는 회로를 주문형 반도체(ASICs; Applications Specific Integrated Circuits)로 구현할 수 있다.

DDS는 출력 주파수가 프로그래밍될 수 있는 이점을 갖는다. 따라서, 사용자는 작동되도록 고안된 캐리어 주파수에 관계없이 스마트 카드 칩을 테스트하기 위한 테스트 시스템(110)을 프로그래밍할 수 있다. DDS를 사용한 부가적인 이점은 발생 신호가 입력 클럭에 동기된다는 것이다. 상기 실시예에서, 캐리어 DDS(210)는 캐리어 파형이 테스터 클럭(116)에 동기되도록 테스터 클럭(116)에 연결된다.

합성된 캐리어는 또한 디지털 채널(218)로 부터의 자극 데이터와 믹싱되는 믹서(214)에 공급된다. 그 다음에 변조된 캐리어 신호는 증폭기(214)에 공급된다.

증폭기(214)는 복수의 RF 인터페이스 회로(216A...216N)에 인가되도록 캐리어 신호를 증폭한다. 바람직한 실시예에서, 병렬로 테스트되도록 각각의 스마트 카드 칩에 대하여 하나의 RF 인터페이스 회로(216A...216N)가 있을 것이다.

RF 인터페이스 회로(216A...216N)를 대표하는 RF 인터페이스 회로(216)의 상세한 내용은 이하에서, 도3과 연계하여 나타난다. RF 인터페이스(216)는 RF 캐리어 신호가 피시험 스마트 카드의 패드(132 및 134)에 연결된 테스트 출력 포트를 갖는다고 말함으로써 충분하다. 각각의 RF 인터페이스 회로(216)는 또한 캐리어 신호를 스마트 카드 칩 테스트 보드(130)의 측정회로에 연결한다.

측정회로는 스마트 칩 테스트 보드(130)가 피시험 칩으로부터의 응답을 측정하도록 한다. 응답은 디지털 채널(218)에 통과되고 응답 신호가 디지털 채널 보드(118)에서 종래의 처리 방식과 같이 처리된다. 예컨대, 디지털 채널(218)내의 오류 처리기는 피시험 스마트 칩으로 부터 측정된 응답 신호가 예상된 응답과 매칭하지 않는지 여부를 판정할 수 있고 따라서 피시험 칩에서의 결함을 나타낸다.

바람직한 실시예에서 측정회로는 아날로그-디지털 변환기(220A...220N), 스트로브 회로(222), 디지털 신호 처리기(226A..226N) 및 동기회로(224)를 포함한다.상기한 바와 같이, 스마트 카드 칩으로 부터의 응답은 일반적으로 캐리어의 변조에 의해 나타난다. 측정회로는 캐리어를 복조함에 의하여 응답을 추출하도록 고안되었다. 또한, 바람직한 실시예에서, 측정회로는 응답이 동기된 데이터 스트림으로서 디지털 채널(218)에 공급될 수 있도록 테스트되고 있는 복수의 칩으로 부터 신호를 동기한다.

각각의 칩이 응답하는 시간이 널리 변경될 수 있기 때문에 스마트 카드 칩 테스트 보드(130)에서 동기화가 이용된다. 응답은 패턴 발생기에 의하여 발생되는 예상되는 응답과 동기되어야 한다. 상기 실시예에서, 싱글 패턴 발생기가 복수의 스마트 카드 테스트 칩을 테스트하기 위하여 사용될 수 있다. 응답을 패턴 발생기와 동기시킴과 더불어, 다른 칩으로 부터의 응답은 서로 동기되어야 한다.

도2는 피시험 칩의 각각에 결합된 RF 캐리어가 아날로그-디지털 변환기(220A...220N)에 의하여 디지털화하는 것을 나타낸다. 각각의 아날로그-디지털 변환기(220A...220N)은 스트로브 회로(222)에 의해 발생된 신호에 의하여 클로킹된다. 상기 실시예는 인가되는 동일한 RF 캐리어를 변조함으로써 피시험 칩이 응답을 나타내는 스마트 카드 칩을 테스트하기 위해 의도된다. 이러한 경우에, 스트로브 회로는 테스터 클럭(116)에 의해 또한 클로킹되는 또다른 DDS 회로이다. 이러한 방식으로, 캐리어 DDS(210) 및 스트로브 DDS(222)의 출력은 동기화된다. 그러나, 스트로브 DDS(222)는 캐리어 DDS(210)가 작동하는 주파수의 2배의 펄스를 발생하도록 설정된다. 따라서, 아날로그-디지털 변환기(220A...220N)의 각각은 캐리어 신호의 사이클당 2 샘플을 캡쳐링한다.

피시험 칩의 각각으로부터의 샘플은 디지털 신호 처리 회로(226A...226N)중의 하나에 통과된다 상기한 바와 같이, 피시험 장치로 부터의 응답은 캐리어 신호에서 변조에 의하여 표현된다. 피시험 칩이 부하의 캐패시턴스를 변경함으로써 캐리어를 변조하면, 변조는 캐리어의 위상에 있어서일 것이다. 디지털 신호 처리 회로(226A...226N)은 바람직하게는 변조 형태에 관계없이 변조파를 검출할 수 있다.

캐리어에서 변조파를 검출함으로써, DSP 회로(226A...226N)은 피시험 칩으로부터의 응답을 나타내는 디지털 값의 스트림을 출력할 수 있다. 디지털 값의 스트림은 캐리어가 주어진 적절 시점에 변조되거나 또는 변조되지 않음을 나타내는, 1 과 0의 형태일 수 있다. 종래의 테스터에서, 비교기의 출력은 측정된 신호가 상 문턱값 이상, 하 문턱값 이하 또는 높은 문턱값과 낮은 문턱값의 사이의 어디를 나타내는 복수의 비트로 표현될 수 있다. 상 문턱값과 하 문턱값의 사이의 값은 일반적으로 허용되지 않고, 디바이스의 부정확한 동작을 확인함에 도움을 주기 때문에, 복수 비트를 사용하는 것은 테스트의 정확도를 증가시킨다. 원한다면, DSP 회로(226A 내지 226N)는 변조량이 상 문턱값이상, 하 문턱값이하인지 문턱값사이에 있는지를 나타내기 위하여 복수 비트의 정보를 출력하도록 프로그래밍될 수 있다.

도5와 연계하여, 이하에서 DSP(226A...226N)의 동작이 기술된다. DSP 칩은 상용으로 구입할 수 있고 다양한 디지털 신호 처리 동작을 수행하도록 프로그래밍될 수 있다. 따라서 캐리어에서 변조 여부를 검출하도록 프로그래밍될 수 있거나 변조 레벨을 검출하도록 프로그래밍될 수 있다. 대안으로서, DSP 회로는 주지된 디자인 기술에 의하여 ASIC에 포함될 수 있다. DSP의 명확한 구현은 본 발명에서는 중요하지 않다.

피시험 칩으로 부터 응답 신호를 나타내는 DSP(226A...226N)의 출력은 동기화 회로(224)에 통과한다. 동기화 회로(224)는 이하에서, 도4와 연계하여 설명된다. 회로(224)는 각각의 피시험 칩으로 부터의 응답이 서로 동기화되고 디지털 채널로 부터 예상된 응답 데이터와 동기화되는 방식으로 디지털 채널에 공급된다. 이러한 방식으로, 디지털 채널(218)은 응답 데이터를 처리할 수 있고 응답 데이터가 전통적인 칩 데스트를 위하여 처리되는 것과 동일한 방식으로 결함있는 칩을 검출할 수 있다.

도3으로 되돌아가서, RF 인터페이스 회로(216)에 대한 부가적인 설명이 나타난다. RF 인터페이스 회로(216)에 입력은 증폭기(214)로 부터 유도된다. 상기한 바와 같이, 입력은 변조된 RF 캐리어 신호를 나타낸다. 이러한 신호는 증폭기(309)에 인가되고, 이것은 신호의 차동 버전(version)을 제공한다. 동작에서, 단자(132 및 134)는 안테나처럼 동작하는 루프의 반대 끝단에 연결된다. 따라서, 신호는 바람직하게는 위상이 반대이고, 이것은 차동 증폭기(309)를 사용하기 때문이다.

차동 신호의 성분은 증폭기(310 및 312)에 인가된다. 이러한 증폭기는 전압-전류 변환기로서 작동한다. 이러한 증폭기의 출력은 실제 동작에 있어서, 디바이스의 단자(132 및 134)에 연결된 안테나 루프에서 유도되는 전류 흐름을 자극한다. 이러한 증폭기의 전류 범위는 실제 동작에 있어서 스마트 카드에 유도되는 전류 수준과 일치한다. 100mA 정도의 범위가 바람직한 실시예에서 사용된다.

증폭기(30 및 312)의 출력은 인터페이스에 종속된 많은 타입의 커플링을 상이한 디자인의 스마트 카드 칩에 제공하거나 상이한 인터페이스 조건하에서 테스트가 칩에서 이행되도록 프로그래밍되는 프로그래밍가능 커플링 네트워크에 인가된다.

다음에 신호는 저항(314 및 316)에 결합된다. 이러한 저항은 워크스테이션(112)을 통하여 사용자에 의해 프로그래밍된 명령에 의하여 변경될 수 있다. 보다높은 저항의 선택은 보다높은 감쇄를 야기한다. 저항(314 및 316)의 값은 스마트 카드와 스카트 카드 판독기 사이의 거리와 같은, 작동 조건의 범위를 시뮬레이션하도록 변경될 수 있다.

네트워크에서 다음으로 연결된 것은 콘덴서(318 및 320)이다. 이러한 콘덴서는 스위치(322 및 324)로써 바이패스될 수 있다. 스위치(322 및 324)를 닫음으로써 콘덴스를 바이패싱하면 피시험 장치에 신호의 직접적인 커플링을 제공한다. 반대로, 스위치를 오프닝시키면 단지 피시험 장치에 AC 커플링만을 제공한다. 당업계에서 주지된 바와 같이, 몇몇 테스트는 바람직하게는 AC 커플링으로써 수행되고, 몇몇 테스트는 DC 커플링으로써 수행된다. 예컨대, 피시험 스마트 카드 칩이 판독기에 직접적인 연결을 통하여 작동되도록 의도되면, 테스팅은 DC 커플링으로써 수행될 수 있다. 테스트 시스템에서 다른 제어와 같이, 스위치(322 및 324)는 워크스테이션(112)에 입력되는 명령을 프로그래밍함으로써 설정될 수 있다.

그 다음에 RF 인터페이스(216)의 출력은 피시험 장치(114)에 공급된다. 이러한 출력은 피시험 장치의, 실제 사용시에 안테나가 연결되는 단자(132 및 134)에공급된다.

또한 RF 인터페이스(216)는 스위치(328)를 닫음으로써 단자(132 및 134)에 연결될 수 있는 인덕터(326)를 포함한다. 인덕터(326)의 연결은 단자(132 및 134)간의 용량성 부하와 결합하여 병렬 공진 회로를 만든다. 주지된 바와 같이, 공진 회로의 특성은 회로의 인덕턴스와 캐패시턴스의 양에 의존적이다. 인덕터의 값이 알려졌기 때문에, 공진 회로의 파라미터를 측정하면 피시험 장치내의 커패시턴스가 측정될 수 있도록 한다.

일 측정례로서, 캐리어 DDS(210)는 주파수에서 증가된 캐리어 신호를 발생시키도록 프로그래밍될 수 있다. 그 다음에 DSP(226)는 최고값이 관찰될 때까지 출력을 모니터링할 수 있다. 이 값은 병렬 공진 회로의 공진 주파수에 도달했음을 나타낸다. 이 주파수와 인덕터(326)의 값을 사용하면, 단자(132 및 134)간의 용량성 부하가 계산될 수 있다.

또한 도3은 응답 신호를 측정하기 위하여 아날로그-디지털 변환기(220)에 연결이 만들어지는 지점(350 및 352)을 나타낸다. 피시험 장치(114)에 의하여 나타나는 부하가 변화할 때마다, 지점(350 및 352)간의 신호는 변하고 따라서 측정될 수 있는 공진 신호를 발생시킨다.

도4로 돌아가서, 동기회로의 보다 상세한 설명이 나타난다. 도4는 복수의 경로(410(1)...410(N))가 있음을 나타낸다. 각각의 피시험 장치에 대하여 하나의 경로가 있다. 각각의 경로에 입력은 DSP(226)로부터 온 것이다. 경로((410(1)...410(N))의 각각의 출력은 디지털 채널(218) 중의 하나에 결합된다.

동기화 회로(224)는 모든 경로(410(1)...410(N))에 의해 공유된 특정 회로를 포함한다. 시작 조건(412)은 피시험 디바이스로부터의 응답의 시작 조건을 나타내는 일련의 데이터 비트로 프로그래밍될 수 있는 레지스터이다. 예를 들어, 시작 조건은 단순히 로우 또는 하이 상태일 수 있다. 시작 조건은 레지스터(412)로 프로그래밍된다.

레지스터(412)는 비교기 회로(418)로의 입력부로서 제공되어 있다. 비교기(418)로의 제2 입력부는 DSP(226)으로부터 복조된 데이터 스트림이다. 비교기 회로는 시작 조건에 의해 표시된 값 또는 값의 시퀀스가 복조된 데이터 스트림에서 검출될 때 논리 하이 값을 출력하는 회로이다. 데이터 스트림으로 특정 패턴을 검출하는 회로는 당업분야에서 잘 알려져 있고 이러한 목적을 위한 임의의 종래 회로가 사용될 수 있다.

카운터(414)는 스트로브 DDS 클럭(222)으로부터 발생된 신호에 의해 클로킹된다. 상술된 바와 같이, 타이밍 발생기(122)는 주기적으로 타이밍 신호를 발생한다. 전통적인 테스터에서, 이러한 주기는 일반적으로 피시험 칩의 동작 속도와 매칭하도록 프로그래밍된다. 여기에서, 카운터(414)를 클럭킹하기 위하여 사용되는 타이밍 신호는 피시험 디바이스에 의해 응답 비트가 발생되고 있는 레이트(rate)와 매칭하도록 프로그래밍되어야 한다. 카운터(414)는 응답 신호가 예상되기 전에 리셋팅된다.

카운터(414)는 회로내의 3개의 위치에 연결되어 있다. 먼저, 카운터(414)는 듀얼 포트 RAM(424)에 기록 어드레스를 제공한다. 듀얼 포트 RAM(424)으로의 데이터 입력은 DSP(226)로부터 온다. 따라서, 복조 신호의 연속값이 동기화 회로(224)로 전송될 때, 듀얼 포트 RAM(424)의 연속 어드레스에 기록된다.

여기에서, 듀얼 포트 RAM(424)는 버퍼로서 동작한다. 스마트 카드 칩은 보통 자극에 즉시 응답하지 않는다. 특정 수의 사이클은 응답이 수신되기 전에 통과할 것이다. 그러나, 사이클의 수는 미리 알려져 있지 않고 모든 복조 신호는 저장된다. 오직 관련된 데이터 비트만이 메모리로부터 판독되어 추가 처리를 위해 계속 전송된다.

둘째로, 카운터(414)가 래치(420)로의 입력부로서 제공된다. 래치(420)는 비교기(418)가 논리 하이를 출력할 때 카운터(414)의 값을 저장한다. 따라서, 매치 로케이션(420)은 응답 데이터 스트림내의 제1 비트가 기억된 듀얼 포트 RAM(424)내의 어드레스를 래칭한다.

셋째로, 카운터(414)의 출력부는 판독 어드레스를 계산하는 합산기(422)로의 입력부로서 제공되어 있다. 합산기(422)로의 다른 2개의 입력은 래치(420)로부터의 매치 로케이션 값 및 사이즈(size) 레지스터(416)내의 값이다.

사이즈 레지스터(416)는 시작 조건(412)을 검출하기 위해 카운터(414)의 사이클의 최대 수를 나타내는 값으로 프로그래밍된다. 전형적인 최대값은 256일 수 있다. 설명된 실시예에서, 사이즈 레지스터(416)내의 값은 듀얼 포트 RAM(424)에 적용된 판독 어드레스에 대한 오프셋으로서 사용된다.

사이즈 레지스터(416)내의 값은 또한 동기화 회로내의 래턴시(latency)를 결정한다. 래턴시 시간 후에 경로(410(1)...410(N))의 각각의 출력은 서로 동기화되어야 한다. 패턴이 디지털 채널(218)로 프로그래밍될 때, 래턴시는 기대 응답 데이터를 프로그래밍할 때 고려되는 한 요인이 된다. 특히, 디지털 채널(218)은 자극이 인가된 후 래턴시 시간후에, 피시험 스마트 카드 칩으로부터의 응답을 기대하기 위해 프로그래밍된다. 이러한 방법으로, 각각의 경로(410(1)...410(N))로부터의 응답은 서로 그리고 기대 데이터로써 동기화될 것이다.

물론, 패턴 데이터내의 기대 신호의 시간을 프로그래밍할 때 고려해야 하는 다른 래턴시가 존재한다면, 래턴시의 모든 소스는 특정 응답의 기대 시간을 결정하는데 있어 조합되어야 한다. 이러한 경우에, 사이즈 레지스터(416)내의 값은 기대 시간을 계산하는데 있어 고려되는 요인중 하나가 될 뿐이다.

동작에 있어서, 동기화 회로는 듀얼 포트 RAM(424)가 피시험 디바이스로부터의 응답을 기대하기 위해 인에이블되도록 될 때 듀얼 포트 RAM(424)에 데이터를 저장하기 시작한다. 인에이블 회로가 도시되지 않았는데, 자동 테스트 장비를 포함하는 디지털 회로에서는 새로운 것이 아니다. 카운터(414)는 각각의 데이터 값에 대해 증가하고 그래서 각각의 데이터 값은 연속 메모리 로케이션내에 저장된다.

비교기(418)가 매치 컨디션이 발생했다는 것을 나타낼 때, 매치가 발생한 어드레스는 매치 로케이션 레지스터(420)내에 저장된다. 이러한 값은 듀얼 포트 RAM(424)내의 유효한 데이터의 시작 어드레스를 나타낸다.

RAM(424)로부터의 판독은 카운터(414)의 값이 사이즈 레지스터(416)내의 값과 동일할 때까지 인에이블되지 않는다. 판독 어레스는 카운터의 값 및 매치 로케이션의 값을 합산하여 사이즈 레지스터(416)내의 값을 감산함으로써 계산된다. 카운터(414)내의 값이 사이즈 레지스터내의 값과 동일할 때 시작하는 데이터가 판독되면, 이러한 계산의 결과는 제1 판독 어드레스에 대한 매치 로케이션 레지스터(420)내의 값이 될 것이다. 상술된 바와 같이, 매치 로케이션 레지스터는 제1 유효 데이터의 RAM(424)내의 어드레스를 홀딩한다.

따라서, 사이즈 레지스터(416)내의 값에 의해 설정된 래턴시 후에, 제1 유효 응답 데이터는 RAM(424)로부터 판독될 것이다. 카운터(414)가 연속적으로 증가함에 따라, 응답 데이터내의 연속 데이터 값은 RAM(424)으로부터 판독될 것이다. 이러한 방법으로, 응답 데이터가 언제 발생했는지에 상관없이, 상기 값은 기대 응답과 비교되기 위해 예측가능한 시간에 출력될 것이다.

도4에서, RAM(424)의 출력은 2-웨이 멀티플렉서(426)에 제공된다. 멀티플렉서(426)로의 다른 입력은 동기화되지 않은 응답 데이터이다. 데이터 스트림에서 시작 조건을 만나게 되면, 사이즈 레지스터(416)내의 클럭 사이클의 수가 도달한 후에 비동기화된 데이터로부터 동기화된 데이터로 멀티플렉서(426)는 스위칭한다. 멀티플렉서(426)는 필료하다면 동기화 프로세스 동안에 응답 데이터가 관찰될 수 있도록 하지만, 이러한 기능이 필요하지 않다면 선택적으로 생략될 수 있다.

도4는 동기화 회로의 논리 설계도를 나타내고 있다. 당업분야에서 알려진 바와 같이, 복수의 물리적인 설계가 이러한 논리 설계를 구현하기 위해 사용될 수 있다. 예를 들어, 모든 구성요소는 FPGA 칩내에 구현될 수 있다. 또는, 사이즈 레지스터(416) 및 시작 조건 레지스터(412)는 듀얼 포트 RAM(424)를 제공하도록 구성된 메모리 칩내의 메모리 로케이션일 수 있다.

다시 도5에서, 피시험 스마트 카드 칩에 의해 놓여진 캐리어상의 변조를 검출하기 위해 사용될 수 있는 가능한 알고리즘의 상세도가 도시되어 있다. 상술된 바와 같이, 피시험 디바이스에 의해 놓여진 RF 캐리어내의 변조를 검출하고 임의의 소정 시간에 변조가 논리 1 또는 논리 0를 나타내는지를 결정하기 위해 사용된다. 알려진 바와 같이, DSP는 많은 상이한 신호 프로세싱 알고리즘을 실행하기 위해 프로그래밍될 수 있다.

도5A는 캐리어 DDS(210)에 의해 발생되는 것과 같은 RF 캐리어(510)를 도시한다. 설명된 실시예에서, 스트로브 DDS(222; 도2)는 A/D 변환기(220A...220N)가 RF 캐리어의 사이클 당 2개의 샘플을 취하도록 하기 위해 프로그래밍된다. 도5A는 균일하게 떨어져있는 샘플 포인트(514)를 도시한다.

파형(510)의 좌측에서, 연속 샘플 사이의 진폭차는 A1으로 표시되어 있다. 그러나, 영역(512)에서, RF 캐리어(510)의 진폭이 작아지는데, 이것은 캐리어 상에 진폭 변조가 존재한다는 것을 의미한다. 연속 샘플의 진폭차는 A2로 변화한다. 영역(512)은 논리 1의 데이터 값을 나타낼 수 있다. 따라서, DSP(226)는 연속 샘플 사이의 진폭차에서 변화를 검출함으로써 논리 1 및 논리 0을 인식하도록 프로그래밍될 수 있다.

도5A는 피시험 스마트 카드 칩이 캐리어를 변조하기 위해 저항성 부하를 변경할 때 RF 캐리어(510)상의 변조를 묘사하고 있다. 도 5b는 피시험 스마트 카드 칩이 RF 캐리어를 변조하기 위해 용량성 부하를 변경할 때의 변조된 파형(510')을 도시하고 있다. 영역(512')은 RF 캐리어(510')가 위상 편이된 영역을 나타내고,이것은 논리 1을 나타낼 수 있다. 샘플링 인터벌이 캐리어와 동기이기 때문에, 위상 편이는 연속 샘플 사이의 진폭차의 변화를 야기한다. 따라서, DSP(226)가 연속 샘플 사이의 진폭의 변화를 검출하기 위해 프로그래밍된 기술로, 피시험 스마트 카드 칩이 저항성 부하 또는 용량성 부하를 변화시킴으로써 캐리어를 변조시키는 것에 관계없이 정확한 결과를 산출할 수 있다.

DSP(226)는 연속 샘플 사이의 진폭차에 기초하여 캐리어상에 변조된 논리 1 및 0을 검출하기 위해 프로그래밍될 수 있다. 바람직한 실시예에서, DSP(226)는 변조 신호의 상태를 나타내기 위해 2 비트를 사용한다. 연속 펄스 사이의 차이가 특정 상위 임계량을 초과하는 경우에, DSP(226)는 비트중 하나를 1로 설정할 수 있다. 차이가 특정 하위 임계량 아래에 있을 때, DSP(226)는 비트 중 하나를 0으로 설정할 수 있다. DSP(226)가 특정 중간 범위에서 차이를 검출할 때, 검출된 변조가 1 또는 0에 상응하지 않는 영역에 있다는 것을 나타나기 위해 제2 비트를 논리 1로 설정할 수 있다.

특정 레벨이 피시험 디바이스의 지식에 기초하여 소정의 레벨로 설정될 수 있다. 대안으로, 특정 임계 레벨이 피시험 디바이스의 측정에 기초하여 설정될 수 있다. 적합한 임계치가 설정될 수 있는 값의 범위를 결정하기 위해 정적으로 처리될 수 있다.

일 실시예를 설명하였지만, 수많은 변형및 수정이 만들어질 수 있다. 예를 들어, 프로그래밍될 수 있는 많은 특징을 가진 바람직한 실시예가 구현될 수 있다는 것을 인식해야 한다. 피시험 디바이스에 대한 향상된 정보가 알려진 경우에,이러한 프로그래밍을 가능하게 하는 융통성의 일부가 비용을 절감하기 위해 생략될 수 있다.

다른 예로서, 디지털 채널이 단일 기판상에 있는 것이 설명되었다. 어떤 테스터에 있어서, 패턴 발생기(120)는 디지털 채널 기판로부터 분리되어 있다. 또한, 어떤 경우에, 타이밍 발생기는 디지털 채널 기판로부터 분리되어 있는 글로벌 컴포넌트를 갖는다. 따라서, 회로 기판상에 회로 엘리먼트를 구획나누는 것은 본 발명의 필수적인 특징은 아님이 인식되어야 한다.

다른 변형예로서, 캐리어 및 스트로브 신호는 동일한 클럭에 의해 구동된 DDS 회로를 사용하여 합성되는 것이 설명된다. 요구된 스트로브 주파수에서 클럭을 제공함으로써 유사한 결과가 얻어질 수 있다. 스트로브 클럭의 주파수는 둘로 분할될 수 있고 결과적인 클럭은 캐리어 신호를 발생시키도록 사용된다. 대안으로, PLL과 같은 다른 기술이 요구된 주파수 및 동기화를 갖는 클럭을 발생시키도록 사용될 수 있다.

또한, 여기서 설명된 개념은 자극 RF 파형의 동기화 및 응답 신호에 대한 샘플링이 요구되는 응용에만 제한되는 것은 아님을 인식하여야 한다. 예를 들어, 응답 신호가 RF 캐리어보다 더 높은 주파수에서 샘플링된다면, 다른 신호 프로세싱 알고리즘은 동기화된 샘플링에 의존하지 않는 응답 신호를 검출하도록 DSP(226)내로 프로그래밍될 수 있다. 캐리어 DDS(210)가 RF 캐리어를 발생시키는 더 높은 주파수에서 스트로브 DDS(222)가 샘플링 클럭을 발생시킨다면 그러한 조건이 일어날 수 있다. 대안으로, 입력으로서 제공되는 RF 캐리어를 변조함으로써 모든 스마트카드가 응답 신호를 발생시키는 것은 아니다. 어떤 것은 응답 데이터로 변조되는 더 낮은 주파수 캐리어를 발생시킴으로써 응답을 나타낸다. 더 낮은 주파수 신호는 발생 전력을 더 적게 요구하지만, 피시험 디바이스로부터의 RF 캐리어는 입력 RF 신호 또는 서로에게 동기화되지 않는다. 그러한 경우라면, 그러나, DSP(226)는 응답값이 RAM(424)내의 연속 위치에 적절하게 기억될 수 있도록 피시험 디바이스로부터 응답 비트가 기대되는 동일한 비율로 데이터 값을 발생시켜야 한다. 다양한 DSP 프로그래밍 및 버퍼링 기술은 이러한 방식의 작동이 소망된다면 채용될 수 있다.

또한, 테스터(110)는 전통적인 디지털 채널 기판(118) 및 스마트 카드 칩 시험 기판(120)을 갖는 것으로 설명되었다. 시험 시스템은 스마트 카드 칩 시험 기판만으로 만들어질 수 있다. 그러나, 전통적인 디지털 채널 기판 및 스마트 카드 시험 기판 모두가 스마트 카드 칩을 시험하도록 사용되는 것이 가능하다. 예를 들어, 피시험 디바이스로의 연결은 I/O 패드에 제한되는 것은 아니다. 시험 동안 프로빙될 수 있는 칩상의 다른 패드가 존재할 수 있다. 그 경우에, 디지털 채널 기판상에서 전통적으로 발견되는 PMU는 피시험 칩상의 다양한 프로브 포인트에서 전압을 측정하는 데 사용될 수 있다. 마찬가지로, 전통적인 디지털 채널은 다른 프로브 포인트에서, 어떠한 것이라도 존재한다면, 디지털 신호를 측정하는데 사용될 수 있다.

다른 예로서, A/D(220)와 DSP(226)의 조합은 복조회로를 형성함을 인식할 것이다. 이러한 구현이 바람직하지만, 복조기가 디지털식으로 이루어져야 한다거나DSP회로가 복조하는데 사용되어야 한다는 것은 아니다.

다른 예로서, RF 캐리어 신호는 저항을 포함하고 그것으로 스위칭된 커패시터를 가질 수 있는 네트워크를 통하여 피시험 디바이스에 커플링된 것이 설명된다. 또한 커플링은 트랜스포머를 통하여 이루어질 수 있다. 그러나, 트랜스포머는 크고 더 좁은 주파수 범위를 통하여 작동되기 때문에 현재 바람직하지는 않다.

또한, 피시험 디바이스 당 하나의 DSP가 있는 것이 설명된다. 단일 DSP는 피시험 다중 디바이스로부터의 신호를 프로세싱하기에 충분히 고속일 수 있다는 것을 인식할 것이다. 따라서, DUT 당 하나의 DSP를 가져야만 하는 것은 아니다.

또한, 상기 회로에 다양한 것들이 부가될 수 있다. 예를 들어, 동기화 회로(224)는 "사이즈"가 초과되기 전에는 검출되지 않는 시작 조건의 에러 조건을 나타내는 회로를 포함할 수 있다.

또 다른 변형예로서, 바람직한 실시예는 다른 디자인의 스마트 카드 칩을 시험할 때 또는 다른 작동 조건하의 칩을 시험할 때 더 큰 유연성을 위해 프로그래밍될 수 있는 수개의 파라미터를 포함함을 주목하여야 한다. 본 발명은 그러한 유연성없이 구성될 수 있다. 예를 들어, 도4는 프로그래밍될 수 잇는 사이즈 레지스터(416)를 도시한다. 사이즈값이 프로그래밍될 수 있는 것이어야만 하는 것은 아니다. 예를 들어, 최대 가능한 딜레이는 동기화 회로내에 하드-와이어 될 수 있다.

다른 예로서, 모든 응답 데이터가 듀얼 포트 RAM(424)에 기억되는 것이 설명된다. 또한 회로는 유효 응답이 검출된 것을 나타내면서 매치가 검출될 때까지 기억장치 기능이 디스에이블되게 함으로써 기능할 수 있다. 또 다른 가능한 부가로서는, 카운터(414)가 사이즈 레지스터(416)내의 값을 초과하기 전에 비교기(418)에 의해 매치가 검출되지 않는다면, 에러가 발생하게 하는 것이다. 회로는 그러한 에러가 발생한 디지털 채널(218)내 신호-오류 처리기에 부가될 수 있다.

또한, 도4는 하이 또는 로우 상태와 같은 시작 조건을 기억하는 레지스터(412)를 도시한다. 더 복잡한 시작 조건은 하이 및 로우의 특정 패턴 또는 하나의 상태로부터 다른 하나의 상태로의 천이와 같이, 스마트 카드 칩에 의해 채용될 수 있다. 시작 조건(412)은 데이터 전송의 시작을 시그날링하도록 스마트 카드에 의해 사용되는 어떠한 상태 또는 상태의 시퀀스라도 그 표시를 기억하도록 프로그래밍될 수 있다.

또한, 바람직한 실시예는 카운터(414)를 클럭킹하도록 스트로브 DDS(222)를 사용하는데, 데이터 신호의 주기의 넘버의 트랙을 보유한다. 이러한 배열은 스트로브 클럭이 데이터 스트림과 동기적일 때 대부분 유용한데, RF 캐리어 및 스트로브 클럭은 동일한 기본 클럭으로부터 발생되기 때문에 바람직한 실시예에 있어서 일어난다. 이러한 조건이 참이 아니라면, 카운터는 디지털 채널로부터의 타이밍 신호와 같은 다른 소스에 의해 또는 피시험 디바이스로부터의 데이터 스트림으로부터 복원된 클럭에 의해서조차 클럭킹될 수 있다. 데이터 스트림으로부터 클럭을 복원하기 위한 디지털 신호 프로세싱 기술은 공지되어 있다. DSP(226)는 원한다면 클럭을 복원하도록 프로그래밍될 수 있다.

또한, 도5는 신호를 복조하도록 사용될 수 있는 일반적인 알고리즘을 설명한다. 수많은 부가가 이루어질 수 있다. 예를 들어, 필터링의 에버리징 기술은 잡음의 영향을 감소시키도록 사용될 수 있다.

더하여, 피시험 스마트 카드 칩은 그 RFID 인터페이스를 통하여서만 시험되는 것이 상기된다. 태그 또는 신원확인 카드에서 사용되는 것들과 같은 아주 간단한 스마트 카드 칩은 데이터 프로세싱 회로를 거의 또는 전혀 포함하지 않고 커맨드에 응답하여 데이터를 기억 또는 출력하는 메모리만을 포함한다. 그러한 칩은 RFID 인터페이스를 통하여 완전히 시험될 수 있다. 더 복잡한 회로를 포함하는 다른 칩은 그 완전한 기능성이 신속하게 시험될 수 있도록 시험 액세스 패드를 통하여 시험될 수 있다. 그들의 RFID 인터페이스만이 스마트 카드 칩 시험 기판(130)을 사용하여 시험될 것이다. 그러나, 상기 테스터는 많은 다른 모드에서 시험하도록 유연성을 갖는다.

따라서, 본 발명은 첨부된 청구항의 취지 및 범위에 의해서만 제한되어야 한다.

Claims (12)

1. 피시험 디바이스에 인가되는 자극 패턴과 피시험 디바이스로부터의 기대된 응답을 나타내는 기대 패턴을 발생하는 패턴 발생기를 가지는 자동 테스트 시스템에 있어서, 상기 자동 테스트 시스템은 동기화 회로를 포함하고, 상기 동기화 회로는:

   a) 피시험 디바이스(114A,...,114D)로부터 데이터 값의 스트림을 수신하는 적어도 하나의 입력(401);

   b) 상기 적어도 하나의 입력에 연결되고, 피시험 디바이스로부터의 데이터 값의 스트림에서 시작 조건이 검출된 때를 지시하는 출력(402)을 가지는 비교기(418); 및

   c) 피시험 디바이스로부터 데이터 값의 스트림을 수신하고, 피시험 디바이스로부터의 데이터 값의 일부 스트림을 복사한 데이터 값의 출력 스트림을 제공하는 버퍼회로(424)를 포함하고,

   d) 버퍼회로의 출력 스트림은, 피시험 디바이스가 기대 응답을 발생하였는지를 판단하기 위해 패턴 발생기에 연결되고,

   비교기로부터의 시작 조건의 지시에 근거하여 선택된 상기 일부 스트림은 피시험 디바이스로부터의 데이터 값의 스트림에 비하여 결정된 양만큼 딜레이되는 것을 특징으로 하는 자동 테스트 시스템.
2. 제 1 항에 있어서, 상기 동기화 회로는 다른 피시험 디바이스로부터의 데이터 값의 스트림을 수신하도록 적용된 복수의 경로(410(1)...410(N))를 포함하고, 상기 각각의 경로는 비교기와 버퍼회로를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
3. 제 1 항에 있어서, 피시험 디바이스와 동기화 회로사이에 연결된 적어도 하나의 DSP회로를 더 포함하고, 상기 DSP회로는 피시험 디바이스로부터 변조된 출력 신호를 수신하고 상기 동기화 회로로의 적어도 하나의 입력에 복조된 데이터 스트림을 제공하는 것을 특징으로 하는 자동 테스트 시스템.
4. 제 1 항에 있어서,

   a) RF 캐리어 신호를 발생하는 DDS 회로(210); 및

   b) RF 캐리어 신호에 결합된 제1 입력, 및 상기 테스트 패턴을 수신하는 제2 입력, 및 상기 피시험 디바이스에 연결된 출력을 가지는 변조기(214);를 더 포함하는 것을 특징으로 하는 자동 테스트 시스템.
5. 제 4 항에 있어서, 적어도 하나의 RF 인터페이스 회로(216)를 더 포함하고, 상기 RF 인터페이스 회로는 상기 변조기와 피시험 디바이스 사이의 신호 경로내에 연결된 것을 특징으로 하는 자동 테스트 시스템.
6. 제 5 항에 있어서, 상기 RF 인터페이스 회로는 가변 저항기를 포함하고, 이것에 의해 신호 감쇄가 제어되는 것을 특징으로 하는 자동 테스트 시스템.
7. 제 5 항에 있어서, 상기 RF 인터페이스 회로는 차동 증폭기를 포함하고, 이것에 의해 차동 출력이 제공되는 것을 특징으로 하는 자동 테스트 시스템.
8. 제 1 항에 있어서, 상기 버퍼회로는 메모리를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
9. 제 8 항에 있어서, 상기 버퍼회로는,

   a) 어드레스 카운터(414)

   b) 상기 어드레스 카운터에 결합되고 시작 어드레스를 저장하는 래치(420); 및

   c) 상기 어드레스 카운터 및 상기 래치에 연결되고, 상기 시작 어드레스에 의해 오프셋된 어드레스 카운터 값을 제공하는 산술 회로(422);를 포함하는 어드레스 오프셋 회로를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
10. 피시험 디바이스에 인가되는 자극 패턴과 피시험 디바이스로부터의 기대된 응답을 나타내는 기대 패턴을 발생하는 패턴 발생기를 가지는 자동 테스트 시스템에 있어서, 상기 자동 테스트 시스템은 스마트 카드 칩을 테스트하도록 특별히 적용된 회로를 포함하고, 상기 회로는,

    a) RF 출력을 가지는 회로(210);

    b) 상기 RF 출력에 연결된 입력 및 상기 자극 패턴에 연결된 입력, 및 RF 캐리어 출력을 가지는 변조기(214);

    c) 각각이 RF 캐리어 출력에 연결된 입력, 및 피시험 스마트 카드 칩에 연결하기 위해 적용된 테스트 포트 출력 및 응답 출력을 가지는, 복수의 RF 인터페이스 회로(216);

    d) 복수의 RF 인터페이스 회로중의 하나의 응답 출력에 각각 연결된 복수의 입력을 가지는 동기화 회로를 포함하고,

    상기 동기화 회로는 복수의 경로(410)를 가지고 있고, 상기 복수의 경로의 각각은,

    i) 응답 출력에 연결된 입력;

    ii) 상기 경로의 입력에 데이터 신호를 저장하도록 적용된 메모리 버퍼

    iii) 상기 경로의 입력에서 시작 조건이 검출된 때를 나타내는 값으로 오프셋된 소정 주기의 시간 후에 메모리 버퍼로의 판독 어드레스를 발생하는 회로를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
11. 제 10 항에 있어서, 상기 피시험 디바이스와 동기화 회로로의 입력사이에서 신호 경로에 각각 연결된 복수의 복조 회로를 더 포함하는 것을 특징으로 하는 자동 테스트 시스템.
12. 제 11 항에 있어서, 상기 복조 회로는 아날로그-디지털 변환기(220) 및 디지털 신호 처리기(226)를 포함하는 것을 특징으로 하는 자동 테스트 시스템.