JPH10185988A - Ｉｃ試験装置のテストヘッド - Google Patents
Ｉｃ試験装置のテストヘッドInfo
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- JPH10185988A JPH10185988A JP8357282A JP35728296A JPH10185988A JP H10185988 A JPH10185988 A JP H10185988A JP 8357282 A JP8357282 A JP 8357282A JP 35728296 A JP35728296 A JP 35728296A JP H10185988 A JPH10185988 A JP H10185988A
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- pin card
- relay
- driver
- comparator circuit
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
Abstract
(57)【要約】
【課題】 ドライパ・コンパレータ回路からＤＵＴを介
して終端抵抗に至る測定ラインをスル−ホ−ルを介在さ
せることなく中継することにより、高周波テストパタン
信号の反射をなくし、測定精度を向上させるＩＣ試験装
置のテストヘッドを提供する。 【解決手段】 第１のピンカード３１と第２のピンカー
ド３２とＤＵＴボード１５を備え、第１のピンカード３
１に実装されたドライパ・コンパレータ回路４からＤＵ
Ｔ９を介して第２のピンカード３２に実装された終端抵
抗５に至る測定ラインを、ＤＵＴボード１５上に設けら
れた導電パタン１８により中継した。
して終端抵抗に至る測定ラインをスル−ホ−ルを介在さ
せることなく中継することにより、高周波テストパタン
信号の反射をなくし、測定精度を向上させるＩＣ試験装
置のテストヘッドを提供する。 【解決手段】 第１のピンカード３１と第２のピンカー
ド３２とＤＵＴボード１５を備え、第１のピンカード３
１に実装されたドライパ・コンパレータ回路４からＤＵ
Ｔ９を介して第２のピンカード３２に実装された終端抵
抗５に至る測定ラインを、ＤＵＴボード１５上に設けら
れた導電パタン１８により中継した。
Description
【０００１】
【発明の属する技術分野】この発明はＩＣ試験装置のテ
ストヘッド、特にメモリのような被測定デバイスの高速
機能試験とＤＣ試験を行うＩＣ試験装置のテストヘッド
に関する。
ストヘッド、特にメモリのような被測定デバイスの高速
機能試験とＤＣ試験を行うＩＣ試験装置のテストヘッド
に関する。
【０００２】
【従来の技術】一般に、ＩＣ試験装置は、図３に示すよ
うに、ＣＰＵ１と、パタン発生器２と、判定器３と、ド
ライパ・コンパレータ回路４と、電源１４と、終端抵抗
５と、リレー６と、リレー７と、ＤＣ測定回路８を備
え、被測定デバイス（以下ＤＵＴと略称する）９の高速
機能試験とＤＣ試験を行う。
うに、ＣＰＵ１と、パタン発生器２と、判定器３と、ド
ライパ・コンパレータ回路４と、電源１４と、終端抵抗
５と、リレー６と、リレー７と、ＤＣ測定回路８を備
え、被測定デバイス（以下ＤＵＴと略称する）９の高速
機能試験とＤＣ試験を行う。
【０００３】ＣＰＵ１は、パタン発生器２を介して、ド
ライパ・コンパレータ回路４を構成するドライバ４Ａに
接続されていると共に、判定器３を介して、ドライパ・
コンパレータ回路４を構成するコンパレ−タ４Ｂに接続
され、ドライパ・コンパレータ回路４は、ＤＵＴ９に接
続されている。
ライパ・コンパレータ回路４を構成するドライバ４Ａに
接続されていると共に、判定器３を介して、ドライパ・
コンパレータ回路４を構成するコンパレ−タ４Ｂに接続
され、ドライパ・コンパレータ回路４は、ＤＵＴ９に接
続されている。
【０００４】また、ＤＵＴ９は、終端抵抗断続用リレー
６を介して終端抵抗５に接続され、終端抵抗５は、電源
１４に接続されている。
６を介して終端抵抗５に接続され、終端抵抗５は、電源
１４に接続されている。
【０００５】更に、ＤＵＴ９は、ＤＣ測定回路断続用リ
レー７を介してＤＣ測定回路８へ接続され、ＤＣ測定回
路８はＣＰＵ１に接続されている。
レー７を介してＤＣ測定回路８へ接続され、ＤＣ測定回
路８はＣＰＵ１に接続されている。
【０００６】このような構成を備えたＩＣ試験装置は、
ＣＰＵ１に入力された試験プログラムに従って、ＤＵＴ
９の高速機能試験とＤＣ試験を行う。
ＣＰＵ１に入力された試験プログラムに従って、ＤＵＴ
９の高速機能試験とＤＣ試験を行う。
【０００７】先ず、高速機能試験を行う場合は、図３に
おいて、終端抵抗断続用リレー６はオンされ、ドライパ
・コンパレータ回路４からＤＵＴ９までの信号ラインの
特性インピ−ダンスＺO に等しい抵抗値ＲE の終端抵抗
５で終端されることにより、インピ−ダンス整合がなさ
れていると共に、ＤＣ測定回路断続用リレー７はオフさ
れ、ＤＣ測定回路８が切り放されている。
おいて、終端抵抗断続用リレー６はオンされ、ドライパ
・コンパレータ回路４からＤＵＴ９までの信号ラインの
特性インピ−ダンスＺO に等しい抵抗値ＲE の終端抵抗
５で終端されることにより、インピ−ダンス整合がなさ
れていると共に、ＤＣ測定回路断続用リレー７はオフさ
れ、ＤＣ測定回路８が切り放されている。
【０００８】この状態で、ＣＰＵ１により設定された測
定周波数の情報がパタン発生器２へ、ドライバレベル、
コンパレ−タレベルの情報がドライパ・コンパレータ回
路４へ送られ、パタン発生器２によりその周波数のテス
トパタン信号が発生され、テストパタン信号は、ドライ
パ・コンパレータ回路４のドライバ４Ａによって設定さ
れたドライバレベルまで増幅され、ＤＵＴ９へ入力され
る。
定周波数の情報がパタン発生器２へ、ドライバレベル、
コンパレ−タレベルの情報がドライパ・コンパレータ回
路４へ送られ、パタン発生器２によりその周波数のテス
トパタン信号が発生され、テストパタン信号は、ドライ
パ・コンパレータ回路４のドライバ４Ａによって設定さ
れたドライバレベルまで増幅され、ＤＵＴ９へ入力され
る。
【０００９】それにより、得られたＤＵＴ９の出力パタ
ン信号は、ドライパ・コンパレータ回路４のコンパレ−
タ４Ｂに入力され、設定されたコンパレ−タレベルと比
較され、判定器３によりその結果が記憶され、ＤＵＴ９
の高速機能試験の合否結果がＣＰＵ１に知らされる。
ン信号は、ドライパ・コンパレータ回路４のコンパレ−
タ４Ｂに入力され、設定されたコンパレ−タレベルと比
較され、判定器３によりその結果が記憶され、ＤＵＴ９
の高速機能試験の合否結果がＣＰＵ１に知らされる。
【００１０】次に、ＤＣ試験を行う場合は、終端抵抗断
続用リレー６はオフされ、ＤＵＴ９を終端抵抗５から切
り放すことにより、終端抵抗５による影響をなくすと共
に、ＤＣ測定回路断続用リレー７はオンされ、ＤＵＴ９
とＤＣ測定回路８が接続される。
続用リレー６はオフされ、ＤＵＴ９を終端抵抗５から切
り放すことにより、終端抵抗５による影響をなくすと共
に、ＤＣ測定回路断続用リレー７はオンされ、ＤＵＴ９
とＤＣ測定回路８が接続される。
【００１１】このとき、ＤＵＴ９へ電圧または電流を印
加することにより、ＤＣ測定回路８よりＤＣ測定が行わ
れ、その結果がＣＰＵ１へ知らされる。
加することにより、ＤＣ測定回路８よりＤＣ測定が行わ
れ、その結果がＣＰＵ１へ知らされる。
【００１２】このようなＩＣ試験装置において、従来の
テストヘッドは、図２（Ａ）と図２（Ｂ）に示す構成を
備えている。
テストヘッドは、図２（Ａ）と図２（Ｂ）に示す構成を
備えている。
【００１３】即ち、ＤＵＴボード１１には、ピンカード
１２が取り付けられ、ピンカード１２の内側１２Ａに
は、ＩＣソケット１０とドライパ・コンパレータ回路４
がそれぞれ実装されている。
１２が取り付けられ、ピンカード１２の内側１２Ａに
は、ＩＣソケット１０とドライパ・コンパレータ回路４
がそれぞれ実装されている。
【００１４】そして、ドライパ・コンパレータ回路４と
ＩＣソケット１０を、ピンカード１２の内側１２Ａ上に
設けられた導体パタン（図示省略）で接続することによ
り、ドライパ・コンパレータ回路４はＩＣソケット１０
を介してＤＵＴ９に接続される。
ＩＣソケット１０を、ピンカード１２の内側１２Ａ上に
設けられた導体パタン（図示省略）で接続することによ
り、ドライパ・コンパレータ回路４はＩＣソケット１０
を介してＤＵＴ９に接続される。
【００１５】一方、ピンカード１２の外側１２Ｂには、
終端抵抗断続用リレー６及び終端抵抗５、ＤＣ測定回路
断続用リレー７が実装され、これらは、同じ外側１２Ｂ
上に設けられた導電パタン（図示省略）とスルーホール
１３（図２（Ｂ））により、内側１２ＡのＩＣソケット
１０と接続されている。
終端抵抗断続用リレー６及び終端抵抗５、ＤＣ測定回路
断続用リレー７が実装され、これらは、同じ外側１２Ｂ
上に設けられた導電パタン（図示省略）とスルーホール
１３（図２（Ｂ））により、内側１２ＡのＩＣソケット
１０と接続されている。
【００１６】換言すれば、ピンカード１２の内側１２Ａ
のドライパ・コンパレータ回路４から、ＩＣソケット１
０に装着されたＤＵＴ９を介して、外側１２Ｂの終端抵
抗５に至るまでの測定ラインが、スル−ホ−ル１３によ
り中継されている。
のドライパ・コンパレータ回路４から、ＩＣソケット１
０に装着されたＤＵＴ９を介して、外側１２Ｂの終端抵
抗５に至るまでの測定ラインが、スル−ホ−ル１３によ
り中継されている。
【００１７】このように、ドライパ・コンパレータ回路
４等を内側１２Ａと外側１２Ｂの両面に実装したピンカ
ード１２は、図示するように、開口部４０を介してＤＵ
Ｔボード１１に複数個取り付けられ、複数個のＤＵＴ９
について、高速機能試験とＤＣ試験が行われる。
４等を内側１２Ａと外側１２Ｂの両面に実装したピンカ
ード１２は、図示するように、開口部４０を介してＤＵ
Ｔボード１１に複数個取り付けられ、複数個のＤＵＴ９
について、高速機能試験とＤＣ試験が行われる。
【００１８】
【発明が解決しようとする課題】上述したように、従来
のテストヘッドを構成するドライパ・コンパレータ回路
４等は、ピンカード１２の両面に実装され、ドライパ・
コンパレータ回路４等とＤＵＴ９との距離を短くしてい
る。
のテストヘッドを構成するドライパ・コンパレータ回路
４等は、ピンカード１２の両面に実装され、ドライパ・
コンパレータ回路４等とＤＵＴ９との距離を短くしてい
る。
【００１９】即ち、ドライパ・コンパレータ回路４等の
素子をピンカード１２の内側１２Ａだけ、又は外側１２
Ｂだけに実装すると、ＤＵＴ９との距離が長くなる場合
があり、更に、このように片側だけでは、実装スペ−ス
が制約され、ドライパ・コンパレータ回路４から終端抵
抗５まで（図２（Ａ）、図２（Ｂ））の全ての素子を実
装できないからである。
素子をピンカード１２の内側１２Ａだけ、又は外側１２
Ｂだけに実装すると、ＤＵＴ９との距離が長くなる場合
があり、更に、このように片側だけでは、実装スペ−ス
が制約され、ドライパ・コンパレータ回路４から終端抵
抗５まで（図２（Ａ）、図２（Ｂ））の全ての素子を実
装できないからである。
【００２０】しかし、このような両面実装のために、既
述したように、ピンカード１２の内側１２Ａのドライパ
・コンパレータ回路４から、ＤＵＴ９を介して、外側１
２Ｂの終端抵抗５に至る測定ラインは、導電パタンだけ
では接続できず、スル−ホ−ル１３を介在させなければ
ならない（図２（Ｃ））。
述したように、ピンカード１２の内側１２Ａのドライパ
・コンパレータ回路４から、ＤＵＴ９を介して、外側１
２Ｂの終端抵抗５に至る測定ラインは、導電パタンだけ
では接続できず、スル−ホ−ル１３を介在させなければ
ならない（図２（Ｃ））。
【００２１】この結果、インピ−ダンスの不整合が生じ
るので、終端抵抗断続用リレー６をオンすると共にＤＣ
測定回路断続用リレー７をオフすることにより（図２
（Ｃ））、ＤＵＴ９の高速機能試験を行う場合に、ドラ
イパ・コンパレータ回路４を構成するドライパ４Ａから
出力された高周波のテストパタン信号がＤＵＴ９に入力
されると、この高周波のテストパタン信号が反射し、測
定精度が低くなる。
るので、終端抵抗断続用リレー６をオンすると共にＤＣ
測定回路断続用リレー７をオフすることにより（図２
（Ｃ））、ＤＵＴ９の高速機能試験を行う場合に、ドラ
イパ・コンパレータ回路４を構成するドライパ４Ａから
出力された高周波のテストパタン信号がＤＵＴ９に入力
されると、この高周波のテストパタン信号が反射し、測
定精度が低くなる。
【００２２】この発明の目的は、ドライパ・コンパレー
タ回路からＤＵＴを介して終端抵抗に至る測定ラインを
スル−ホ−ルを介在させることなく中継することによ
り、高周波テストパタン信号の反射をなくし、測定精度
を向上させるＩＣ試験装置のテストヘッドを提供する。
タ回路からＤＵＴを介して終端抵抗に至る測定ラインを
スル−ホ−ルを介在させることなく中継することによ
り、高周波テストパタン信号の反射をなくし、測定精度
を向上させるＩＣ試験装置のテストヘッドを提供する。
【００２３】
【課題を解決するための手段】前記課題を解決するため
に、この発明によれば、ドライパ・コンパレータ回路４
をＤＵＴ９に接続し、ＤＵＴ９に、終端抵抗断続用リレ
ー６を介して終端抵抗５を接続すると共に、ＤＣ測定回
路断続用リレー７を接続したＩＣ試験装置のテストヘッ
ドにおいて、ドライパ・コンパレータ回路４と、ＤＵＴ
９を装着するＩＣソケット１０が実装された第１のピン
カード３１、終端抵抗断続用リレー６及び終端抵抗５、
ＤＣ測定回路断続用リレー７が実装された第２のピンカ
ード３２、第１のピンカード３１と第２のピンカード３
２が取り付けられたＤＵＴボード１５を備え、第１のピ
ンカード３１に実装されたドライパ・コンパレータ回路
４からＤＵＴ９を介して第２のピンカード３２に実装さ
れた終端抵抗５に至る測定ラインを、ＤＵＴボード１５
上に設けられた導電パタン１８により中継したという手
段が提供される。
に、この発明によれば、ドライパ・コンパレータ回路４
をＤＵＴ９に接続し、ＤＵＴ９に、終端抵抗断続用リレ
ー６を介して終端抵抗５を接続すると共に、ＤＣ測定回
路断続用リレー７を接続したＩＣ試験装置のテストヘッ
ドにおいて、ドライパ・コンパレータ回路４と、ＤＵＴ
９を装着するＩＣソケット１０が実装された第１のピン
カード３１、終端抵抗断続用リレー６及び終端抵抗５、
ＤＣ測定回路断続用リレー７が実装された第２のピンカ
ード３２、第１のピンカード３１と第２のピンカード３
２が取り付けられたＤＵＴボード１５を備え、第１のピ
ンカード３１に実装されたドライパ・コンパレータ回路
４からＤＵＴ９を介して第２のピンカード３２に実装さ
れた終端抵抗５に至る測定ラインを、ＤＵＴボード１５
上に設けられた導電パタン１８により中継したという手
段が提供される。
【００２４】この発明の構成によれば、ドライパ・コン
パレータ回路４等の素子を、第１のピンカード３１と第
２のピンカード３２の片面だけに実装することにより、
ドライパ・コンパレータ回路４からＩＣソケット１０に
装着したＤＵＴ９を介して終端抵抗５に至る測定ライン
を、ＤＵＴボード１５上に設けられた導電パタン１８に
より中継できるようになったので、途中にスルーホール
が介在しなくなり、ＤＵＴ９の高速機能試験を行う場合
でも、インピーダンスの整合が保たれ、高周波テストパ
タン信号の反射がなくなり、測定精度が向上する。
パレータ回路４等の素子を、第１のピンカード３１と第
２のピンカード３２の片面だけに実装することにより、
ドライパ・コンパレータ回路４からＩＣソケット１０に
装着したＤＵＴ９を介して終端抵抗５に至る測定ライン
を、ＤＵＴボード１５上に設けられた導電パタン１８に
より中継できるようになったので、途中にスルーホール
が介在しなくなり、ＤＵＴ９の高速機能試験を行う場合
でも、インピーダンスの整合が保たれ、高周波テストパ
タン信号の反射がなくなり、測定精度が向上する。
【００２５】
【発明の実施の形態】以下、この発明を実施の形態によ
り添付図面を参照して説明する。図１は、この発明の実
施形態を示す図である。
り添付図面を参照して説明する。図１は、この発明の実
施形態を示す図である。
【００２６】ＤＵＴボード１５には、第１の開口部２１
と第２の開口部２２が複数個ずつ形成され、各第１の開
口部２１に第２の開口部２２には、図示するように、第
１のピンカード３１と第２のピンカード３２がそれぞれ
貫通し、ＤＵＴボード１５に対して垂直に取り付けられ
ている。
と第２の開口部２２が複数個ずつ形成され、各第１の開
口部２１に第２の開口部２２には、図示するように、第
１のピンカード３１と第２のピンカード３２がそれぞれ
貫通し、ＤＵＴボード１５に対して垂直に取り付けられ
ている。
【００２７】これにより、後述するＩＣソケット１０に
装着された複数個のＤＵＴ９について、既述したような
高速機能試験とＤＣ試験が行われる（図３）。
装着された複数個のＤＵＴ９について、既述したような
高速機能試験とＤＣ試験が行われる（図３）。
【００２８】第１のピンカード３１は、その内側が実装
面３１Ａであり（図１（Ｂ））、実装面３１Ａ上であっ
て、ＤＵＴボード１５と同一の位置には、ＩＣソケット
１０が、ＤＵＴボード１５より下方の位置には、ドライ
パ・コンパレータ回路４がそれぞれ実装されている。
面３１Ａであり（図１（Ｂ））、実装面３１Ａ上であっ
て、ＤＵＴボード１５と同一の位置には、ＩＣソケット
１０が、ＤＵＴボード１５より下方の位置には、ドライ
パ・コンパレータ回路４がそれぞれ実装されている。
【００２９】また、ドライパ・コンパレータ回路４とＩ
Ｃソケット１０とは、第１のピンカード３１上に設けら
れた導電パタン１７により接続されている。
Ｃソケット１０とは、第１のピンカード３１上に設けら
れた導電パタン１７により接続されている。
【００３０】前記ドライパ・コンパレータ回路４は、Ｄ
ＵＴ９のピンの数に比例した数だけ第１のピンカード３
１に実装され、図示する例では、ＤＵＴ９のピンの数が
８であり、ドライパ・コンパレータ回路４も８個実装さ
れている。
ＵＴ９のピンの数に比例した数だけ第１のピンカード３
１に実装され、図示する例では、ＤＵＴ９のピンの数が
８であり、ドライパ・コンパレータ回路４も８個実装さ
れている。
【００３１】一方、第２のピンカード３２も、その内側
が実装面３２Ａであり（図１（Ｂ））、実装面３２Ａ上
であって、ＤＵＴボード１５より下方の位置には、終端
抵抗断続用リレー６及び終端抵抗５、ＤＣ測定回路断続
用リレー７がそれぞれ実装されている。
が実装面３２Ａであり（図１（Ｂ））、実装面３２Ａ上
であって、ＤＵＴボード１５より下方の位置には、終端
抵抗断続用リレー６及び終端抵抗５、ＤＣ測定回路断続
用リレー７がそれぞれ実装されている。
【００３２】このように、第１のピンカード３１の実装
面３１Ａと、第２のピンカード３２の実装面３２Ａとを
対向させたのは、ＤＵＴボード１５上に設けられた後述
する中継用の導電パタン１８の長さをなるべく小さくす
るためである。
面３１Ａと、第２のピンカード３２の実装面３２Ａとを
対向させたのは、ＤＵＴボード１５上に設けられた後述
する中継用の導電パタン１８の長さをなるべく小さくす
るためである。
【００３３】前記終端抵抗断続用リレー６及び終端抵抗
５、ＤＣ測定回路断続用リレー７は、ＤＵＴ９のピンの
数に比例した数だけ第２のピンカード３２に実装され、
図示する例では、ＤＵＴ９のピンの数が８であり、終端
抵抗断続用リレー６及び終端抵抗５、ＤＣ測定回路断続
用リレー７もそれぞれ８個ずつ実装されている。
５、ＤＣ測定回路断続用リレー７は、ＤＵＴ９のピンの
数に比例した数だけ第２のピンカード３２に実装され、
図示する例では、ＤＵＴ９のピンの数が８であり、終端
抵抗断続用リレー６及び終端抵抗５、ＤＣ測定回路断続
用リレー７もそれぞれ８個ずつ実装されている。
【００３４】図１（Ｃ）に示すように、終端抵抗断続用
リレー６と終端抵抗５は、第２のピンカード３２上に設
けられた導電パタン２４により接続され、終端抵抗断続
用リレー６には、第２のピンカード３２上に設けられた
導電パタン２３の一端が接続され、更に、ＤＣ測定回路
断続用リレー７には、第２のピンカード３２上に設けら
れた導電パタン１９の一端が接続されている。
リレー６と終端抵抗５は、第２のピンカード３２上に設
けられた導電パタン２４により接続され、終端抵抗断続
用リレー６には、第２のピンカード３２上に設けられた
導電パタン２３の一端が接続され、更に、ＤＣ測定回路
断続用リレー７には、第２のピンカード３２上に設けら
れた導電パタン１９の一端が接続されている。
【００３５】そして、前記第２のピンカード３２上に設
けられた導電パタン２３と１９は、図１（Ｃ）に示すよ
うに、上方に延びてＤＵＴボード１５の第２の開口部２
２を貫通し（図１（Ｂ））、導電パタン２３と１９の他
端は、第２の開口部２２の近傍に設けられた導体接続部
１６に接続している。
けられた導電パタン２３と１９は、図１（Ｃ）に示すよ
うに、上方に延びてＤＵＴボード１５の第２の開口部２
２を貫通し（図１（Ｂ））、導電パタン２３と１９の他
端は、第２の開口部２２の近傍に設けられた導体接続部
１６に接続している。
【００３６】また、導体接続部１６には、ＤＵＴボード
１５上に設けられた導電パタン１８の他端１８Ｂが接続
し（図１（Ｂ））、導電パタン１８の一端１８Ａは、既
述したＩＣソケット１０に接続している。
１５上に設けられた導電パタン１８の他端１８Ｂが接続
し（図１（Ｂ））、導電パタン１８の一端１８Ａは、既
述したＩＣソケット１０に接続している。
【００３７】この構成により、第１のピンカード３１に
実装されたドライパ・コンパレータ回路４からＤＵＴ９
を介して第２のピンカード３２に実装された終端抵抗５
に至る測定ラインが、ＤＵＴボード１５上に設けられた
導電パタン１８により中継されている。
実装されたドライパ・コンパレータ回路４からＤＵＴ９
を介して第２のピンカード３２に実装された終端抵抗５
に至る測定ラインが、ＤＵＴボード１５上に設けられた
導電パタン１８により中継されている。
【００３８】前記導体接続部１６は、例えば、コネクタ
であり、図示するように、垂直に配置された導電パタン
１８と、導電パタン２３、１９とを接続し易くするため
に設けられている。即ち、既述したように、第１のピン
カード３１と第２のピンカード３２は、ＤＵＴボード１
５に対して垂直に取り付けられ、第１のピンカード３１
は、ＩＣソケット１０を介してＤＵＴボード１５に電気
的に接続され、第２のピンカード３２は、前記導体接続
部１６を介してＤＵＴボード１５に電気的に接続されて
いる。
であり、図示するように、垂直に配置された導電パタン
１８と、導電パタン２３、１９とを接続し易くするため
に設けられている。即ち、既述したように、第１のピン
カード３１と第２のピンカード３２は、ＤＵＴボード１
５に対して垂直に取り付けられ、第１のピンカード３１
は、ＩＣソケット１０を介してＤＵＴボード１５に電気
的に接続され、第２のピンカード３２は、前記導体接続
部１６を介してＤＵＴボード１５に電気的に接続されて
いる。
【００３９】以下、前記構成を備えたこの発明の作用を
説明する。先ず、終端抵抗断続用リレー６をオンするこ
とにより、ドライパ・コンパレータ回路４からＤＵＴ９
までの信号ラインの特性インピ−ダンスＺO に等しい抵
抗値ＲE の終端抵抗５で終端すると共に、ＤＣ測定回路
断続用リレー７をオフすることにより、ＤＣ測定回路８
を切り放す。
説明する。先ず、終端抵抗断続用リレー６をオンするこ
とにより、ドライパ・コンパレータ回路４からＤＵＴ９
までの信号ラインの特性インピ−ダンスＺO に等しい抵
抗値ＲE の終端抵抗５で終端すると共に、ＤＣ測定回路
断続用リレー７をオフすることにより、ＤＣ測定回路８
を切り放す。
【００４０】この状態で、高周波のテストパタン信号
を、ＩＣソケット１０に装着したＤＵＴ９に印加する。
を、ＩＣソケット１０に装着したＤＵＴ９に印加する。
【００４１】この場合、第１のピンカード３１に実装さ
れたドライパ・コンパレータ回路４からＤＵＴ９を介し
て第２のピンカード３２に実装された終端抵抗５に至る
測定ラインが、ＤＵＴボード１５上に設けられた導電パ
タン１８により中継され、スルーホールは介在していな
い。
れたドライパ・コンパレータ回路４からＤＵＴ９を介し
て第２のピンカード３２に実装された終端抵抗５に至る
測定ラインが、ＤＵＴボード１５上に設けられた導電パ
タン１８により中継され、スルーホールは介在していな
い。
【００４２】従って、測定ラインにおけるインピ−ダン
スの整合がとれているので、前記高周波のテストパタン
信号の反射は生じることがなく、ＤＵＴ９のより高速な
機能試験が実施できる。
スの整合がとれているので、前記高周波のテストパタン
信号の反射は生じることがなく、ＤＵＴ９のより高速な
機能試験が実施できる。
【００４３】
【発明の効果】この発明によれば、ＩＣ試験装置のテス
トヘッドを、第１のピンカードに実装されたドライパ・
コンパレータ回路からＤＵＴを介して第２のピンカード
に実装された終端抵抗に至る測定ラインを、ＤＵＴボー
ド上に設けられた導電パタンにより中継するように構成
したことにより、スル−ホ−ルを介在させることなく測
定ラインを中継することができるので、高周波テストパ
タン信号の反射をなくし、測定精度を向上させるという
効果がある。
トヘッドを、第１のピンカードに実装されたドライパ・
コンパレータ回路からＤＵＴを介して第２のピンカード
に実装された終端抵抗に至る測定ラインを、ＤＵＴボー
ド上に設けられた導電パタンにより中継するように構成
したことにより、スル−ホ−ルを介在させることなく測
定ラインを中継することができるので、高周波テストパ
タン信号の反射をなくし、測定精度を向上させるという
効果がある。
【００４４】
【図１】この発明の実施形態を示す図である。
【図２】従来技術の説明図である。
【図３】ＩＣ試験装置の一般的説明図である。
１ ＣＰＵ ２ パタン発生器 ３ 判定器 ４ ドライパ・コンパレータ回路 ５ 終端抵抗 ６ 終端抵抗断続用リレー ７ ＤＣ測定回路断続用リレー ８ ＤＣ測定回路 ９ ＤＵＴ １０ ＩＣソケット １４ 電源 １５ ＤＵＴボード １６ 導体接続部 １７、１８、１９、２３、２４ 導体パタン ２１ 第１の開口部 ２２ 第２の開口部 ３１ 第１のピンカード ３２ 第２のピンカード
Claims (2)
- 【請求項１】 ドライパ・コンパレータ回路（４）をＤ
ＵＴ（９）に接続し、ＤＵＴ（９）に、終端抵抗断続用
リレー（６）を介して終端抵抗（５）を接続すると共
に、ＤＣ測定回路断続用リレー（７）を接続したＩＣ試
験装置のテストヘッドにおいて、 ドライパ・コンパレータ回路（４）と、ＤＵＴ（９）を
装着するＩＣソケット（１０）が実装された第１のピン
カード（３１）、 終端抵抗断続用リレー（６）及び終端抵抗（５）、ＤＣ
測定回路断続用リレー（７）が実装された第２のピンカ
ード（３２）、 第１のピンカード（３１）と第２のピンカード（３２）
が取り付けられたＤＵＴボード（１５）を備え、 第１のピンカード（３１）に実装されたドライパ・コン
パレータ回路（４）からＤＵＴ（９）を介して第２のピ
ンカード（３２）に実装された終端抵抗（５）に至る測
定ラインを、ＤＵＴボード（１５）上に設けられた導電
パタン（１８）により中継したことを特徴とするＩＣ試
験装置のテストヘッド。 - 【請求項２】 第１のピンカード（３１）と第２のピン
カード（３２）は、ＤＵＴボード（１５）に対して垂直
に取り付けられていると共に、第１のピンカード（３
１）の実装面（３１Ａ）と、第２のピンカード（３２）
の実装面（３２Ａ）が対向し、前記中継用の導電パタン
（１８）の一端（１８Ａ）が、ＤＵＴボード（１５）と
同一位置に実装されたＩＣソケット（１０）に接続さ
れ、他端（１８Ｂ）が、ＤＵＴボード（１５）上に設け
られた導体接続部（１６）を介して、ＤＵＴボード（１
５）より下方位置に実装された終端抵抗断続用リレー
（６）及び終端抵抗（５）、ＤＣ測定回路断続用リレー
（７）に接続されている請求項１記載のＩＣ試験装置の
テストヘッド。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8357282A JPH10185988A (ja) | 1996-12-26 | 1996-12-26 | Ｉｃ試験装置のテストヘッド |
| DE19756466A DE19756466A1 (de) | 1996-12-26 | 1997-12-18 | Prüfkopf für eine IC-Prüfvorrichtung |
| US08/997,864 US6075374A (en) | 1996-12-26 | 1997-12-24 | Test head of an IC test device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8357282A JPH10185988A (ja) | 1996-12-26 | 1996-12-26 | Ｉｃ試験装置のテストヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10185988A true JPH10185988A (ja) | 1998-07-14 |
Family
ID=18453325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8357282A Pending JPH10185988A (ja) | 1996-12-26 | 1996-12-26 | Ｉｃ試験装置のテストヘッド |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6075374A (ja) |
| JP (1) | JPH10185988A (ja) |
| DE (1) | DE19756466A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677744B1 (en) * | 2000-04-13 | 2004-01-13 | Formfactor, Inc. | System for measuring signal path resistance for an integrated circuit tester interconnect structure |
| US6466007B1 (en) | 2000-08-14 | 2002-10-15 | Teradyne, Inc. | Test system for smart card and indentification devices and the like |
| TWI274166B (en) * | 2004-06-18 | 2007-02-21 | Unitest Inc | Semiconductor test apparatus for simultaneously testing plurality of semiconductor devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146161A (en) * | 1991-04-05 | 1992-09-08 | Vlsi Technology, Inc. | Integrated circuit test system |
-
1996
- 1996-12-26 JP JP8357282A patent/JPH10185988A/ja active Pending
-
1997
- 1997-12-18 DE DE19756466A patent/DE19756466A1/de not_active Ceased
- 1997-12-24 US US08/997,864 patent/US6075374A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19756466A1 (de) | 1998-07-30 |
| US6075374A (en) | 2000-06-13 |
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