KR20030026840A - 화상 표시 장치 - Google Patents
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Abstract
포토 프로세스에 의한 상부 전극의 오염이나 전자 가속층의 손상과, 패널 제조 시의 프릿 유리 공정에서의 버스 전극의 산화나 단선에 의한 박막형 전자원 어레이의 상부 전극의 접속 불량을 없애, 상부 전극의 배선 접속의 신뢰성이 높은 박막형 전자원을 이용한 화상 표시 장치를 실현한다. 이것을 실현하기 위해 본 발명에서는, 하부 전극과 상부 전극과, 이들 사이에 협지된 전자 가속층을 갖고, 상기 하부 전극과 상부 전극 사이에 전압을 인가하여 상기 상부 전극측으로부터 전자를 방출하는 박막형 전자원을 어레이 형상으로 형성한 기판과, 형광면을 갖는 화상 표시 장치의, 상기 어레이 형상의 박막형 전자원은, 상기 상부 전극으로의 급전선이 되며 전자 방출부측을 향하여 막 두께가 감소하도록 테이퍼 가공된 상부 버스 전극과, 상기 상부 전극을 각 전자원마다 분리하기 위한 오버행 구조를 갖고 있는 화상 표시 장치로 한다.
Description
본 발명은 하부 전극과 상부 전극과, 이들 사이에 협지된 절연층 등의 전자 가속층으로부터 형성되고, 상기 하부 전극과 상부 전극 간에 전압을 인가하여 상기 상부 전극측으로부터 전자를 방출하는 박막형 전자원을 어레이 형상으로 형성한 기판과, 형광면을 갖는 화상 표시 장치에 관한 것이다.
박막형 전자원이란, 상부 전극-전자 가속층-하부 전극의 3종의 박막을 적층한 구조를 기본으로 하여, 상부 전극-하부 전극 간에 전압을 인가하여, 상부 전극의 표면으로부터 진공 중에 전자를 방출시키는 것이다. 예를 들면 금속-절연체-금속을 적층한 MIM(Metal-Insulator-Metal)형, 금속-절연체-반도체를 적층한 MIS (Metal-Insulator-Semiconductor)형, 금속-절연체-반도체-금속형 등이 있다. MIM형에 대해서는 예를 들면 특개평7-65710호, 금속-절연체-반도체형에 대해서는 MOS형(J. Vac. Sci. Technol. B11(2) p.429-432(1993)), 금속-절연체-반도체-금속형에서는 HEED형(High-Efficiency-Electro-Emission Device, Jpn.J.Appl.Phys., vol 36, pL939 등에 기재), EL형(Electro-luminescence, 응용 물리 제63권, 제6호, 592페이지 등에 기재), 다공성 실리콘형(응용 물리 제66권, 제5호, 437페이지 등에 기재) 등이 보고되어 있다.
박막형 전자원의 동작 원리를 MIM형을 예로 하여 도 2에 도시하였다. 상부 전극(13)과 하부 전극(11) 간에 구동 전압 Vd를 인가하여, 전자 가속층(12) 내의 전계를 1∼10MV/㎝ 정도로 하면, 하부 전극(11) 내의 페르미 준위 근방의 전자는 터널 현상에 의해 장벽을 투과하여, 전자 가속층(12), 상부 전극(13)의 전도대로 주입되어 열 전자로 된다. 이들 열 전자는 전자 가속층(12) 내, 상부 전극(13) 내에서 산란되어 에너지를 손실하지만, 상부 전극(13)의 일함수 이상의 에너지를 갖는 일부의 열 전자는, 진공(20) 중에 방출된다.
다른 박막형 전자원도 전자를 가속하고, 얇은 상부 전극(13)을 통해 전자를 방출한다는 점에서 공통점이 있다.
이러한 박막형 전자원은 복수개의 상부 전극(13)과, 복수개의 하부 전극(11)을 직교시켜 매트릭스를 형성하면, 임의의 장소로부터 전자선을 발생시킬 수 있기 때문에, 화상 표시 장치 등의 전자원으로 이용할 수 있다. 이제까지, Au-Al2O3-Al 구조의 MIM(Metal-Insulator-Metal) 구조 등으로부터 전자 방출이 관측되었다.
박막형 전자원 어레이는, 얇은 상부 전극을 이용하기 때문에, 화상 표시 장치 등에 적용하기 위해서는, 통상 급전선이 되는 상부 버스 전극을 부가한다. 그 때, 상부 버스 전극과 상부 전극의 접속부는 얇은 상부 전극이 단선되지 않도록 해야 한다. 또한, 얇은 상부 전극을, 전자 가속층에 손상을 주지 않고, 또한 상부 전극을 레지스트 등으로 오염시키지 않고서 가공하기 위해, 상부 버스 전극 상에 전자 방출 개구를 가진 층간 절연막을 형성하고, 그것을 마스크로 하여 상부 전극을 화소마다 절단하는 것이 유효하다.
상기한 2가지 조건을 충족시키는 상부 버스 전극의 구조로서 본 발명자들은, 도 3에 그 구조도를 도시한 바와 같이, 상부 버스 전극을 얇은 상부 버스 전극 하층(16)과 두꺼운 상부 버스 전극 상층(17)의 2층 구조로 하고, 얇은 상부 버스 전극 하층(16)에 의해서 상부 전극(13)을 단선시키지 않고 전기적 접촉을 확보하고, 급전을 담당하는 두꺼운 상부 버스 전극 상층(17)은 층간 절연막(18)의 오버행(overhang)을 지지하도록 가공하여, 오버행의 단차로 상부 전극(13)을 분리하는 방법을 제안하였다(특개2001-256907). 구체적으로는 상부 버스 전극 하층(16)에 얇은 W을, 상부 버스 전극 상층(17)에 두꺼운 Al 합금을, 층간 절연층(18)으로 Si3N4또는 SiO2등을 이용하였다.
그런데 박막형 전자원을 디스플레이에 적용하는 경우, 형광면과의 유리 접합을 위해 400℃ 이상에서 행하는 프릿 유리 밀봉 프로세스를 실시해야만 한다. 이 고온 프로세스를 실시할 때, 종래의 구조에서는 2가지 문제가 발생되는 경우가 있다. 먼저, 얇은 상부 버스 전극 하층(16)이 산화되는 문제이다.
프릿 유리 밀봉 프로세스는, 프릿 유리 페이스트에 포함되는 유기 바인더 소성을 위해, 또한 가스 치환 등의 설비나 프로세스를 생략하여 저비용화하기 위해, 대기 중에서 행하는 것이 바람직하지만, 반대로 전극 재료가 산화된다. 산화 방지를 위해 불활성 가스 중에서 행하였다고 해도 극히 적은 양의 혼입된 산소에 의한 전극 산화는 회피할 수 없다. 이러한 문제에 대하여, 종래의 구조는 얇은 상부 버스 전극 하층(16)의 내 산화성이 충분하지 않다는 문제가 있었다. 예를 들면 W은 비교적 산화되기 어려운 재료이지만, 막 두께가 10㎚ 정도로 얇은 경우에는, 400℃ 이상의 가열로 거의 전체가 산화되어 시트 저항값이 급증하여, 상부 전극(13)과의전기적 접촉을 취하기 어렵게 된다. 막 두께를 20㎚ 이상으로 두껍게 하면, 표면산화막이 산화종의 확산을 억제하여, 전체를 산화하는 것을 방지하여 저저항을 유지할 수 있지만, 단차가 커져 전극 접속의 신뢰성이 저하된다.
또 하나의 문제는 프릿 유리 밀봉의 고온 열 처리에 의한 발생하는 열 응력에 의한 얇은 상부 버스 전극 하층(16)의 단선이다. 상부 버스 전극 하층(16)은, 프릿 밀봉의 고온의 열 처리 사이클에 의해, 상부 버스 전극 상층(17)이나 층간 절연막(18)과의 열팽창 계수의 차이에 기인한 응력이나, 상부 버스 전극 상층(17), 층간 절연막(18)의 치밀화에 의한 응력을 받아 변형한다. 상부 버스 전극 하층(16)은 상부 버스 전극 상층(17)이나 층간 절연막(18)에 비하여 훨씬 얇기 때문에, 그 응력에 의해 단선이 생기기 쉽다.
도 1은 본 발명에 따른 박막형 전자원의 구조를 도시한 도면.
도 2는 박막형 전자원의 동작 원리를 도시한 도면.
도 3은 박막형 전자원의 종래 구조를 도시한 도면.
도 4는 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 5는 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 6은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 7은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 8은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 9는 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 10은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 11은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 12는 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 13은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 14는 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 15는 본 발명에 따른 박막형 전자원의 구조를 도시한 도면.
도 16은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 17은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 18은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 19는 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 20은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 21은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 22는 본 발명에 따른 박막형 전자원의 구조를 도시한 도면.
도 23은 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 24는 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 25는 본 발명에 따른 박막형 전자원의 제법을 도시한 도면.
도 26은 본 발명에 따른 박막형 전자원을 이용한 표시 장치의 전자원 기판을 도시한 도면.
도 27은 본 발명에 따른 박막형 전자원을 이용한 표시 장치의 형광면 기판을 도시한 도면.
도 28은 본 발명에 따른 박막형 전자원을 이용한 표시 장치의 단면을 도시한 도면.
도 29는 본 발명을 이용한 표시 장치에서의 구동 회로에의 결선을 도시한 도면.
도 30은 본 발명에 따른 표시 장치에서의 구동 전압 파형을 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 하부 전극
12 : 전자 가속층
13 : 상부 전극
14 : 보호 절연층
15 : 상부 버스 전극
16 : 상부 버스 전극 하층
17 : 상부 버스 전극 상층
18 : 층간 절연막
19 : 제2 보호 절연층
20 : 진공
25 : 레지스트막
26 : 제1 금속층(상부 버스 전극)
27 : 제2 금속충
28 : 절연층
29 : 제2 금속층(표면 전극)
30 : 제1 절연층
31 : 제2 절연층
본 발명의 목적은, 상부 버스 전극 하층(16)의 산화, 또는 그것을 방지하기 위해서 상부 버스 전극 하층(16)을 소정의 막 두께로 한 경우의 단차에 의한 상부 전극(13)과의 전기적 접속의 신뢰성 저하, 및 열 응력에 의한 상부 버스 전극 하층(16)의 단선을 방지하여, 고온의 프릿 유리 밀봉을 실시하여도 상부 전극(13)과의 전기적 접촉의 신뢰성이 높은 박막형 전자원을 제공함으로써, 제조 수율이 높고, 신뢰성이 높은 화상 표시 장치를 실현하는 것에 있다.
본 발명의 목적은, 하부 전극과 상부 전극과, 이들 사이에 협지된 전자 가속층을 갖고, 상기 하부 전극과 상부 전극 간에 전압을 인가하여 상기 상부 전극측으로부터 전자를 방출하는 박막형 전자원을 어레이 형상으로 형성한 기판과, 형광면을 갖는 화상 표시 장치의, 상기 어레이 형상의 박막형 전자원은, 상기 상부 전극으로의 급전선이 되며 전자 방출부측을 향해 막 두께가 감소하도록 테이퍼 가공된 상부 버스 전극과, 상기 상부 전극을 각 전자원마다 분리하기 위한 오버행 구조를 갖고 있는 것에 의해 실현할 수 있다.
이 오버행 구조는 2종 이상의 재료의 적층막으로 구성되어 있으며, 상부 버스 전극과 상기 오버행 구조는, 상부 버스 전극측으로부터 제1 금속층(상부 버스 전극), 제2 금속층, 절연층의 순으로 적층된 것 또는 제1 금속층(상부 버스 전극), 절연층, 제2 금속층의 순으로 적층된 것, 또는 제1 금속층(상부 버스 전극), 제1 절연층, 제2 절연층의 순으로 적층된 것을 이용함으로써 실현될 수 있다.
그리고, 상부 버스 전극과 오버행 구조의 적층막이, 동일한 에칭액에 대하여, 상부 버스 전극이 가장 에칭 속도가 느리고, 그 위의 적층막의 상부 버스 전극측의 막이 에칭 속도가 가장 빠른 재료로 조합함으로써, 혹은 상부 버스 전극과, 그 해당 오버행 구조의 적층막이, 각각을 개별로 선택 에칭할 수 있는 재료로 조합함으로써 실현될 수 있다.
이하 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
〈제1 실시예〉
상기 목적을 실현하는 본 발명의 제1 실시 형태로서, 상부 버스 전극과 오버행 구조를 구성하는 적층막이, 상부 버스 전극측으로부터 제1 금속층(상부 버스 전극), 제2 금속층, 절연층의 순으로 적층된 경우의 박막형 전자원을, MIM형을 일례로 하여 설명한다.
먼저, 박막형 전자원의 작성법을 도 4 내지 도 15를 참조하여 설명한다.
처음에, 유리 등의 절연성의 기판(10) 위에 하부 전극용의 금속막을 성막한다. 하부 전극 재료로서는 Al이나 Al 합금을 이용한다. Al이나 Al 합금을 이용한 것은, 양극 산화에 의해 양질의 절연막을 형성할 수 있기 때문이다. 여기서는, Nd를 2원자량% 도핑한 Al-Nd 합금을 이용하였다. 성막에는 예를 들면, 스퍼터링법을 이용한다. 막 두께는 300㎚로 하였다. 성막 후에는 포토 공정, 에칭 공정에 의해 스트라이프 형상의 하부 전극(11)을 형성하였다. 에칭은 예를 들면 인산, 아세트산, 질산의 혼합 수용액에서의 웨트 에칭을 이용한다(도 4).
다음에, 전자 방출부를 제한하여, 하부 전극 엣지에의 전계 집중을 방지하는 보호 절연층(14)과, 전자 가속층(12)을 형성한다. 먼저 하부 전극(11) 위의 전자 방출부가 되는 부분을 레지스트막(25)으로 마스킹하고, 그 밖의 부분을 선택적으로 두껍게 양극 산화하여, 보호 절연층(14)으로 한다(도 5). 화성 전압을 100V로 하면, 두께 약 136㎚의 보호 절연층(14)이 형성된다. 이어서 레지스트막(25)을 제거하고 남은 하부 전극(11)의 표면을 양극 산화한다.
예를 들면 화성 전압을 6V로 하면, 하부 전극(11) 위에 두께 약 10㎚의 전자 가속층(12)이 형성된다(도 6).
다음에, 상부 전극(13)으로의 급전선이 되는 상부 버스 전극막과 그 아래에 형성하는 제2 보호 절연층(19), 제1 금속층(상부 버스 전극)(26), 제2 금속층(27)을 예를 들면 스퍼터링법 등으로 성막한다. 제2 보호 절연층(19)으로서는, 예를 들면 Si 산화물을 이용하여, 막 두께는 40㎚로 하였다. 이 제2 보호 절연층(19)은, 양극 산화로 형성하는 보호 절연층(14)에 핀홀이 있는 경우, 그 결함을 매립하고, 하부 전극(11)과 상부 버스 전극 간의 절연을 유지하는 역할을 수행한다. 제1 금속층(상부 버스 전극)(26)의 재료로서 Al-Nd 합금을, 제2 금속층(27)의 재료로서 Cr을 이용하였다. 제1 금속층(상부 버스 전극)(26)으로서는 그 밖에 Cr이나 Cr 합금 등, 제2 금속층(27)으로서는 Mo, W, Ti, Nb 등이 적용 가능하다. 막 두께는, 제1 금속층(상부 버스 전극)(26), 제2 금속층(27) 모두 300㎚로 두껍게 성막한다(도 7).
계속해서, 포토 에칭 공정에 의해 제2 금속층(27)과 제1 금속층(상부 버스 전극)(26)을 하부 전극(11)과는 직교하도록 가공하여 형성한다. 에칭액은, 제2 금속층(27)의 Cr은 질산암모늄셀륨 수용액 등, 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금은, 인산, 아세트산, 질산의 혼합 수용액 등을 이용한다(도 8). 다음에, 오버행 구조의 적층막의 상층이 되는 절연층(28)을 성막한다. 절연층(28)은 예를 들면 SiO2이나 Si3N4등을 이용할 수 있다. 본 실시예에서는 스퍼터법에 의해 성막한 SiO2막을 이용하였다. 본 실시예에서는 막 두께를 500㎚로 한다(도 9).
계속해서, 포토 에칭 공정에 의해 절연층(28)에 전자 방출부를 포함하는 영역을 형성한다. 이 가공은 예를 들면 CF4나 SF6를 이용한 드라이 에칭 등을 이용하면 된다. CF4나 SF6등의 불화물계 에칭 가스를 이용한 드라이 에칭은 절연층(28)의 SiO2막을 제2 금속층(27)의 Cr에 대하여 높은 선택비로 에칭하기 때문에, 제2 금속층(27)을 스토퍼막으로서 절연층(28)만을 가공하는 것이 가능하다(도 10). 제2 금속층(27)에 Ti을 이용한 경우에도 마찬가지로 가공할 수 있다. 제2 금속층(27)에 Mo이나 W, Nb을 이용한 경우에는, CF4나 SF6등의 불화물계 에칭 가스를 이용한 드라이 에칭법에 의해 에칭되지만, 그 때에는 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금을 스토퍼막으로 할 수 있다. 이어서, 전자 방출부의 제2 금속층(27)의 Cr을 질산셀륨암모늄 수용액 중에서 웨트 에칭한다. 이 에칭액은 Cr을 에칭하지만, 절연층(28)에 이용한 SiO2막, 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금과 제2 보호 절연층(19)의 SiO2는 거의 에칭되지 않는다. 따라서, 제2 금속층(27)만 높은 선택비로 에칭한다. 그 때문에, 절연층(층간 절연막)(28)에 대하여, 제2 금속층(27)이 내측으로 후퇴하여, 절연층(28)의 오버행 개구가 형성된다(도 11). 제2 금속층(27)에 Mo을 이용한 경우에는 인산, 아세트산, 질산의 혼합 수용액으로 절연층(28)의 아래를 사이드웨칭하여, 오버행을 형성한다. Mo은 Al이나 Al 합금과 비교하여, 인산, 아세트산, 질산의 혼합 수용액 중에서 현격한 차이로 빠르게 에칭되기 때문에, 제2 금속층(27)만 높은 선택비로 에칭하는 것이 가능하다. W이나 Ti의 경우에는 암모니아와 과산화수소의 혼합 수용액 등으로, 역시 제2 금속층(27)만을 높은 선택비로 에칭하는 것이 가능하다.
또한 제2 금속층(27)에 Mo이나 Nb등, CF4나 SF6등의 불화물계 에칭 가스를 이용한 드라이 에칭법에 의한 에칭 속도가, 절연층(28)에 이용한 SiO2보다 에칭 속도가 빠른 재료는, 절연층(28)에 전자 방출부를 포함한 영역을 형성하는 드라이 에칭으로 충분히 오버 에칭함으로써, 웨트 에칭과 조합하지 않더라도 오버행 구조를 작성할 수 있다. 그 때에도 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금을 스토퍼막으로 할 수 있다.
다음에, 포토 공정, 웨트 에칭 공정에 의해 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금을 전자 방출부측을 향하여 막 두께가 감소하도록 테이퍼 가공한다. 테이퍼 가공은, 레지스트 도포 후의 가소성(假燒成) 온도, 현상 후의 후 소성 온도를 통상보다 낮게 하여, 레지스트의 접착성을 떨어뜨려, 웨트 에칭 중에 레지스트를 후퇴시킴으로써 실현할 수 있다(도 12).
다음에, 제2 보호 절연층(19)의 SiO2를 드라이 에칭하여, 전자 방출부를 형성한다. CF4나 SF6등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 제2 보호 절연층(19)의 SiO2를, Al 합금의 양극 산화막으로 이루어지는 전자 가속층(12), 및 보호 절연층(14)에 대하여 높은 선택비로 에칭하기 때문에, 전자 가속층(12)으로의 손상을 적게 할 수 있다(도 13).
다음에, 전자 가속층(12)을 다시 양극 산화하여, 손상을 수복한다. 전자 가속층(12)의 수복 후, 마지막으로 상부 전극(13)막의 성막을 행한다. 성막법은 예를 들면 스퍼터 성막을 이용한다. 상부 전극(13)에서는 예를 들면 Ir, Pt, Au의 적층막을 이용하고 막 두께는 수㎚이다. 여기서는 5㎚로 하였다. 성막된 얇은 상부 전극(13)은, 절연층(28)의 개구부의 오버행으로 절단되고, 각 전자원마다 분리됨과 함께, 제2 금속층(27) 및 절연층(28)으로부터 전자 방출부측으로 테이퍼 형상으로 가공된 제1 금속층(상부 버스 전극)(26)의 Al-Nd막과 접촉하고, 급전되는 구조로 된다(도 14).
이상의 실시예에서 작성한 본 발명의 박막형 전자원 어레이 내의 1 소자의 단면 구조를 도 15에 도시한다.
이와 같이, 상부 버스 전극과 오버행 구조를 구성하는 적층막이, 상부 버스 전극측으로부터 제1 금속층(상부 버스 전극)(26), 제2 금속층(27), 절연층(28)의 순으로 적층된 구조를 가지며, 각층을 각각 선택 에칭할 수 있는 재료의 조합, 혹은 동일한 에칭액에 대하여, 제1 금속층(상부 버스 전극)(26)이 가장 에칭 속도가 느리고, 그 위의 적층막의 상부 버스 전극측의 막이 가장 에칭 속도가 빠른 재료를 조합하여 오버행 구조를 작성함으로써, 제2 금속층(27) 위에 절연층(28)이 돌출된 오버행 구조를 이용하여 상부 전극을 각 전자원마다 분리할 수가 있으며, 또한 제1 금속층(상부 버스 전극)(26)을 전자 방출부측을 향하여 막 두께가 감소하도록 테이퍼 가공함으로써, 상부 전극(13)과의 전기적 접속의 신뢰성이 높은 박막형 전자원을 실현할 수 있다.
〈제2 실시예〉
상기 목적을 실현하는 본 발명의 제2 실시 형태로서, 상부 버스 전극과 오버행 구조를 구성하는 적층막이, 상부 버스 전극측으로부터 제1 금속층(상부 버스 전극), 절연층, 제2 금속층(표면 전극)의 순으로 적층된 경우의 박막형 전자원을, MIM형을 일례로 하여 설명한다.
먼저, 제1 실시예와 동일한 수순에 의해 전자 가속층(12)까지 형성한다. 계속해서 제2 보호 절연층(19)과 제1 금속층(26)을 성막한다. 제2 보호 절연층(19)으로서는, 예를 들면 Si 산화물을 이용하여, 막 두께는 40㎚로 하였다. 또한 제1 금속층(26)의 재료로서 Al-Nd 합금을 이용하였다. 제1 금속층(26)으로서는 그 밖에 Cr이나 Cr 합금 등이 적용 가능하다. 막 두께는 300㎚로 하였다(도 16).
계속해서, 포토 에칭 공정에 의해 제1 금속층(상부 버스 전극)(26)을 하부 전극(11)과는 직교하도록 가공하여 형성한다. 에칭액은 인산, 아세트산, 질산의 혼합 수용액 등을 이용한다(도 17).
다음에, 오버행 구조의 적층막이 되는 절연층(28)과 제2 금속층(표면 전극)(29)을 성막한다. 절연층(28)은 예를 들면 SiO2이나 Si3N4등을 이용할 수 있다. 여기서는 SiO2을 이용하여 막 두께를 300㎚로 하였다. 또한, 제2 금속층(27)으로는 Al, Al 합금, Cr, Cr 합금, W 등을 이용할 수 있다. 본 실시예에서는 Al-Nd 합금을 이용하여 막 두께를 200㎚로 한다(도 18).
계속해서, 포토 에칭 공정에 의해, 제2 금속층(표면 전극)(29)에 전자 방출부를 포함한 영역을 형성한다. 에칭액은 인산, 아세트산, 질산의 혼합 수용액 등을 이용한다(도 19). 계속해서, 제2 금속층(표면 전극)(29)을 마스크로 하여 절연층(28)을 CF4나 SF6를 이용한 드라이 에칭으로 가공한다. CF4나 SF6등의 불화물계 에칭 가스를 이용한 드라이 에칭은 절연층(28)의 SiO2막을 제1 금속층(26)과 제2 금속층(표면 전극)(29)의 Al-Nd 합금에 대하여 높은 선택비로 에칭하기 때문에, 절연층(28)만을 가공하는 것이 가능하다. 그 때문에, 절연층(28)이, 제2 금속층(표면 전극)(29)에 대하여, 내측으로 후퇴하여, 오버행 구조가 형성된다(도 20). 이 때, 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금은 스토퍼막이 된다. 제2 금속층(표면 전극)(29)으로서 W을 이용하는 경우에는, CF4나 SF6등의 불화물계 에칭 가스를 이용한 드라이 에칭을 이용하면 절연층(28)을 제2 금속층(표면 전극)(29)의 W보다 빠르게 에칭할 수 있기 때문에, 충분한 오버 에칭에 의해, 절연층(28)이, 제2 금속층(표면 전극)(29)에 대하여 내측으로 후퇴하여, 오버행 구조가 형성된다. 이 때, 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금은 스토퍼막이 된다.
이하, 제1 실시예와 마찬가지의 방법에 의해, 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금을 전자 방출부측을 향하여 막 두께가 감소하도록 테이퍼 형성하고, 계속해서 제2 보호 절연층(19)의 SiO2를 드라이 에칭하여, 전자 방출부를 형성하며, 또한 전자 가속층(12)을 재차 양극 산화하여, 손상을 수복한다. 마지막으로 상부 전극(13)막의 성막을 행하여 완성한다(도 21).
이상의 실시예에서 작성한 본 발명의 박막형 전자원 어레이 내의 1 소자의 단면 구조를 도 22에 도시한다.
이와 같이, 상부 버스 전극과 오버행 구조를 구성하는 적층막이, 상부 버스 전극측으로부터 제1 금속층(상부 버스 전극)(26), 절연층(28), 제2 금속층(표면 전극)(29)의 순으로 적층된 구조를 가지며, 각층을 각각 선택 에칭할 수 있는 재료, 혹은 동일한 에칭액에 대하여, 제1 금속층(상부 버스 전극)(26)이 가장 에칭 속도가 느리고, 그 위의 적층막의 상부 버스 전극측의 막이 가장 에칭 속도가 빠른 재료를 조합하여 오버행 구조를 작성함으로써, 절연층(27) 위에 제2 금속층(표면 전극)(29)이 돌출된 오버행 구조를 이용하여 상부 전극(13)을 각 전자원마다 분리할 수가 있으며, 또한 제1 금속층(상부 버스 전극)(26)을 전자 방출부측을 향해 막 두께가 감소하도록 테이퍼 가공함으로써, 상부 전극(13)과의 전기적 접속의 신뢰성이 높은 박막형 전자원을 실현할 수 있다.
〈제3 실시예〉
상기 목적을 실현하는 본 발명의 제3 실시 형태로서, 상부 버스 전극과 오버행 구조를 구성하는 적층막이, 상부 버스 전극측으로부터 제1 금속층(상부 버스 전극), 제1 절연층, 제2 절연층의 순으로 적층된 경우의 박막형 전자원을, MIM형을 일례로 하여 설명한다.
먼저, 제2 실시예와 동일한 수순에 의해 제1 금속층(상부 버스 전극)(26)을 하부 전극(11)과는 직교하도록 가공하여 형성한다. 여기서는 제1 금속층(26)의 재료로서 Al-Nd 합금을 이용하였다. 제1 금속층으로서는 그 밖에 Cr이나 Cr 합금 등이 적용 가능하다. 막 두께는 300㎚로 하였다(도 17).
다음에 오버행 구조의 적층막이 되는 제1 절연층(30)과 제2 절연층(31)을 성막한다(도 23). 여기서는, 제1 절연층(30)으로서 Si3N4, 제2 절연층(31)으로서 SiO2을 이용하였다. 막 두께는 각각 300㎚와 150㎚로 하였다.
계속해서, 포토 에칭 공정에 의해, 제2 절연층(31), 및 제1 절연층(30)에 전자 방출부를 포함하는 영역을 형성한다. 여기서는 CF4나 SF6를 이용한 드라이 에칭을 이용하였다. CF4나 SF6등의 불화물계 에칭 가스를 이용한 드라이 에칭은 제1 절연층(30)의 Si3N4을 제2 절연층(31)의 SiO2보다 빠르게 에칭하기 때문에, 충분한 오버 에칭에 의해, 제1 절연층(30)이, 제2 절연층(31)에 대하여 내측으로 후퇴하여, 오버행 구조가 형성된다(도 24). 이 때, 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금은 스토퍼막으로 된다.
제1 절연층(30), 및 제2 절연층(31)으로서는, 에칭 속도가 다른 스핀 온 글라스(SOG)막이나 폴리실라잔(polisilazane) 등의 도포형 절연막의 적층막이나, 제1 절연층(30), 제2 절연층(31)에 도포형 절연막과 스퍼터나 CVD로 성막한 SiO2이나 Si3N4등의 적층막을 이용할 수 있다. 절연막은 일반적으로 치밀도에 의해 드라이 에칭 속도가 다르기 때문에, 제1 절연층(30)에 에칭 속도가 빠른 것, 제2 절연층(31)에 에칭 속도가 느린 것을 조합하면 오버행 구조를 형성할 수 있다.
이하, 제1 실시예와 마찬가지의 방법에 의해, 제1 금속층(상부 버스 전극)(26)의 Al-Nd 합금을 전자 방출부측을 향하여 막 두께가 감소하도록 테이퍼 가공하고, 계속해서 제2 보호 절연층(19)의 SiO2을 드라이 에칭하여, 전자 방출부를 형성하며, 또한 전자 가속층(12)을 재차 양극 산화하여, 손상을 수복한다. 마지막으로 상부 전극(13)막의 성막을 행하여 완성한다(도 25).
이상의 실시예에서 작성한 본 발명의 박막형 전자원 어레이 내의 1 소자의단면 구조를 도 1에 도시한다.
이와 같이, 상부 버스 전극과 오버행 구조를 구성하는 적층막이, 상부 버스 전극측으로부터 제1 금속층(상부 버스 전극)(26), 제1 절연층(30), 제2 절연층(31)의 순으로 적층된 구조를 가지며, 동일한 에칭액에 대하여, 제1 금속층(상부 버스 전극)(26)이 가장 에칭 속도가 느리고, 그 위의 적층막의 상부 버스 전극측의 막이 가장 에칭 속도가 빠른 재료가 조합함으로써, 제1 절연층(30) 위에 제2 절연층(31)이 돌출된 오버행 구조를 이용하여 상부 전극(13)을 각 전자원마다 분리할 수가 있으며, 또한 제1 금속층(상부 버스 전극)(26)을 전자 방출부측을 향하여 막 두께가 감소하도록 테이퍼 가공함으로써, 상부 전극(13)과의 전기적 접속의 신뢰성이 높은 박막형 전자원을 실현할 수 있다.
〈제4 실시예〉
다음에, 일례로서, 제1 실시예에 의해 작성한 박막형 전자원 어레이 기판(도 26)과 형광면을 스페이서를 통하여 접합시켜, 본 발명의 표시 장치를 형성하는 방법에 대하여 설명한다. 또, 도 26, 도 28, 도 29에서 상부 버스 전극(26)은, 도면의 간략화를 위해 제1 금속층(상부 버스 전극)(26), 제2 금속층(27)을 통합하여 도시하고 있다. 이하, 제2, 제3 실시예에서 작성한 전자원을 이용한 경우도 마찬가지이다.
표시측 기판의 작성은 이하와 같이 행한다(도 25). 면판(110)에는 투광성의 유리 등을 이용한다.
먼저, 표시 장치의 콘트라스트를 향상시킬 목적으로 블랙 매트릭스(120)를형성한다. 블랙 매트릭스(120)는, PVA(폴리비닐 알콜)과 중크롬산나트륨을 혼합한 용액을 면판(110)에 도포하고, 블랙 매트릭스(120)를 형성하고자 하는 부분 이외에 자외선을 조사하여 감광시킨 후, 미감광 부분을 제거하여, 거기에 흑연 분말을 녹인 용액을 도포하고, PVA를 리프트 오프함으로써 형성한다.
다음에, 적색 형광체(111)를 형성한다. 형광체 입자에 PVA(폴리비닐 알콜) 과 중크롬산나트륨을 혼합한 수용액을 면판(110) 위에 도포한 후, 형광체를 형성하는 부분에 자외선을 조사하여 감광시킨 후, 미감광 부분을 유수(流水)로 제거한다. 이와 같이 하여 적색 형광체(111)를 패턴화한다. 패턴은 도 27에 도시한 바와 같은 스트라이프 형상으로 패턴화한다. 마찬가지로 하여, 녹색 형광체(112)와 청색 형광체(113)를 형성한다. 형광체로서는, 예를 들면 적색에 Y2O2S:Eu(P22-R), 녹색에 ZnS:Cu, Al(P22-G), 청색에 ZnS:Ag, Cl(P22-B)을 이용하면 된다.
계속해서, 니트로셀룰로오스 등의 막으로 필밍한 후, 면판(110) 전체에 Al을, 막 두께 75㎚ 정도 증착하여 메탈백(114)으로 한다. 이 메탈백(114)이 가속 전극으로서 기능한다. 그 후, 면판(110)을 대기 중 400℃ 정도로 가열하여 필밍막이나 PVA 등의 유기물을 가열 분해한다. 이와 같이 하여, 표시측 기판이 완성된다.
이와 같이 하여 제작한 표시측 기판과 기판(10)을 스페이서(40)를 통해, 주위의 프레임(116)을 프릿 유리(115)를 이용하여 밀봉한다. 밀봉은, 프릿 유리 페이스트 내에 포함되는 유기물의 바인더를 날려 없애고, 가스 치환 등의 설비, 수고를 줄여 저비용화하기 위해, 대기 중에서 행한다. 이와 같이 하여도 제1 금속층(상부 버스 전극)(26)의 Al-Nd막은 표면밖에 산화되지 않고, 반대로 가열에 의해 상부 전극 재료와 합금화하여, 안정된 전기 접촉을 얻을 수 있다.
도 28에 접합한 표시 패널의 A-A' 단면, B-B' 단면에 상당하는 부분을 도시한다. 면판(110)-기판(10) 사이의 거리는 1∼3㎜ 정도가 되도록 스페이서(40)의 높이를 설정한다. 스페이서(40)는 상부 전극(13)의 막으로 피복되어 있는 절연막(28) 위에 형성한다. 여기서는, 설명의 편의를 위해, R(적), G(녹), B(청)으로 발광하는 도트마다 전부 스페이서(40)를 형성하고 있지만, 실제는 기계 강도를 견딜 수 있는 범위에서, 스페이서(40)의 매수(밀도)를 줄여, 대체로 1㎝마다 형성하면 된다.
밀봉한 패널은, 10-7Torr 정도의 진공으로 배기하여, 완전히 밀봉한다. 밀봉 후, 게터를 활성화하고, 패널 내의 진공을 유지한다. 예를 들면, Ba을 주성분으로 하는 게터재의 경우, 고주파 유도 가열 등에 의해 게터막을 형성할 수 있다. 또한, Zr을 주성분으로 하는 비증발형 게터를 이용하여도 된다.
이와 같이 본 실시예에서는, 면판(110)과 기판(10) 사이의 거리는 1∼3㎜ 정도로 길기 때문에, 메탈백(114)에 인가하는 가속 전압을 3∼6KV로 고전압으로 할 수 있다. 따라서, 상술된 바와 같이, 형광체에는 음극선관(CRT)용의 형광체를 사용할 수 있다.
도 29는 이와 같이 하여 제작한 표시 장치 패널의 구동 회로로의 결선도이다. 하부 전극(11)은 하부 전극 구동 회로(50)로 결선하고, 상부 버스 전극(26)은 상부 전극 구동 회로(60)에 결선한다. m번째의 하부 전극(11)의 ㎞와, n번째의 상부 버스 전극(26)의 Cn의 교점을 (m, n)으로 표시하는 것으로 한다. 메탈백(114)에는 3∼6KV 정도의 가속 전압(70)을 항상 인가한다.
도 30은, 각 구동 회로의 발생 전압의 파형의 일례를 도시한다. 시각 t0에서는 어떠한 전극도 전압 제로이기 때문에 전자는 방출되지 않아, 따라서, 형광체는 발광하지 않는다. 시각 t1에서, 하부 전극(11)의 K1에는 -V1인 전압을, 상부 버스 전극(26)의 C1, C2에는 +V2인 전압을 인가한다. 교점 (1,1), (1,2)의 하부 전극(11)-상부 전극(13) 간에는 (V1+V2)인 전압이 인가되므로, (V1+V2)를 전자 방출 개시 전압 이상으로 설정해 두면, 이 2개의 교점의 박막형 전자원으로부터는 전자가 진공 중으로 방출된다. 방출된 전자는 메탈백(114)에 인가된 가속 전압(70)에 의해 가속된 후, 형광체에 입사하여, 발광시킨다. 시각 t2에서, 하부 전극(11)의 K2에 -V1인 전압을 인가하고, 상부 버스 전극(26)의 C1에 V2인 전압을 인가하면, 마찬가지로 교점 (2, 1)이 점등한다. 이와 같이 하여, 상부 버스 전극(26)에 인가하는 신호를 변경함으로써 원하는 화상 또는 정보를 표시할 수 있다. 또한, 상부 버스 전극(26)으로의 인가 전압 V1의 크기를 적절하게 변경함으로써, 계조가 있는 화상을 표시할 수 있다. 전자 가속층(12) 내에 축적되는 전하를 개방하기 위한 반전 전압의 인가는, 여기서는 하부 전극(11)의 전체에 -V1을 인가한 후, 전체 하부 전극(11)에 V3, 전체 상부 버스 전극(26)에 -V3'를 인가함으로써 행하였다.
이상에 의해, 결함이 없는 박막형 전자원을 작성할 수가 있어, 화상 표시 장치의 제조 수율을 향상시킬 수 있다.
Claims (12)
- 하부 전극과 상부 전극과, 이들 사이에 협지된 전자 가속층을 갖고, 상기 하부 전극과 상부 전극 간에 전압을 인가하여 상기 상부 전극측으로부터 전자를 방출하는 박막형 전자원을 어레이 형상으로 형성한 기판과, 형광면을 갖는 화상 표시 장치의, 상기 어레이 형상의 박막형 전자원은, 상기 상부 전극으로의 급전선이 되며 전자 방출부측을 향하여 막 두께가 감소하도록 테이퍼 가공된 상부 버스 전극과, 상기 상부 전극을 각 전자원마다 분리하기 위한 오버행 구조를 갖고 있는 것을 특징으로 하는 화상 표시 장치.
- 제1항에 있어서,상기 상부 버스 전극과 오버행 구조는, 상기 상부 버스 전극측으로부터, 제1 금속층(상부 버스 전극), 제2 금속층, 절연층의 순으로 적층된 것으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
- 제1항에 있어서,상기 상부 버스 전극과 오버행 구조는, 상기 상부 버스 전극측으로부터, 제1 금속층(상부 버스 전극), 절연층, 제2 금속층의 순으로 적층된 것으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
- 제1항에 있어서,상기 상부 버스 전극과 오버행 구조는, 상기 상부 버스 전극측으로부터, 제1 금속층(상부 버스 전극), 제1 절연층, 제2 절연층의 순으로 적층된 것으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
- 제1항에 있어서,상기 상부 버스 전극과 오버행 구조는, 동일한 에칭액에 대하여, 상기 상부 버스 전극이 가장 에칭 속도가 느리고, 상기 오버행 구조의 적층막의 상부 버스 전극측의 막이 가장 에칭 속도가 빠른 재료의 조합을 이용한 것을 특징으로 하는 화상 표시 장치.
- 제1항에 있어서,상기 상부 버스 전극과 오버행 구조는, 각각 개별로 선택 에칭할 수 있는 재료의 조합으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
- 하부 전극과 상부 전극과, 이들 사이에 협지된 전자 가속층을 갖고, 상기 하부 전극과 상부 전극 간에 전압을 인가하여 상기 상부 전극측으로부터 전자를 방출하는 박막형 전자원을 어레이 형상으로 형성한 기판과, 형광면을 갖는 화상 표시 장치의, 상기 어레이 형상의 박막형 전자원은, 상기 상부 전극으로의 급전선이 되며 전자 방출부측을 향하여 막 두께가 감소하도록 테이퍼 가공된 상부 버스 전극과, 상기 상부 전극을 각 전자원마다 분리하기 위한 오버행 구조를 갖고 있으며, 상기 오버행 구조는 2종류 이상의 다른 재료의 적층막으로 구성되는 것을 특징으로 하는 화상 표시 장치.
- 제7항에 있어서,상기 상부 버스 전극과 오버행 구조는, 상기 상부 버스 전극측으로부터, 제1 금속층(상부 버스 전극), 제2 금속층, 절연층의 순으로 적층된 것으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
- 제7항에 있어서,상기 상부 버스 전극과 오버행 구조는, 상기 상부 버스 전극측으로부터, 제1 금속층(상부 버스 전극), 절연층, 제2 금속층의 순으로 적층된 것으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
- 제7항에 있어서,상기 상부 버스 전극과 오버행 구조는, 상기 상부 버스 전극측으로부터, 제1 금속층(상부 버스 전극), 제1 절연층, 제2 절연층의 순으로 적층된 것으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
- 제7항에 있어서,상기 상부 버스 전극과 오버행 구조는, 동일한 에칭액에 대하여, 상기 상부 버스 전극이 가장 에칭 속도가 느리고, 상기 오버행 구조의 적층막의 상부 버스 전극측의 막이 가장 에칭 속도가 빠른 재료의 조합을 이용한 것을 특징으로 하는 화상 표시 장치.
- 제7항에 있어서,상기 상부 버스 전극과 오버행 구조는, 각각 개별로 선택 에칭할 수 있는 재료의 조합으로 형성되어 있는 것을 특징으로 하는 화상 표시 장치.
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