KR20020030827A

KR20020030827A - 전자원, 전자원의 제조방법 및 표시장치

Info

Publication number: KR20020030827A
Application number: KR1020027003567A
Authority: KR
Inventors: 사가와마사카즈; 오카이마코토; 스즈키무츠미; 이시자카아키토시; 쿠스노키토시아키
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2002-04-25
Also published as: WO2001026128A1

Abstract

하부전극(11)과, 절연층(12)과, 상부전극(13)을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원으로서, 상기 각 버스전극은 상기 상부전극과 전기적으로 접속되는 박막전극(15)과, 상기 박막전극 상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극(16)으로 구성된다.

또, 상기 박막전극은, 그 막두께가 상기 상부전극의 막두께와 같은 정도의 두께이다. 또한, 상기 박막전극 및 후막전극은, 각각 상기 절연층이 노출하는 개구부를 가지고, 또한, 상기 후막전극에 설치되는 개구부는, 상기 박막전극에 설치되는 개구부보다 크고, 상기 상부전극은, 상기 후막전극에 설치되는 개구부 내에 노출하는 상기 박막전극을 덮도록 설치되어 있다.

이것에 의해, 전자원소자로 구동전압을 인가하는 급전용의 버스전극 저항의 증가와, 전자방출부에서의 상기 상부전극 단절을 방지한다.

Description

전자원, 전자원의 제조방법 및 표시장치{ELECTRON SOURCE, METHOD OF MANUFACTURE THEREOF, AND DISPLAY DEVICE}

서로 직교하는 전극군의 교점을 화소로 하고, 각 화소로의 인가전압을 조정함으로써 화상을 표시하는 매트릭스형 표시장치(매트릭스형 디스플레이)의 하나로, 필드에미션 ·디스플레이(이하, FED라 칭함)가 알려져 있다.

이 FED는, 예컨대, 일본특허공개 평 4-289644호 공보에 기재되어 있는 바와 같이, 각 화소마다 전자방출 소자를 배치하고, 그곳에서의 방출전자를 진공중에서 가속한 후, 형광체에 조사하여, 조사한 부분의 형광체를 발광시키는 것이다.

FED용 전자원의 일예로서, 박막형 전자원 매트릭스가 알려져 있다.

박막형 전자원이란, 예컨대, 상부전극-절연막-하부전극의 3층 박막구조의 상부전극과 하부전극의 사이에 전압을 인가하여, 상부전극의 표면으로부터 진공중에 전자를 방출시키는 것이다.

예컨대, 금속-절연체-금속을 적층한 MIM(Metal-Insulator-Mtal)형, 금속-절연체-반도체전극을 적층한 MIS(Metal-Insulator-Semiconductor)형이나, 금속-절연체와 반도체의 적층막-금속 또는 반도체전극을 적층한 것 등이 알려져 있다.

또한, MIM형의 박막전자원에 대해서는, 예컨대, 일본특허공개 평 7-65710호에 기재되어 있다.

제 24도는, 박막형 전자원의 동작원리를 설명하기 위한 도이다.

상부전극(13)과 하부전극(11)과의 사이에 구동전압원으로부터(Vd)의 구동전압을 인가하여, 터널절연층(12)내의 전계를 1~10MV/cm 정도로 하면, 하부전극(11)중의 페르미준위 근방의 전자는 터널현상에 의해 장벽을 투과하고, 터널절연층(12), 상부전극(13)의 전도대로 주입되어 핫일렉트론(hot electron)이 된다.

이들 핫일렉트론 중, 상부전극(13)의 일함수( φ) 이상의 에너지를 가지는 것은, 진공(20)중에 방출된다.

여기서, 상부전극(13) 및 하부전극(11)을 복수개 설치, 이들 복수개의 상부전극과, 복수개의 하부전극(11)을 직교시켜, 박막형 전자원을 매트릭스 형태로 형성하면, 임의의 장소에서 전자선을 발생시킬 수 있으므로, 표시장치의 전자원으로 이용할 수 있다.

여기까지, 금(Au)-산화알루미늄(Al₂O₃;이하, 간단히 Al₂O₃라 칭함)-알루미늄(Al;이하, 간단히, Al이라 칭함) 구조의 MIM(Metal-Insulator-Metal) 구조 등에서 전자방출이 관측되고 있다.

MIM형의 박막형 전자원은, 터널절연층(12)에서 가속한 핫일렉트론을, 상부전극(13)을 투과시켜 진공중에 방출시킨다.

따라서, 상부전극(13)의 막두께는 핫일렉트론의 산란을 적게 하기 위해 수nm 정도로 매우 얇게 할 필요가 있다.

그 때문에, 상부전극(13)의 시트저항은 약 200Ω/□로 되며, 단위 길이마다배선저항은 7kΩ/cm에도 도달한다.

이 경우에, 박막형 전자원소자의 동작전압은 10V, 소비전류는 1mA이므로, 배선저항에 의한 전압강하는 7V/cm가 된다.

이와 같은 큰 전압강하는, 박막형 전자원을 이용하는 표시장치의 표시화면의 대형화를 도모할 경우 완전히 치명적이며, 전압강하를 방지하는 대책이 필수로 된다.

전압강하는 구동법으로 보상하는 것도 가능하지만, 구동회로의 복잡화를 초래함과 동시에, 초박막 배선 신뢰성의 면에서도 바람직하지 않다.

본질적으로는 급전용으로 새로운 배선을 도입하는 것이 불가결하다.

그리고, 급전용 배선으로서는, (1) 저저항인 것, (2) 상부전극(13)과 급전배선과의 전기적 접촉을 취할 수 있을 것, (3) 상부전극(13)이 소자단차로 단절하지 않을 것, (4) 급전용 배선의 형성이, 터널다이오드 구조의 박막형 전자원소자에 영향을 미치지 않을 것 등의 4가지를 만족할 필요가 있다.

이와 같은 급전용 배선재료로서는, A1합금을 생각할 수 있다.

예컨대, 하부전극(11)으로도 채용되고 있는 A1-네오딤(Nd;이하, 간단히, Nd라 칭함)(2atm%) 합금은 내열성에 우수한 저저항 재료이지만, 상기 항목 (2)와 (3)에 어려움이 있다. 즉, A1의 표면에는 항상 자연산화막이 개재하기 때문에 접촉저항이 문제가 된다.

부가하여 웨트에칭이나 반응성 이온에칭(RIE)을 이용한 테이퍼 가공은, 단절을 방지하는 데에 제어성이 충분하다고는 할 수 없고, 스토퍼로 되는 터널절연막(12)으로의 데미지도 무시할 수 없었다.

본 발명은, 상기 종래기술의 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 전자원 및 전자원의 제조방법에 있어서, 급전용 버스전극의 저항을 감소시킴과 동시에, 전자방출부에서의 전자원 전극의 단차 단절을 방지하는 것이 가능하게 되는 기술을 제공하는데 있으며, 이것을 가능하게 한다.

또, 본 발명의 다른 목적은, 표시장치에 있어서, 상기 박막형 전자원을 사용함으로써, 표시화면에 휘도얼룩이 생기는 것을 방지하는 것이 가능하게 되는 기술을 제공하는데 있다.

본 발명의 상기 및 그 외의 목적와 신규한 특징은, 본 명세서의 기술 및 첨부도면에 의해 명확해질 것이다.

본 발명은, 전자원, 전자원의 제조방법 및 표시장치에 관해, 특히, 하부전극, 절연층, 상부전극의 3층 구조를 가지며, 진공중에 전자를 방출하는 박막형 전자원에 적용하는 유효한 기술에 관한 것이다.

제 1도는, 본 발명의 실시형태 1의 박막형 전자원의 구조를 나타내는 도이다.

제 2도는, 본 발명의 실시형태 1의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 3도는, 본 발명의 실시형태 1의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 4도는, 본 발명의 실시형태 1의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 5도는, 본 발명의 실시형태 1의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 6도는, 본 발명의 실시형태 1의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 7도는, 본 발명의 실시형태 1의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 8도는, 본 발명의 실시형태 1의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 9도는, 본 발명의 실시형태 2의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 10도는, 본 발명의 실시형태 2의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 11도는, 본 발명의 실시형태 2의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 12도는 본 발명의 실시형태 3의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 13도는, 본 발명의 실시형태 3의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 14도는, 본 발명의 실시형태 3의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 15도는, 본 발명의 실시형태 4의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 16도는, 본 발명의 실시형태 4의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 17도는, 본 발명의 실시형태 4의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 18도는, 본 발명의 실시형태 4의 박막형 전자원의 제조방법을 설명하기 위한 도이다.

제 19도는, 본 발명의 실시형태 5의 표시장치의 박막형 전자원 어레이기판의개략구성을 나타내는 도이다.

제 20도는, 본 발명의 실시형태 5의 표시장치의 형광표시판의 개략구성을 나타내는 도이다.

제 21도는, 본 발명의 실시형태 5의 표시장치의 개략 전체구성을 나타내는 단면도이다.

제 22도는, 본 발명의 실시형태 5의 표시장치에, 구동회로를 접속한 상태를 나타내는 모식도이다.

제 23도는, 제 22도에 나타내는 각 구동회로에서 출력되는 구동전압의 파형의 일예를 나타내는 타이밍차트이다.

제 24도는, 박막형 전자원의 동작원리를 나타내는 도이다.

(발명의 개시)

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.

즉, 본 발명은, 복수개의 전자원소자와, 상기 복수개의 전자원소자 중 제 1방향의 전자원소자에 구동전압을 인가하는 복수의 버스전극을 가지는 전자원으로서, 상기 각 버스전극은, 상기 각 전자원소자의 전극과 전기적으로 접속되며, 또한 막두께가 상기 전자원소자 전극의 막두께의 10배 이하의 두께인 박막전극과, 상기 박막전극과 전기적으로 접속되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 한다.

또, 본 발명은, 하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원으로서, 상기 각 버스전극은, 상기 상부전극과 전기적으로 접속되는 박막전극과, 상기 박막전극상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 한다.

또, 본 발명은, 하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원으로서, 상기 각 버스전극은, 상기 상부전극과 일체적으로 설치되는 박막전극과, 상기 박막전극상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 한다.

또, 본 발명은, 상기 후막전극을, 전기도금, 스퍼터링, 진공증착, 화학기상성장, 혹은, 인쇄법 중 어느 방법을 이용히여 형성하는 것을 특징으로 한다.

또, 본 발명은, 상기 박막전자원을 사용하는 표시장치이다.

(발명을 실시하기 위한 최선의 형태)

이하, 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.

또한, 실시형태를 설명하기 위한 전도에 있어서, 동일기능을 갖는 것은 동일부호를 붙이고, 그 반복설명은 생략한다.

(실시형태 1)

제 1도는, 본 발명의 실시형태 1의 박막형 전자원 1소자분의 구조를 나타내는 단면도이다.

본 실시형태의 박막형 전자원은, 급전배선이 되는 버스전극이, 상부전극(13)과 전기적으로 접속되는 버스전극 하층(15)과, 해당 버스전극 하층(15)을 배접하는버스전극 상층(16)으로 구성되고, 또한, 버스전극 상층(16)이 스퍼터링 막에 의해 형성되어 있는 것을 특징으로 한다.

이하, 제 2도 내지 제 8도를 이용하여, 본 실시형태의 박막형 전자원의 제조방법에 대하여 설명한다.

또한, 제 2도 내지 제 8도에서, 동도의 (a)는 평면도, 동도의 (b)는, 동도 (a)의 A-A' 절단선에 따른 단면구조를 나타내는 단면도, 동도의 (c)는, 동도 (a)의 B-B' 절단선에 따른 단면구조를 나타내는 단면도이다.

우선, 유리 등의 절연성 기판(10)을 준비하고, 이 기판(10)상에 하부전극용의 금속막을 형성한다.

하부전극용의 재료로는, A1이나 A1합금을 이용한다.

여기서는, Nd를 2원자량% 도프한 A1-Nd합금을 이용했다.

또, 금속막의 형성에는, 예컨대, 스퍼터링을 이용하고, 그 막두께는 300nm로 했다.

금속막 형성후, 제 2도에 나타내는 바와 같이, 에칭에 의해 스트라이프 형상의 하부전극(11)을 형성한다.

에칭은, 예컨대, 인산, 아세트산, 질산의 혼합수용액에 의한 웨트에칭을 이용했다.

다음에, 하부전극(11)상의 전자방출부가 되는 부분을 레지스트막(17)으로 마스크 하고, 화성액중에서 하부전극(11)을 양극으로 하여, 하부전극(11)상의 전자방출부가 되는 부분 이외의 부분을 선택적으로 두껍게 양극산화하며, 제 3도에 나타내는 바와 같이, 보호절연층(14)을 형성한다.

이때, 화성전압을 100V로 하면, 두께가 약 136nm의 보호절연층(14)이 형성된다.

보호절연층(14)을 형성한 후, 레지스트막(17)을 제거하고, 화성액중에서 다시 하부전극(11)을 양극으로 하여, 양극산화를 행하고, 제 4도에 나타내는 바와 같이, 하부전극(11)상에 터널절연막(12)을 형성한다.

이때, 예컨대, 화성전압을 6V로 하면, 하부전극(11)상에 두께 약 10nm의 터널절연층(12)이 형성된다.

다음에, 제 5도에 나타내는 바와 같이, 상부전극(13)으로의 급전선이 되는 버스전극막을 스퍼터링으로 형성한다.

여기서는, 이 버스전극막으로서, 버스전극 하층(본 발명의 박막전극(15))이 되는 금속막과, 버스전극 상층(본 발명의 후막전극(16))이 되는 금속막과의 적층막을 이용하여, 버스전극 하층용의 재료로는 텅스텐(W)을, 버스전극 상층용의 재료로는 A1-Nd합금을 이용했다.

또 그 막두께는, 버스전극 하층(15)이 되는 금속막은, 후에 형성하는 상부전극(13)이 버스전극 하층(15)의 단차로 단선하지 않도록, 두께의 상한을 상부전극(13) 막두께의 10배로 설정한다. 구체적으로는 수nm~수10nm 정도로 얇게 하고, 버스전극 상층(16)이 되는 금속막은 급전을 충분히 하기 위해 수100nm 정도로 두껍게 형성한다.

두께의 하한은, 도체로서 기능하는 두께이면 된다. 상부전극(13) 막두께의1/10 정도인 것이 바람직하다.

이어서, 제 6도에 나타내는 바와 같이, 포토리소그래피 공정, 에칭공정에 의해, 버스전극 상층(16)을, 하부전극(11)과 직교하는 방향으로 스트라이프 모양으로 가공한다.

여기서, 에칭에는, 예컨대, 인산, 아세트산, 질산의 혼합수용액을 사용했다.

다음에, 제 7도에 나타내는 바와 같이, 버스전극 하층(15)을 동일한 포토리소그래피 공정과 에칭공정으로 가공한다.

이때 유의할 것은, 전자방출부에 있어서 후에 만들어지는 상부전극(13)과의 전기적인 접점을 확보하기 위해, 버스전극 상층(16)에서만 나오도록 버스전극 하층(15)을 가공할 수 있다.

또한, 텅스텐(W)의 에칭에는, 암모늄과 과산화수소의 혼합수용액이 적당하다.

마지막으로, 제 8도에 나타내는 바와 같이, 상부전극(13)을 형성한다. 이것에 의해, 본 실시형태의 박막형 전자원이 완성된다.

이 상부전극(13)의 패터닝은 리프트 오프(lift off)에 의해 행하고, 상부전극(13)의 형성은 스퍼터링으로 행했다.

상부전극(13)으로는, 예컨대, 인듐(Ir), 백금(Pt), 금(Au)의 적층막을 이용하며, 각각의 막두께는 수nm로 하고, 형성은 상기한 바와 같이 스퍼터링으로 행했다.

또한, 본 실시형태에서, 버스전극 상층(16)이 되는 금속막을 스퍼터링으로형성했지만, 본 발명은 이것에 한정되지 않으며, 버스전극 상층(16)이 되는 금속막을, 전기도금, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법으로 형성하도록 해도 된다.

본 실시형태의 박막형 전자원에 의하면, 버스전극 상층(16)을 수100nm 정도로 두껍게 형성했으므로, 급전배선을 구성하는 버스전극의 시트저항을, 상부전극(13)의 시트저항(200Ω/□정도)에 비해, 2자리 정도 작게 할 수 있고, 버스전극의 저항을 감소시킬 수 있다. 또, 버스전극층(15)을 수10nm 범위의 막두께로 성막했으므로, 상부전극(13)이 버스전극 하층(15)의 단차로 단선하는 것을 방지할 수 있다.

(실시형태 2)

본 발명의 실시형태 2의 박막형 전자원은, 상부전극(13)이 버스전극 하층을 겹함과 동시에, 해당 상부전극상에 스퍼터링에 의해 버스전극 상층(16)을 형성한 것을 특징으로 한다.

이하, 제 9도 내지 제 11도를 이용하여, 본 실시형태의 박막형 전자원의 제조방법에 대하여 설명한다.

또한, 제 9도 내지 제 11도에서, 동도의 (a)는 평면도, 동도의 (b)는, 동도 (a)의 A-A' 절단선에 따른 단면구조를 나타내는 단면도, 동도의 (c)는, 동도 (a)의 B-B' 절단선에 따른 단면구조를 나타내는 단면도이다.

우선, 상기 실시형태 1과 동일하며, 상기 제 2도 내지 제 4도에 나타내는 방법에 의해, 터널절연층(12)까지를 형성한다.

다음에, 제 9도에 나타내는 바와 같이, 상부전극(13)이 되는 금속막과, 버스전극 상층(16)이 되는 금속막을 이 순서로 스퍼터링에 의해 형성한다.

상부전극(13)이 되는 금속막의 재료에는, 예컨대, 텅스텐(W), 백금(Pt), 금(Au)의 적층막으로 하고, 각각의 막두께는 1~3nm로 한다.

버스전극 상층(16)이 되는 금속막의 재료에는, 상기한 A1-Nd 합금을 수 100nm 퇴적한다.

계속해서, 포토리소그래피 공정에 의해 레지스트 패턴을 형성하고, 웨트에칭에 의해, 버스전극 상층 이외의 A1-Nd합금을 제거하여, 제 10도에 나타내는 바와 같이, 버스전극 상층(16)을 형성한다.

에칭에는, 상기한 인산, 아세트산, 질산의 혼합수용액이 적당하다.

마지막으로, 전자방출부를 레지스트 패턴으로 덮고, 버스전극 상층 사이의 상부전극용의 금속막을 제거하여, 제 11도에 나타내는 바와 같이, 상부전극(13)을 형성한다. 이것에 의해, 본 실시형태의 박막형 전자원이 완성된다.

에칭에는, 백금(Pt), 금(Au)에 대해서는 왕수(王水)를, 또 텅스텐(W)에 대해서는 상기한 암모니아와 과산화 수소수의 혼합수용액이 적당하다.

또한, 본 실시형태에서도, 버스전극 상층(16)이 되는 금속막을 도금, 진공증착, 화학기상성장, 혹은 인쇄법의 어느 방법으로 형성하도록 해도 된다.

본 실시형태의 박막형 전자원에 의하면, 버스전극 상층(16)을 수100nm 정도로 두껍게 형성하므로, 급전배선을 구성하는 버스전극의 시트저항을, 상부전극(13)의 시트저항(200Ω/? 정도)에 비해, 2자리 정도 작게 할 수 있고, 버스전극의 저항을 감소시킬 수 있다.

또, 상부전극(13)에서 버스전극 하층을 겸용시키도록 했으므로, 전자방출부에서의 상부전극(13)의 단차 단절을 방지할 수 있다.

(실시형태 3)

본 발명의 실시형태 3의 박막형 전자원은, 상부전극(13)이 버스전극 하층을 겸함과 동시에, 해당 상부전극상에 전기도금에 의해 버스전극 상층(16)을 형성한 것을 특징으로 한다.

이하, 제 12도 내지 제 14도를 이용하여, 본 실시형태의 박막형 전자원의 제조방법에 대하여 설명한다.

또한, 제 12도 내지 제 14도에서, 동도의 (a)는 평면도, 동도의 (b)는 동도 (a)의 A-A' 절단선에 따른 단면구조를 나타내는 단면도, 동도의 (c)는, 동도 (a)의 B-B' 절단선에 따른 단면구조를 나타내는 단면도이다.

다음에, 제 12도에 나타내는 바와 같이, 상부전극(13)이 되는 금속막을 스퍼터링에 의해 형성한다.

상부전극용의 재료로는, 예컨대, 텅스텐(W), 백금(Pt), 금(Au)의 적층막으로 하고, 각각의 막두께는 1~3nm로 한다.

계속해서, 버스전극 상층(16)이 형성되지 않는 부분을 레지스트 패턴으로 덮고, 전해금 도금에 의해 금(Au)막을 배접전극으로서 성장시켜, 제 13도에 나타내는 바와 같이, 버스전극 상층(16)을 형성한다.

마지막으로, 전자방출부를 레지스트 패턴으로 덮고, 버스전극 상층 사이의 상부전극용의 금속막을 제거하여, 제 14도에 나타내는 바와 같이, 상부전극(13)을 형성한다. 이것에 의해, 본 실시형태의 박막형 전자원이 완성된다.

에칭에는, 백금(Pt), 금(Au)에 대해서는 왕수를, 또 텅스텐(W)에 대해서는 상기한 암모니아와 과산화수소수의 혼합수용액이 적당하다.

또한, 본 실시형태에서는, 버스전극 상층(16)을, 스퍼터링, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법으로 형성하도록 해도 된다.

단, 본 실시형태와 같이, 전해금 도금에 의해 금(Au)막을 배접전극으로서 성장시켜 버스전극 상층(16)을 형성할 경우는, 상부전극(13)과 버스전극 상층(16)과의 사이의 접착성이 양호해지며, 또, 버스전극 상층(16)의 막두께가 임의로 설정 가능하며, 또한, 터널절연층(12)으로의 데미지를 다른 프로세스에 비해 적게 할 수 있다.

본 실시형태의 박막형 전자원에 의하면, 버스전극 상층(16)을 수100nm 정도로 두껍게 형성했으므로, 급전배선을 구성하는 버스전극의 시트저항을, 상부전극(13)의 시트저항(200Ω/?정도)에 비해, 2자리 정도 작게 할 수 있고, 버스전극의 저항을 감소시킬 수 있다.

(실시형태 4)

본 발명의 실시형태 4의 박막형 전자원은, 상부전극(13)이 버스전극 하층(15)과 전기적으로 접속되며, 또한 버스전극 하층(15)상에 전기도금에 의해 버스전극 상층(16)을 형성한 것을 특징으로 한다.

이하, 제 15도 내지 제 18도를 이용하여, 본 실시형태 박막형 전자원의 제조방법에 대하여 설명한다.

또한, 제 15도 내지 제 18도에서, 동도의 (a)는 평면도, 동도의 (b)는, 동도 (a)의 A-A' 절단선에 따른 단면구조를 타나내는 단면도, 동도의 (c)는, 동도 (a)의 B-B' 절단선에 따른 단면구조를 나타내는 단면도이다.

다음에, 제 15도에 나타내는 바와 같이, 버스전극 하층(15)이 되는 금속막을 스퍼터링에 의해 형성한다.

버스전극 하층(15)이 되는 금속막의 재료로는, 예컨대, 텅스텐(W), 금(Au)의 적층막으로 하고, 각각의 막두께는 10nm 정도가 바람직하다.

계속해서, 버스전극 상층(16)이 형성되지 않는 부분을 레지스트 패턴으로 덮고, 전해금 도금에 의해 금(Au)막을 배접전극으로 성장시켜, 제 16도에 나타내는 바와 같이, 버스전극 상층(16)을 형성한다.

다음에, 제 17도에 나타내는 바와 같이, 버스전극 하층(15)을 포토리소그래피 공정과 에칭공정으로 가공한다.

이때 유의할 것은, 전자방출부에서 후에 만들어지는 상부전극(13)과의 전기적인 접점을 확보하기 위해, 버스전극 상층(16)에서만 나오도록 버스전극 하층(15)을 가공하는 것이다.

금(Au)의 에칭에는 왕수를, 또 텅스텐(W)의 에칭에는 상기한 암모니아와 과산화수소수의 혼합수용액을 이용한다.

마지막으로, 제 18도에 나타내는 바와 같이, 상부전극(13)을 형성한다. 이것에 의해, 본 실시형태의 박막형 전자원이 완성된다.

상부전극(13)의 패터닝은 리프트 오프로 행하고, 상부전극(13)의 형성은 스퍼터링으로 행한다.

상부전극(13)으로는, 예컨대, 인듐(Ir), 백금(Pt), 금(Au)의 적층막을 이용하고, 각각의 막두께는 수nm로 하며, 성막은 상기한 바와 같이 스퍼터링으로 행했다.

또한, 본 실시형태에서도, 버스전극 상층(16)이 되는 금속막을, 스퍼터링, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법으로 형성하도록 해도 된다.

또, 버스전극 하층(15)을 수nm~수10nm 정도로 얇게 형성했으므로, 상부전극(13)이 버스전극 하층(15)의 단차로 단선하는 단차 단절을 방지할 수 있다.

또한, 상기 각 실시형태에서는, 본 발명을, 박막형 전자원에 적용한 실시형태에 대하여 설명했지만, 본 발명은 이것에 한정되지 않으며, 본 발명은, 예컨대, 표면전도형의 전자원에도 적용 가능한 것은 말할 필요도 없다.

(실시형태 5)

제 19도는, 본 발명의 실시형태 5의 표시장치의 박막형 전자원 어레이기판의 개략구성을 나타내는 도이다.

제 19도의 (a)는, 본 실시형태의 박막형 전자원 어레이기판의 평면도이고, 동도의 (b)는, 동도의 (a)에 나타내는 A-A'선에 따른 단면구조 및 동도의 (c)는, 동도의 (a)에 나타내는 B-B'선에 따른 단면구조를 나타내는 요부단면도이다.

본 실시형태에서는, 박막형 전자원 어레이기판으로, 상기 실시형태 1의 박막형 전자원을 이용할 경우에 대하여 설명하지만, 상기 실시형태 2 내지 실시형태 4의 박막형 전자원을 이용하도록 해도 된다.

본 실시형태의 박막형 전자원 어레이기판은, 상기 실시형태 1에서 설명한 순서에 따라, 기판(10)상에, 박막형 전자원이 매트릭스 형태로 형성되어 구성된다.

또한, 제 19도에서는, 3개의 하부전극(11)과 3개의 상부전극 버스라인(17)으로 이루어지는(3 ×3) 도트의 박막형 전자원 매트릭스를 도시하고 있지만, 실제로는, 표시도트 수에 대응한 수의 박막형 전자원 매트릭스를 형성한다.

또, 실제로는, 버스전극은, 버스전극 하층(15)과, 버스전극 상층(16)과의 적층구조이지만, 제 19도에서는 적층 버스전극(18)으로서 정리하여 표시하고 있다.

또한, 상기 각 실시형태에서는 설명하지 않았지만, 박막형 전자원 매트릭스를 표시장치에 사용할 경우, 하부전극(11), 상부버스전극(18)의 전극단부는 회로접속을 위한 전극면을 노출하고 있지 않으면 안된다.

제 20도는, 본 발명의 실시형태 5의 표시장치 형광표시판의 개략구성을 나타내는 도이다.

도 20도의 (a)는, 본 실시형태의 형광표시판의 평면도이며, 동도의 (b)는, 동도의 (a)에 나타내는 A-A'선에 따른 단면구조 및 동도의 (c)는, 동도의 (a)에 나타내는 B-B'선에 따른 단면구조를 나타내는 요부단면도이다.

본 실시형태의 형광표시판은, 석영유리 등의 기판(110)에 형성되는 블랙매트릭스(120)와, 이 블랙매트릭스(120)의 홈내에 형성되는 적(R), 녹(G), 청(B)의 형광체(111~113)와, 이들 위에 형성되는 메탈백(metal back)막(114)으로 구성된다.

이하, 본 실시형태의 형광표시판의 작성방법에 대하여 설명한다.

우선, 표시장치의 콘트라스트를 높일 목적으로, 기판(110)상에, 블랙매트릭스(120)를 형성한다.

블랙매트릭스(120)는, 폴리비닐알콜(PVA;이하, 간단히, PVA라 칭함)과 중크롬산 암모늄을 혼합한 용액을 기판(110)에 도포하고, 블랙매트릭스(120)를 형성하려는 부분 이외에 자외선을 조사하여 감광시킨 후, 미감광 부분을 제거하고, 그것에 흑연분말을 녹인 용액을 도포하여, PVA를 리프트 오프함으로써 형성한다.

다음에, 이하의 방법에 의해 적색형광체(111)를 형성한다.

적색형광체 입자에 PVA와 중크롬산 암모늄을 혼합한 수용액을 기판(110)상에 도포한 후, 형광체를 형성하는 부분에 자외선을 조사하여 감광시킨 후, 미감광 부분을 흐르는 물로 제거한다.

이와 같이 하여, 적색형광체(11)를 패턴화한다.

또한, 형광체 패턴은, 제 20도에 나타내는 스트라이프 모양의 패턴이지만, 이 스트라이프 패턴은 일예로서, 이것 이외에도, 디스플레이의 설계에 따라, 예컨대, 근접하는 4도트로 일화소를 구성시킨「RGBG」패턴이라도 물론 상관없다.

동일 방법에 의해, 녹색형광체(112)와 청색형광체(113)를 형성한다.

여기서, 형광체로서, 예컨대, 적색형광체(111)는 Y₂O₂S:Eu(P22-R), 녹색형광체(112)는 ZnS:Cu, A1(P22-G), 청색형광체(113)는 ZnS:Ag(P22-B)를 이용하면 된다.

다음에, 니트로셀루로즈(nitrocellose) 등의 막으로 필밍(filming)한 후, 기판(110) 전체로 A1을, 막두께 75nm 정도 증착하여 메탈백 막(114)으로 한다. 이 메탈백 막(114)이, 가속전극으로 움직인다.

그 후, 기판(110)을 대기중 400℃ 정도로 가열하여 필밍막이나 PVA 등의 유기물을 가열 분해한다.

이와 같이 하여, 형광표시판이 완성한다.

또한, 동도의 (a)는, 제 19, 20도의 (a)에 나타내는 A-A'선에 따른 단면구조 및 동도의 (B)는, 제 19, 20도의 (a)에 나타내는 B-B'선에 따른 단면구조를 나타내는 요부단면도이다.

제 21도에 나타내는 바와 같이, 상기 순서로 제작된 박막형 전자원 어레이 기판과, 형광표시판과, 프레임부재(116)를, 스페이서(30)를 통하여 조립한 후, 프레임부재(116)를 플릿(flit)유리(115)를 이용하여 봉착한다.

박막형 전자원 어레이기판과 형광표시판과의 사이의 거리는, 1~3mm 정도가 되도록 스페이서(30)의 높이를 설정한다.

스페이서(30)는, 예컨대, 판 모양의 유리제 또는 세라믹제의 스페이서이고, 이 스페이서(30)를 적층 버스전극(18) 사이에 배치한다.

이 경우, 스페이서(30)가 형광표시판의 블랙매트릭스(120) 하에 배치되므로, 스페이서(30)가 발광을 저해하지 못한다.

따라서, 스페이서(30)의 존재에 의한 화질의 열화가 생기기 어렵다.

여기서는, 설명을 위해, R(적), G(녹), B(청)로 발광하는 도트마다, 즉, 적층 버스전극(18) 사이에 모든 스페이서(30)를 끼우고 있지만, 실제는 기계강도가 견디는 범위에서, 스페이서(30)의 매수(枚數)(밀도)를 감하고, 대개 1cm 정도로 끼면 된다.

또, 본 실시형태에서, 스페이서(30)로, 지주 모양의 스페이서, 격자 모양의 스페이서를 사용하는 경우라도 동일한 수법에 의해 패널조립이 가능하다.

봉착한 패널은, 10^-7Torr 정도의 진공으로 배기하여, 밀봉한다.

밀봉한 후, 겟터를 활성화하고, 패널 내의 진공을 유지한다.

예컨대, 바륨(Ba)을 주성분으로 하는 겟터재인 경우, 고주파 유도가열 등에 의해 겟터막을 형성할 수 있다.

또, 지르코늄(Zr)을 주성분으로 하는 비증발형 겟터를 이용해도 된다.

이와 같이 하여, 본 실시형태의 표시장치가 완성된다.

본 실시형태의 표시장치에서는, 박막형 전자원 어레이기판과 형광표시판과의 사이의 거리가, 1~3mm 정도로 길어서, 메탈백 막(114)에 인가하는 가속전압을 3~6KV라는 고전압으로 할 수 있다.

따라서, 상기한 바와 같이, 형광체에는, 음극선관(CRT)용의 형광체를 사용할 수 있다.

본 실시형태의 표시장치에 의하면, 박막형 전자원을 어레이 형태로 다수배열하여 40인치 클래스의 대화면 냉음극형 형광표시장치를 구성해도, 급전배선을 구성하는 버스전극의 저항을 감소시킬 수 있고, 각 박막형 전자원소자를 휘도얼룩 없이 동직시킬 수 있으므로, 표시화면의 휘도얼룩이 생기는 것을 방지하는 것이 가능하게 된다.

제 22도는, 본 실시형태의 표시장치에, 구동회로를 접속한 상태를 나타내는 모식도이다.

하부전극(11)은 하부전극 구동회로(40)로 구동되며, 적층 버스전극(18)은 상부전극 구동회로(50)로 구동된다.

여기서, 각 구동회로(40, 50)와, 박막형 전자원 어레이기판과의 접속은, 예컨대, 테이프 커리어 패키지를 이방성 도전막으로 압착한 것이나, 각 구동회로(40, 50)를 구성하는 반도체 칩을, 박막형 전자원 어레이기판의 기판(예컨대, 유리)상에 직접 실장하는 칩온 유리 등에 의해 행한다.

메탈백 막(114)에는, 가속전압원(60)으로부터 3~6KV 정도의 가속전압을 상시 인가한다.

제 23도는, 제 22도에 나타내는 각 구동회로에서 출력되는 구동전압 파형의 일예를 나타내는 타이밍차트이다.

여기서, m번째의 하부전극(11)을 Km, n번째의 적층 버스전극(18)을 Cn, m번째의 하부전극(11)과, n번째의 적층 버스전극(18)과의 교점을 (m, n)으로 나타내는 것으로 한다.

시각(t0)에서는 어느 전극도 구동전압이 제로(0)이므로 전자는 방출시키지 않으며, 따라서, 형광체는 발광하지 않는다.

시각(t1)에서, K1의 하부전극(11)에, 하부전극 구동회로(40)에서(-V1)이 되는 구동전압을, (C1, C2)의 적층 버스전극(18)에, 상부전극 구동회로(50)에서 (+V2)가 되는 구동전압을 인가한다.

교점(1, 1), (1, 2)의 하부전극(11)과 상부전극(13)과의 사이에는 (V1+V2)가 되는 전압이 인가되므로, (V1+V2)의 전압을 전자방출 개시전압 이상으로 설정해 놓으면, 이 2개의 교점의 박막형 전자원에서는 전자가 진공중에 방출된다.

방출시킨 전자는 메탈백 막(114)에 인가되는 가속전압원(60)에서의 가속전압에 의해 가속된 후, 형광체(111~113)에 입사하여, 발광시킨다.

시각(t2)에서, K2의 하부전극(11)에, 하부전극 구동회로(40)에서 (-V1)이 되는 구동전압을 인가하고, C1의 적층 버스전극(18)에, 상부전극 구동회로(50)에서 (+V2)가 되는 구동전압을 인가하면, 동일하게 교점(2, 1)이 점등한다.

이와 같이 하여, 적층 버스전극(18)에 인가하는 신호를 변하게 함으로써 소망의 화상 또는 정보를 표시할 수 있다.

또, 적층 버스전극(18)에 인가하는 구동전압 (+V2)의 크기를 적의 변하게 함으로써, 계조인 화상을 표시할 수 있다.

또한, 터널절연층(12)중에 축적되는 전하를 개방하기 위한 반전전압의 인가는, 여기서는 하부전극(11)의 전체로, 하부전극 구동회로(40)에서 (-V1)의 구동전압을 인가한 후, 모든 하부전극(11)에 하부전극 구동회로(40)에서 (+V3)의 구동전압을, 모든 적층 버스전극(18)에, 상부전극 구동회로(50)에서 (-V3')의 구동전압을 인가하는 것에 의해 행했다.

이상, 본 발명자에 의해 이루어진 발명을, 상기 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은, 상기 실시형태에 한정되지 않으며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것을 물론이다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 하기와 같다.

(1) 본 발명의 전자원에 의하면, 전자원소자로 구동전압을 인가하는 급전용의 버스전극을, 박막전극과, 이 박막전극상에 배접된 저저항인 후막전극으로 이루어지는 적층구조로 했으므로, 버스전극의 시트저항을, 상부전극의 시트저항에 비해 2자리 정도 작게 할 수 있고, 버스전극의 저항을 저감시키는 것이 가능하게 된다.

또, 박막전극을, 전자원 전극의 막두께 정도로 얇게 형성했으므로, 전자방출부에서의 전자원 전극의 단차 단절을 방지할 수 있다.

(2) 본 발명의 표시장치에 의하면, 40인치 클래스의 대화면에서도, 급전배선을 구성하는 버스전극의 저항을 감소히킬 수 있어, 표시화면에 휘도얼룩이 생기는 것을 방지하는 것이 가능하게 된다.

Claims

복수개의 전자원소자와,

상기 복수개의 전자원소자 중 제 1 방향의 전자원소자에 구동전압을 인가하는 복수의 버스전극을 가지는 전자원으로서,

상기 각 버스전극은, 상기 각 전자원소자의 전극과 전기적으로 접속되고, 또한 막두께가 상기 전자원소자 전극의 막두께 이하의 두께의 박막전극과,

상기 박막전극과 전기적으로 접속되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 하는 전자원.
제 1 항에 있어서,

상기 후막전극은, 도금, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법에 의해 형성되는 금속층인 것을 특징으로 하는 전자원.
하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와,

상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원으로서,

상기 각 버스전극은, 상기 상부전극과 전기적으로 접속되는 박막전극과,

상기 박막전극 상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 하는 박막형 전자원.
제 3 항에 있어서,

상기 박막전극은, 그 막두께가 상기 상부전극의 막두께 10배 이하의 두께인 것을 특징으로 하는 박막형 전자원.
제 3 항 또는 제 4 항에 있어서,

상기 박막전극 및 후막전극은, 각각 상기 절연층이 노출하는 개구부를 가지고, 또한, 상기 후막전극에 설치되는 개구부는, 상기 박막전극에 설치되는 개구부보다 크고,

상기 상부전극은, 상기 후막전극에 설치되는 개구부 내에 노출하는 상기 박막전극을 덮도록 설치되어 있는 것을 특징으로 하는 박막형 전자원.
제 3 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 후막전극은, 도금, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법에 의해 형성되는 금속층인 것을 특징으로 하는 박막형 전자원
하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를방출하는 복수개의 전자원소자와,

상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원으로서,

상기 각 버스전극은, 상기 상부전극과 일체적으로 설치되는 박막전극과,

상기 박막전극 상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 하는 박막형 전자원.
제 7 항에 있어서,

상기 후막전극은, 각각 상기 절연층이 형성되는 영역에 설치되는 개구부를 가지는 것을 특징으로 하는 박막형 전자원.
제 7 항 또는 제 8 항에 있어서,

상기 후막전극은, 도금, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법에 의해 형성되는 금속층인 것을 특징으로 하는 박막형 전자원.
하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와,

상기 상부전극과 전기적으로 접속되는 박막전극과, 상기 박막전극 상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되고, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원의 제조방법으로서,

상기 하부전극을 형성하는 공정 1과

상기 절연층을 형성하는 공정 2와,

상기 하부전극 및 상기 절연층 상에 박막도전막을 형성하는 공정 3과

상기 박막도전막 상에 후막도전막을 형성하는 공정 4와,

상기 후막도전막을 선택적으로 패터닝하여 상기 후막전극을 형성하는 공정 5와,

상기 박막도전막을 선택적으로 패터닝하여 상기 박막전극을 형성하는 공정 6,

상기 박막전극과 전기적으로 접속되는 상부전극을 형성하는 공정 7을 가지는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 10 항에 있어서,

상기 박막도전막을 형성하는 공정 3에 있어서, 상기 박막도전막의 막두께가, 상기 상부전극 막두께의 10배 이하의 두께가 되도록, 상기 박막도전막을 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 10 항 또는 제 11 항에 있어서,

또, 상기 후막도전막을 선택적으로 패터닝하는 공정 5에 있어서,

상기 후막전극에 상기 절연층이 노출하는 개구부를 형성하고,

상기 박막도전막을 선택적으로 패터닝하는 공정 6에 있어서,

상기 후막전극에 형성한 개구부 내부의 상기 박막전극에, 상기 절연층이 노출하는 개구부를 형성하며,

상기 상부 전극을 형성하는 공정 7에 있어서, 상기 후막전극에 설치되는 개구부 내에 노출하는 상기 박막전극을 덮도록, 상기 상부전극을 더 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 10 항 내지 제 12 항 중 어느 한 항에 있어서,

상기 후막도전막을 형성하는 공정 4에 있어서, 상기 후막도전막을 도금, 스퍼터링, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법에 의해 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와,

상기 상부전극과 전기적으로 접속되는 박막전극과, 상기 박막전극 상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되고, 상기 복수개 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원의 제조방법으로서,

상기 하부전극을 형성하는 공정 1과,

상기 절연층을 형성하는 공정 2와,

상기 하부전극 및 상기 절연층 상에 박막도전막을 형성하는 공정 3과,

상기 박막도전막 상에 선택적으로 후막전극을 형성하는 공정 4와,

상기 박막도전막을 선택적으로 패터닝하여 상기 박막전극을 형성하는 공정 5,

상기 박막전극과 전기적으로 접속되는 상부전극을 형성하는 공정 6을 가지는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 14 항에 있어서,

상기 박막도전막을 형성하는 공정 3에 있어서, 상기 박막도전막의 막두께가, 상기 상부전극 막두께의 10배 이하의 두께가 되도록, 상기 박막도전막을 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 14 항 또는 제 15 항에 있어서,

상기 선택적으로 후막전극을 형성하는 공정 4에 있어서, 상기 후막전극에 상기 절연층이 노출하는 개구부를 형성하고,

또, 상기 박막도전막을 선택적으로 패터닝하는 공정 5에 있어서, 상기 박막전극에 상기 절연층이 노출하는 개구부를 형성하며,

상기 상부전극을 형성하는 공정 6에 있어서, 상기 후막전극에 설치되는 개구부 내에 노출하는 상기 박막전극을 덮도록, 상기 상부전극을 더 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 14 항 내지 제 16 항 중 어느 한 항에 있어서,

상기 선택적으로 후막전극을 형성하는 공정 4에 있어서, 상기 후막전극을, 도금, 스퍼터링, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법에 의해 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와,

상기 상부전극과 일체적으로 설치되는 박막전극과, 상기 박막전극 상에 설치되고, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되며, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원의 제조방법으로서,

상기 하부전극을 형성하는 공정 1과,

상기 절연층을 형성하는 공정 2와,

상기 하부전극 및 상기 절연층 상에 박막도전막을 형성하는 공정 3과,

상기 박막도전막 상에 후막도전막을 형성하는 공정 4와,

상기 후막도전막을 선택적으로 패터닝하여 상기 후막전극을 형성하는 공정 5와,

상기 박막도전막을 선택적으로 패터닝하여 상기 박막전극 및 상기 상부전극을 형성하는 공정 6을 가지는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 18 항에 있어서,

상기 후막도전막을 선택적으로 패터닝하는 공정 5에 있어서,

상기 후막전극에 상기 절연층이 노출하는 개구부를 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 18 항 또는 제 19 항에 있어서,

상기 후막도전막을 형성하는 공정 4에 있어서, 상기 후막도전막을 도금, 스퍼터링, 진공증착, 화학기상성장 혹은 인쇄법 중 어느 방법에 의해 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와,

상기 상부전극과 일체적으로 설치되는 박막전극과, 상기 박막전극 상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되고, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 박막형 전자원의 제조방법으로서,

상기 하부전극을 형성하는 공정 1과,

상기 절연층을 형성하는 공정 2와,

상기 하부전극 및 상기 절연층 상에 박막도전막을 형성하는 공정 3과,

상기 박막도전막 상에 선택적으로 후막전극을 형성하는 공정 4와,

상기 박막도전막을 선택적으로 패터닝하여 상기 박막전극 및 상기 상부전극을 형성하는 공정 5를 가지는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 21 항에 있어서,

상기 선택적으로 후막전극을 형성하는 공정 4에 있어서, 상기 후막전극에 상기 절연층이 노출하는 개구부를 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
제 21 항 또는 제 22 항에 있어서,

상기 선택적으로 후막도전막을 형성하는 공정 4에 있어서, 상기 후막도전막을 도금, 스퍼터링, 진공증착, 화학기상정장 혹은 인쇄법 중 어느 방법에 의해 형성하는 것을 특징으로 하는 박막형 전자원의 제조방법.
복수개의 전자원소자와, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자에 구동전압을 인가하는 복수의 버스전극을 가지는 제 1 기판과,

프레임부재와,

형광체를 가지는 제 2 기판을 구비하고, 상기 제 1 기판, 상기 프레임부재 및 상기 제 2 기판으로 둘러싸여지는 공간이 진공분위기가 되는 표시장치로서,

상기 제 1 기판의 각 버스전극은, 상기 각 전자원소자의 전극과 전기적으로 접속되고, 또한 후막이 상기 전자원소자 전극의 막두께 이하 두께의 박막전극과,

상기 박막전극과 전기적으로 접속되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 하는 표시장치.
제 24 항에 있어서,

상기 후막전극은 도금, 진공증착, 화학기상정장 혹은 인쇄법 중 어느 방법에 의해 형성되는 금속층인 것을 특징으로 하는 표시장치.
하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기 상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 제 1 기판과,

프레임부재와,

형광체를 가지는 제 2 기판을 구비하고, 상기 제 1 기판, 상기 프레임부재 및 상기 제 2 기판으로 둘러싸여지는 공간이 진공분위기가 되는 표시장치로서,

상기 제 1 기판의 각 버스전극은, 상기 상부전극과 전기적으로 접속되는 박막전극과,

상기 박막전극 상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 하는 표시장치.
제 26 항에 있어서,

상기 박막전극은, 그 막두께가 상기 상부전극 막두께의 10배 이하의 두께인 것을 특징으로 하는 표시장치.
제 26 항 또는 제 27 항에 있어서,

상기 박막전극 및 후막전극은, 각각 상기 절연층이 노출하는 개구부를 가지고, 또한, 상기 후막전극에 설치되는 개구부는, 상기 박막전극에 설치되는 개구부보다 크고,

상기 상부전극은, 상기 후막전극에 설치되는 개구부 내에 노출하는 상기 박막전극을 덮도록 설치되어 있는 것을 특징으로 하는 표시장치.
제 26 항 내지 제 28 항 중 어느 한 항에 있어서,

상기 후막전극은 도금, 진공증착, 화학기상정장 혹은 인쇄법 중 어느 방법에 의해 형성되는 금속층인 것을 특징으로 하는 표시장치.
하부전극과, 절연층과, 상부전극을 이 순번으로 적층한 구조를 가지며, 상기상부전극에 정극성의 전압을 인가했을 때에, 상기 상부전극 표면으로부터 전자를 방출하는 복수개의 전자원소자와, 상기 복수개의 전자원소자 중 제 1 방향의 전자원소자의 상부전극에 구동전압을 인가하는 복수의 버스전극을 가지는 제 1 기판과,

프레임부재와,

형광체를 가지는 제 2 기판을 구비하고, 상기 제 1 기판, 상기 프레임부재 및 상기 제 2 기판으로 둘러싸여지는 공간이 진공분위기가 되는 표시장치로서,

상기 제 1 기판의 각 버스전극은, 상기 상부전극과 일체적으로 설치되는 박막전극과,

상기 박막전극 상에 설치되며, 상기 박막전극에 비해 막두께가 두꺼운 후막전극으로 구성되는 것을 특징으로 하는 표시장치.
제 30 항에 있어서,

상기 후막전극은, 각각 상기 절연층이 형성되는 영역에 설치되는 개구부를 가지는 것을 특징으로 하는 표시장치.
제 30 항 또는 제 31 항에 있어서,

상기 후막전극은 도금, 진공증착, 화학기상정장 혹은 인쇄법 중 어느 방법에 의해 형성되는 금속층인 것을 특징으로 하는 표시장치.