KR20020064651A - 박막형 전자 소스, 그것을 이용한 표시 장치 및 응용 기기 - Google Patents
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Abstract
박막형 전자 소스의 상부 전극(11)의 재료로서, Si보다도 큰 밴드 갭폭을 구비하고, 또한 도전성을 갖는 재료를 이용한다. 특히, SnO2나 ITO막 등의 도전성 산화물, GaN이나 SiC 등의 광 밴드 갭폭 반도체를 이용한다.
열 전자가 통과하는 상부 전극(11) 중에서의 전자의 에너지 손실이 저감하고 전자 방출 효율은 향상된다.
종래와 같은 다이오드 전류인 경우, 높은 방출 전류를 얻을 수 있다. 한편, 종래와 같은 방출 전류 밀도인 경우, 저구동 전류로 해결되므로 급전선 및 구동 회로를 간이화할 수 있다.
Description
본 발명에 관련된 박막형 전자 소스란, 절연체에 고전계를 인가하여 생성하는 열 전자를 이용하는 전자 방출 소자이다. 대표예로서, 상부 전극-절연층-하부 전극의 3층 구조의 박막으로 구성되는 MIM(Metal Insulator Metal)형 전자 소스를 설명한다. 이것은 상부 전극-하부 전극 간에 전압을 인가하여, 상부 전극의 표면으로부터 전자를 방출시키는 것이다. MIM형 전자 소스에 대해서는, 예를 들면 특개평 7-65710호 공보에 기재되어 있다.
도 2는 박막형 전자 소스의 대표예인 MIM형 전자 소스의 동작 원리를 나타내는 것이다. 상부 전극(11)과 하부 전극(13) 간에 구동 전압(20)을 인가하여 절연층(12) 내의 전계를 1 ∼ 10MV/㎝ 이상으로 하면, 하부 전극(13) 중 페르미 준위 근방의 전자는 터널 현상에 의해 장벽을 투과하고, 절연층(12), 상부 전극(11)의 전도대로 주입되어 열 전자가 된다. 이들 열 전자의 일부는 절연층(12) 내 및 상부 전극(11) 내에서 고체와의 상호 작용으로 산란되어 에너지를 잃게 된다. 이 결과, 상부 전극(11)-진공(10) 계면에 도달한 시점에서는 여러가지 에너지를 갖는 열 전자가 있다. 이들 열 전자 중, 상부 전극(11)의 일 함수 φ 이상의 에너지를 갖는 것은 진공(10) 중으로 방출된다. 그 이외의 것은 상부 전극(11)으로 유입된다. 하부 전극(13)으로부터 상부 전극(11)으로 흐르는 전류를 다이오드 전류 Id, 진공(10) 중에 방출되는 전류를 방출 전류 Ie라고 하면, 전자 방출 효율 Ie/Id는 1/103∼ 1/105정도이다. 예를 들면, Au-Al2O3-Al 구조에 있어서 이 원리에 따른 전자 방출이 관측되고 있다. 이 전자 소스는 상부 전극(11)의 표면이 분위기 가스의 부착에 의해 오염되어 일 함수 φ가 변화되어도 전자 방출 특성에는 큰 지장은 주지 못하는 등의 전자 소스로서 우수한 성질을 갖추고 있으며 신형 전자 소스로서 기대를 모으고 있다.
<발명의 개시>
상술한 바와 같이, 박막 전자 소스의 전자 방출 효율 Ie/Id는 통상 1/103∼ 1/105정도로 작다. 이 때문에 원하는 방출 전류 Ie를 얻기 위해서는 다이오드 전류 Id를 크게 할 필요가 있으며, 전자 소스에 급전하는 급전선의 대용량화, 구동 회로의 대출력 전류화가 필요해져서 문제가 되었다. 특히 복수의 박막 전자 소스를 2차원적으로 배열하여 이용하는 경우에는 1개의 급전선에 여러개의 전자 소스를 접속하기 때문에 이것이 큰 문제가 되었다. 또한, 다이오드 전류를 많이 흘리게하기 위해서는 절연층에 보다 높은 전계를 인가해야만 하고, 이것이 박막 전자 소스의 동작 수명을 짧게 하는 원인이 되었다.
본 발명의 목적은 박막 전자 소스의 전자 방출 효율을 높이는 데 있다. 전자 방출 효율이 낮은 이유는 도 2에 관련하여 진술한 바와 같이, 열 전자가 절연층 및 상부 전극 내에서 산란되어 에너지를 잃게 되기 때문이다. 절연층과 상부 전극이 산란에 어떠한 비율로 기여하는지는 박막 전자 소스의 구성 재료, 절연층 및 상부 전극의 막 두께 등 여러가지의 조건에 의존하기 때문에 일률적으로는 평가할 수 없지만, 상부 전극 내에서의 산란이 전자 방출 효율에 꽤 기여하고 있는 것은 확실하다. 따라서, 열 전자의 산란이 작은 상부 전극 재료를 이용하면 전자 방출 효율은 향상된다. 우리들은 열 전자의 산란의 정도가 전극 재료의 상태 밀도 함수와 관련하는 것을 여러가지의 연구에서 발견하였다. 즉, 페르미 준위 근방의 상태 밀도가 낮은 재료일수록 열 전자 산란의 비율이 작으며, 그것을 이용한 박막 전자 소스의 전자 방출 효율은 높아진다.
이것은 다음과 같이 설명된다. 고체 중에서의 열 전자의 산란은 주로 전자-전자 산란 기구에 지배되고 있다. 도 3은 금속 내에서의 산란 전후의 전자의 에너지 상태를 모식적으로 나타낸 도면이다. 산란 전의 열 전자의 전자 상태를 1, 그 에너지를 E1로 하고, 상태 2에 있는 전자와 상호 작용한다고 한다.
페르미 준위 EF이하의 상태는 전자로 점유되어 있기 때문에, 산란 후의 2개의 전자의 상태 3, 4는 EF이상의 상태밖에 취할 수 없다. 따라서, 에너지의 기준을 페르미 준위로 취하면, 에너지 보존의 법칙으로부터,
E1+E2=E3+E4>0
이 된다. 즉, 에너지 E1의 열 전자는 0 ∼ E1의 범위의 가전자밖에 상호 작용할 수 없으며 또한 산란 후는 0 ∼ E1의 범위의 상태밖에 취할 수 없다. 따라서, 열 전자의 산란 확률은 이 범위의 상태 밀도 D(E)의 개수에 거의 비례한다.
우리들은 전자 산란 정도의 금속 재료에 의한 차이를 실제로 측정하기 위해서, MIM형 전자 소스의 상부 전극(11)을 M-Au(M=Au, Pt, Ir, Mo, W)의 2층막으로 구성한 시료를 만들어서 전자 방출 효율을 측정하였다. 그렇게 하면, 도 4에 도시한 바와 같이, 전자 방출 효율은 W, Mo, Ir, Pt, Au의 순서로 높아진다. 한편, 도 5에는 이들의 금속 재료의 상태 밀도 함수를 나타내었지만, -7eV ∼ +7eV의 범위에 존재하는 상태 밀도의 개수는 W, Mo, Ir, Pt, Au의 순서로 작아지고 있다. 이와 같이, 상술한 열 전자의 산란 정도와 재료의 상태 밀도의 관련을 본 발명에서는 발견하였다.
따라서, 열 전자의 산란이 적은 상부 전극 재료란, 페르미 준위 근방의 상태 밀도가 작은 것을 알 수 있다. 즉, 페르미 준위 근방에 광 밴드 갭(wide bandgap)을 갖는 재료가 특히 바람직한 것을 알 수 있다.
반도체 프로세스에서 전극 재료로서 빈번하게 이용되는 n+·Si를 박막 전자 소스의 상부 전극으로 이용한 예가, 예를 들면 저널·오브·배큠·사이언스·앤드·테크놀로지 B, 제11권, 429페이지 ∼ 432페이지(Journal of Vacuum Science andTechnologies B, Vol. 11, pp. 429 ∼ 432)에 보고되어 있다. 그러나, 이 문헌에 의하면 이 구성으로는 충분한 방출 효율을 얻을 수 없다. 이것은 Si의 밴드 갭폭(1.1eV)으로는 전자 산란 확률을 저감하기에는 불충분한 것을 나타내고 있다.
이상의 연구에 의해, 본 발명에서는 박막 전자 소스의 상부 전극 재료에 최적의 재료로서 이하의 재료를 발견하였다. 즉, Si보다도 밴드 갭폭이 넓은 재료이다. 한편, 상부 전극은 다이오드 전류를 흘리기 위해서 저항을 낮게 해야만 한다.
이러한 재료로서, 특히 도전성 산화물이 있다. 그 중에서도, 투명 도전막이라고 불리는 일군의 재료는 빛의 흡수를 막기 위해서 3eV 정도 이상의 밴드 갭폭을 갖고 있으며, 또한 저항율이 1×10-4∼ 8×10-4Ω㎝ 정도로 저항율이 10-3Ω㎝ 이하로, 도전성이 높기 때문에 박막 전자 소스의 상부 전극에 적합하다. 더 구체적으로는 대표적인 것으로서, 산화 주석, Sb를 도핑한 산화 주석, Sn을 도핑한 산화 인듐(ITO, Indium Tin Oxide막), 산화 아연, Cd2SnO4등이 있다.
그 외의 도전성 산화물로서, 도핑하지 않은 산화 인듐, F를 도핑한 산화 인듐, CdO, TiO2, CdIn2O4, Cd2SnO2, Zn2SnO4, Al이나 Ga, In 등을 도핑한 산화 아연 등을 예로 들 수 있다.
또, 이들 재료의 저항율은 Au 등의 금속과 비교하면 100배 정도 높지만, 전자 방출부까지는 급전선(버스 라인)으로 전류를 공급하고, 또한 전자 방출부의 면적이 수10 ∼ 수100㎛ 정도이면, 이 저항율로 충분하다. 그러므로, 전극 저항에 대한 요구는 전류 통과에 의한 전압 강하가 원하는 범위에 들어가는지의 여부로 결정된다. 상부 전극의 짧은 변의 길이를 L로 하면, 요구 저항치는 L-1∼ L-2에 의존하여 변화한다. 상부 전극에 금속을 이용한 경우에는 전자 방출부 면적이 1㎜각 정도의 크기의 박막형 전자 소스를 실현할 수 있기 때문에, 전자 방출부의 면적이 수 10 ∼ 수 100 ㎛2정도이면 100배 정도의 저항율을 허용할 수 있다.
그 외의 최적 재료로서는, GaN, SiC 등의 소위 광 밴드 갭(wide-bandgap) 반도체가 있다. 이들은 밴드 갭폭이 3eV 이상으로서 충분하며, 불순물의 도핑에 의해 도전성을 높일 수 있기 때문에, 박막형 전자 소스의 상부 전극에 적합하다.
상기 이외의 투명 도전막으로서, 도전성 붕화물 및 도전성 질화물이 있다. 구체적으로는, 도전성 붕화물로서는 LaB6이 있고, 도전성 질화물로서는 TiN, ZrN, HfN 등이 있다. 도전성 붕화물, 도전성 질화물에서는 페르미 준위의 바로 아래 3eV 정도의 범위의 상태 밀도 함수(Density of States, DOS)가 매우 작다. 이 에너지 범위의 DOS가 제로가 아니기 때문에, 반드시 광 밴드 갭 재료라고는 할 수 없지만, DOS가 매우 작기 때문에, 상술한 원리에 의해 열 전자의 산란은 발생하기 어렵고, 박막형 전자 소스의 상부 전극에 적합하다. 또한 이들의 화합물은 표면의 일 함수가 2.6 ∼ 4eV 정도로 작기 때문에, 표면으로부터의 전자 방출이 발생하기 쉽다는 이점도 있다.
또한, 용도에 따라 더욱 저항율을 내리고자 하는 경우에는 상술한 바와 같은 밴드 갭폭이 Si의 밴드 갭폭보다도 넓은 재료 상에 Au나 Pt 등 페르미 준위 근방의 상태 밀도가 작은 금속을 적층해도 된다. 이 경우, 전자 방출 효율은 금속막이 없는 경우보다 당연히 저하한다. 그러나, 종래, 장기 수명화를 위해 이용되어 있던 Ir-Au 적층막과 비교하면 방출 효율은 향상된다. 이것도 밴드 갭폭이 넓은 재료를 이용한다는 본 발명의 범주에 포함된다. Au나 Pt 등은 페르미 준위 근방의 상태 밀도가 작기 때문에, 열 전자의 산란이 적지만, 한편 승화 엔탈피가 작기 때문에, 절연층 내에 금속 원자가 확산하기 쉬우며 박막형 전자 소스의 수명이 짧아진다. 본 발명의 구성에서는 절연층에 접하는 것은 밴드 갭폭이 Si의 밴드 갭폭보다도 넓은 재료이고, Au나 Pt는 접하지 않기 때문에 이 문제도 발생하지 않는다.
이상의 기술에서 자명한 바와 같이, 본 발명은 전자가 전극을 투과한 후, 외부에 전자 방출하는 전자 소스 전반에 유효하며, 이들도 본 발명의 범위에 들어 가는 것은 물론이다. 이러한 전자 소스의 예로서는, 예를 들면 재패니즈 저널 오브 어플라이드 피직스(Japanese Journal of Applied Physics), Vol. 36, Part 2, No. 7B, pp., L939 ∼ L941(1997)에 기재된, 하부 전극(금속)-반도체(Si)-절연체(SiO2)-상부 전극 구성의 전자 소스가 포함된다. 혹은, 예를 들면 재패니즈 저널 오브 어플라이드 피직스(Japanese Journal of Applied Physics), Vol. 34, Part 2, No. 6A, pp. L705 ∼ L707(1995)에 기재된, 하부 전극(반도체, Si)-다공성 Si-상부 전극으로 구성되는 전자 소스가 포함된다.
상기한 본 발명에 따른 박막형 전자 소스는 전자 방출 효율이 높기 때문에, 작은 다이오드 전류로 높은 방출 전류가 얻어진다. 또한, 2차원 배열 등의 박막형 전자 소스 배열 기판 구성에도 용이하게 할 수 있기 때문에, 이것을 이용하여 긴수명으로 고휘도인 박막형 전자 소스 응용 표시 장치, 박막형 전자 소스 응용 전자선 묘화 장치 등의 박막형 전자 소스 응용 기기를 실현할 수 있다.
예를 들면, 박막형 전자 소스 응용 표시 장치는 박막형 전자 소스를 2차원 배열하여 이루어지는 박막형 전자 소스 기판과, 이에 간극을 통해 형광체를 도포한 면판을 접합시켜서 진공으로 밀봉함으로써 구성할 수 있다.
또한, 박막형 전자 소스 응용 전자선 묘화 장치는 박막형 전자 소스와, 이 전자 소스로부터의 전자 빔에 작용하는 전자 렌즈를 구비함으로써 구성할 수 있다. 이 때, 박막형 전자 소스를, 2차원 배열한 박막형 전자 소스 배열 기판을 이용하면, 패턴의 일괄 전사가 가능한 박막형 전자 소스 응용 전자선 묘화 장치가 얻어진다.
본 발명의 박막형 전자 소스, 박막형 전자 소스 응용 표시 장치 및 박막형 전자 소스 응용 기기는 이하의 구성에 의해 상기 과제를 해결한다.
(1) 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에, 진공 중에서 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 Si보다도 넓은 밴드 갭폭을 구비하고, 또한 도전성을 갖는 재료를 구성재로서 구비하는 박막형 전자 소스.
(2) 상기 재료는 GaN 또는 SiC인 상기 (1)에 기재된 박막형 전자 소스.
(3) 상기 재료의 상기 밴드 갭폭은 3eV 이상인 상기 (1)에 기재된 박막형 전자 소스.
(4) 상기 재료의 저항율은 10-3Ω㎝ 이하인 상기 (3)에 기재된 박막형 전자 소스.
(5) 하부 전극, 절연층, 상부 전극을 이 순서대로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 진공 중에서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에, 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 도전성 산화물을 구성재로서 구비하는 박막형 전자 소스.
(6) 상기 도전성 산화물은 산화 주석, 산화 인듐 및 산화 아연으로 이루어지는 군 중에서부터 선택된 적어도 하나를 주성분으로서 구성되어 있고, 상기 상부 전극은 상기 도전성 산화물의 단층막 또는 이들의 적층막을 구비하는 상기 (5)에 기재된 박막형 전자 소스.
(7) 상기 산화 주석 중 적어도 일부에 안티몬이 상기 산화 인듐 중 적어도 일부에 주석이 상기 산화 아연 중 적어도 일부에 알루미늄이 도핑되어 있는 상기 (6)에 기재된 박막형 전자 소스.
(8) 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 진공 중에서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에, 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 도전성붕화물을 구성재로서 구비하는 박막형 전자 소스.
(9) 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 진공 중에서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 도전성 질화물을 구성재로서 구비하는 박막형 전자 소스.
(10) 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 진공 중에서 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 Si보다도 넓은 밴드 갭폭을 구비하고 또한 도전성을 갖는 재료의 막과 금속막과의 적층막을 구비하는 박막형 전자 소스.
(11) 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 진공 중에 있어서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에, 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 도전성 산화물막과 금속막의 적층막을 구비하는 박막형 전자 소스.
(12) 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 진공 중에 있어서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 상기 상부 전극의표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극으로서, 도전성 산화물막, 도전성 붕화물막, 도전성 질화물막 및 금속막으로 이루어진 군 중에서부터 선택된 복수의 막의 적층막을 구비하는 박막형 전자 소스.
(13) 상기 하부 전극과 상기 절연층 간에 반도체층이 형성되어 있는 상기 (1) 내지 (12) 중 어느 하나에 기재된 박막형 전자 소스.
(14) 상기 (1) 내지 (13) 중 어느 하나에 기재된 박막형 전자 소스를 여러개 배열하여 이루어지는 박막형 전자 소스 배열 기판을 전자 소스로서 구비하는 박막형 전자 소스 응용 기기.
(15) 상기 (1) 내지 (13) 중 어느 하나에 기재된 박막형 전자 소스를 2차원 배열하여 이루어지는 박막형 전자 소스 배열 기판을 전자 소스로서 구비하는 박막형 전자 소스 응용 기기.
(16) 상기 (1) 내지 (13) 중 어느 하나에 기재된 박막형 전자 소스를 2차원 배열하여 이루어지는 박막형 전자 소스 배열 기판과, 상기 기판에 대향 배치된, 형광체를 도포한 면판과, 구동 회로를 구비하는 표시 장치.
(17) 상기 상부 전극에 전류를 급전하는 급전선을 구비하고 있으며, 상기 급전선은 상기 상부 전극에 있어서 상기 하부 전극과는 반대측에 형성되어 있는 상기 (16)에 기재된 표시 장치.
(18) 상기 급전선은 상기 상부 전극을 종막(種膜)으로 하는 도금막인 상기 (17)에 기재된 표시 장치.
(19) 상기 (1) 내지 (13) 중 어느 하나에 기재된 박막형 전자 소스와, 상기전자 소스로부터의 전자 빔에 작용하는 전자 렌즈를 구비하는 전자선 묘화 장치.
(20) 상기 (1) 내지 (13) 중 어느 하나에 기재된 박막형 전자 소스를 2차원 배열하여 이루어지는 박막형 전자 소스 배열 기판과, 상기 전자 소스로부터의 전자 빔에 작용하는 전자 렌즈를 구비하는 전자선 묘화 장치.
본 발명은 전극-절연체-전극 혹은 전극-반도체-절연체-전극의 적층 구조를 구비하고, 진공 중에 전자를 방출하는 박막형 전자 소스 및 이것을 이용한 표시 장치, 전자선 묘화 장치 등의 응용 기기에 관한 것이다.
도 1은 본 발명의 제1 실시예인 박막 전자 소스를 나타낸 도면.
도 2는 박막 전자 소스의 동작 원리를 모식적으로 나타낸 도면.
도 3은 고체 중에서의 열 전자의 산란 과정을 모식적으로 나타내는 에너지 상태도.
도 4는 박막형 전자 소스의 전자 방출 효율의 상부 전극 재료 의존성을 나타낸 도면.
도 5는 각종 금속의 상태 밀도 함수를 나타내는 도면.
도 6은 본 발명에서 이용하는 구동 전압 파형을 나타낸 파형도.
도 7은 본 발명의 제2 실시예인 박막형 전자 소스를 나타낸 도면.
도 8은 본 발명의 제3 실시예인 박막형 전자 소스를 나타낸 도면.
도 9는 본 발명의 제4 실시예인 표시 장치의 단면도.
도 10은 제4 실시예의 표시 장치에서의 형광면 위치를 나타내는 평면도.
도 11은 제4 실시예의 표시 장치에서의 기판의 평면도.
도 12는 제4 실시예의 표시 장치에서의 박막형 전자 소스 제작 프로세스를 나타내는 도면.
도 13은 제4 실시예의 표시 장치의 구동 회로로의 결선을 나타낸 도면.
도 14는 제4 실시예의 표시 장치에서의 구동 전압 파형을 나타낸 도면.
도 15는 본 발명의 제5 실시예인 표시 장치의 단면도.
도 16은 제5 실시예의 표시 장치에서의 박막형 전자 소스 제작 프로세스를 나타내는 도면.
도 17은 제5 실시예의 표시 장치에서의 박막형 전자 소스 제작 프로세스를 나타내는 도면.
도 18은 본 발명의 제6 실시예인 전자선 묘화 장치를 나타낸 도면.
<발명을 실시하기 위한 최량의 형태>
제1 실시예
도 1은 본 발명에 따른 박막형 전자 소스의 실시예로서, MIM형 전자 소스의 예를 나타내는 것이다. 도 1의 (b)는 그 평면도이고, 도 1의 (a)는 도 1의 (b) 중에서 A-B선을 따른 단면도이다. 절연성의 기판(14) 상에 하부 전극(13)으로서 Al을 예로 들면 100㎚의 막 두께로 형성한다. Al의 형성에는, 예를 들면 RF 마그네트론 스퍼터링법을 이용한다. 이 Al의 표면을 양극 산화하고, 막 두께 5.5㎚ 정도의 절연층(12)을 형성한다. 양극 산화의 화성 전류를 작은 값으로 제한함으로써, 절연층(12)의 막질을 향상시킬 수 있다. 이어서, SiO2나 Al2O3등의 절연체를 RF 마그네트론 스퍼터링법 등으로 50㎚ 정도 형성하고 보호층(15)으로 한다. 계속해서 RF 마그네트론 스퍼터링법 등에 의해 ITO막을 10㎚ 정도 성막하고 상부 전극(11)으로 한다. 마지막으로 Au 등으로 상부 전극 버스 라인(32)을 성막하였다.
이와 같이 하여 성막한 박막형 전자 소스를 진공도 1/107Torr 정도의 진공 조 내에 넣어서, 상부 전극 버스 라인(32)을 접지 전위로 하여, 하부 전극(13)에 펄스 전압을 인가한다. 펄스 전압은 도 6에 그 펄스 전압 파형의 일례를 나타낸다. -Vd1=-9V 정도의 전압을, 펄스 폭 tw=64㎲의 기간 인가하여, 그 다음에 Vd2=+1 ∼ 5V 정도의 전압을 64㎲의 기간 인가한다. 전체의 반복 주기 T는 16㎳ 정도이다. 하부 전극(13)에 부전압 -Vd가 인가되었을 때에 전자는 방출된다. 특개평 7-226146호 공보에 진술되어 있듯이 역극성의 Vd2=+1 ∼ 5V 정도의 전압을 인가하면, 박막 전자 소스의 동작이 안정화된다.
또, 본 실시예에 있어서, 하부 전극(13)으로서 고배향막 또는 단결정막을 이용하면, 그것을 양극 산화하여 형성한 절연층(12)의 특성은 한층 향상하고, 보다 고성능의 박막 전자 소스가 얻어진다. 또한, 절연층(12)을 양극 산화로 형성하는 대신에, 스퍼터법이나 증착법 등의 기상 합성법을 이용하여 형성한 MIM형 전자 소스에 대해서도 본 발명은 유효하다.
상기 제1 실시예에서는, 상부 전극(11)으로서 ITO막을 이용한 경우에 대해 진술하였지만, 상부 전극(11)으로서 SnO2, ZnO, Cd2SnO4등을 이용해도 된다. ZnO를 이용하는 경우에는 Al이나 In, Si 등을 도핑한 것을 이용해도 된다. 또한, 이들의 재료는 투명 도전막라고도 불리는 것이지만, 본 발명에서는 넓은 밴드 갭을 구비하면 되며 광학적 투과율은 높을 필요는 없다.
제2 실시예
도 7은 본 발명에 따른 박막형 전자 소스의 실시예로서, MIS형 전자 소스의 예를 나타내는 것이다. n형 Si 기판을 하부 전극(13)으로 하고, 그 표면을 열 산화 등의 방법으로 산화하고 절연층(12)을 작성한다. 이어서, CVD법이나 스퍼터법 등에 의해 SiO2막을 50㎚의 막 두께로 증착하고 보호층(15)으로 한다. 그 위에, 유기 금속 화학 기상 성장법(MOCVD)에 의해 GaN을 10㎚ 정도 형성하여 상부 전극(11)으로 한다. 마지막으로 Au 등으로 상부 전극 버스 라인(32)을 작성한다. 이와 같이 작성한 금속-절연체-반도체(MIS)형 전자 소스에 대해서도 본 발명은 유효하다. 또한, GaN 대신에 CVD법에 의해 SiC를 상부 전극(11)에 이용해도 된다.
제3 실시예
도 8은 본 발명에 따른 박막형 전자 소스의 실시예를 나타내는 것이다. 유리 등의 절연성 기판(14) 상에 하부 전극(13)으로서 Al을 스퍼터 등으로 형성한다. 그 위에 Si를 5㎛ 정도 성막하여 반도체층(41)을 형성하고, 또한 SiOx를 400㎚ 정도 성막하여 절연층(12)으로 한다. 그 후에 Au 등으로 버스 라인(32)을 형성하고, 마지막으로 스퍼터 등의 방법으로, ITO막을 10㎚ 정도 성막하여 상부 전극(11)으로 한다. 이와 같이 형성한 박막 전자 소스의 하부 전극(13)에 상부 전극(11)에 대하여 -100V 정도의 전압을 인가하면, 절연층(12) 내에서 열 전자가 생성되며 상부 전극(11)을 통과하여 전자가 방출된다.
또한, 상기 실시예에 있어서, 용도에 따라 더 저항율을 내리고자 하는 경우에는 밴드 갭폭이 Si의 밴드 갭폭보다도 넓은 재료 상에 Au나 Pt 등 페르미 준위 근방의 상태 밀도가 작은 금속을 적층해도 된다. 이 경우, 전자 방출 효율은 금속막이 없는 경우보다 당연히 저하한다. 그러나, 종래, 장기 수명화를 위해 이용되고 있던 Ir·Au 적층막과 비교하면 방출 효율은 향상된다. Au나 Pt 등은 페르미 준위 근방의 상태 밀도가 작기 때문에, 열 전자의 산란이 적지만, 한편, 승화 엔탈피가 작기 때문에, 절연층 내에 금속 원자가 확산하기 쉽고, 박막형 전자 소스의 수명이 짧아지지만 본 발명의 구성에서는 절연층에 접하는 것은 밴드 갭폭이 Si의 밴드 갭폭보다도 넓은 재료로서 Au나 Pt는 접하지 않기 때문에 이 문제도 발생하지 않는다.
다음에, 본 발명에 따른 박막형 전자 소스를 이용한 응용 기기의 실시예를 설명한다.
제4 실시예
도 9, 도 10, 도 11, 도 12를 이용하여 본 발명에 따른 표시 장치의 실시예를 설명한다. 도 10은 표시 장치의 표시 패널을 그 면판측에서 본 평면도, 도 11은 표시 패널로부터 면판을 제거하고, 표시 패널의 면판측으로부터 기판(14)을 본 평면도이다. 도 9의 (a)는 도 10, 도 11 중 A-B선을 따른 단면도, 도 9의 (b)는 도 10, 도 11 중, C-D선을 따른 단면 내의 좌측 반 정도의 단면도이다[단지, 도 10, 도 11에서는 기판(14)의 도시를 생략하고 있다].
우선, 기판 상에 형성하는 박막 전자 소스의 제작 방법을 진술한다. 도 12는 기판(14) 상에 박막형 전자 소스를 제작하는 프로세스를 나타낸 것이다. 도 12에는 도 10, 도 11에서 상부 전극(11)의 하나와 하부 전극(13) 중 하나가 대향하여 형성하는 하나의 전자 소스 엘리먼트만을 추출하여 나타내고 있다. 도 12의 우측 열에는 도 10, 도 11에서의 하나의 전자 소스 엘리먼트의 평면도를 그 수직선의 주위로 90도 회전한 것을 나타내고 있다. 도 12의 좌측 열에는 도 10, 도 11에서의 하나의 전자 소스 엘리먼트의 A-B선을 따른 단면도를 나타낸다. 도 12에는 하나의 전자 소스 엘리먼트밖에 나타내지 않았지만, 실제로는 도 9, 도 11과 같이 복수의 전자 소스 엘리먼트가 매트릭스형으로 배치되어 있다.
유리 등의 절연성 기판(14) 상에 하부 전극(13)용 재료로서, Al 합금을 예를 들면 300㎚의 막 두께로 형성한다. 여기서는 Al-Nd 합금을 이용하였다. 이 Al 합금막의 형성에는, 예를 들면 스퍼터링법이나 저항 가열 증착법 등을 이용한다. 다음에, 이 Al 합금막을 포토리소그래피에 의한 레지스트 형성과, 그것에 계속되는 에칭에 의해 스트라이프형으로 가공하여 하부 전극(13)을 형성한다. 여기에서 이용하는 레지스트는 에칭에 적합한 것이면 되며, 또한 에칭도 웨트 에칭, 드라이 에칭 어느것이나 가능하다. 이것이 도 12의 (a)의 상태이다.
다음에, 레지스트를 도포하여 자외선으로 노광하여 패터닝하고, 도 12의 (b)의 레지스트 패턴(501)을 형성한다. 레지스트에는, 예를 들면 퀴논 디아자이드계의 포지티브형 레지스트를 이용한다. 다음에 레지스트 패턴(501)을 부착한 채, 양극 산화를 행하고 보호층(15)을 형성한다. 이 양극 산화는, 본 실시예에서는 화성 전압 100V 정도로 하고, 보호층(15)의 막 두께를 140㎚ 정도로 하였다. 이것이 도 12의 (c)의 상태이다.
레지스트 패턴(501)을 아세톤 등의 유기 용매로 박리한 후, 레지스트로 피복되어 있던 하부 전극(13) 표면을 양극 산화하여 절연층(12)을 형성한다. 본 실시예에서는 화성 전압을 4V로 설정하고, 절연층 막 두께를 5.5㎚로 하였다. 이것이, 도 12의 (d)의 상태이다.
다음에, 상부 전극 버스 라인에 이용하는 재료를 성막하고, 레지스트를 패터닝 에칭을 행하여 상부 전극 버스 라인(32)을 형성한다. 이것이 도 12의 (e)의 상태이다. 본 실시예에서는 상부 전극 버스 라인(32)은 막 두께 300㎚ 정도의 Al 합금과 막 두께 20㎚ 정도의 W막과의 적층막으로 형성하고, Al 합금과 W막을 2단계의 에칭으로 가공하였다. 버스 라인(32)의 재료에는 Au 등을 이용해도 된다. 또한 상부 전극 버스 라인(32)을 에칭할 때는 단부가 테이퍼 형상이 되도록 에칭한다.
다음에, Sn을 도핑한 산화 인듐, 즉 ITO(Indium Tin Oxide)막을 스퍼터링으로 형성한다. ITO막의 막 두께는 10㎚ 정도로 하였다. 레지스트와 에칭에 의한 패턴화에 의해 ITO막을 패턴화하고 상부 전극(11)으로 한다. 이것이 도 12의 (f)의 상태이며 이것이 최종적으로 원하는 구조이다.
이상의 프로세스에서, 기판(14) 상에 박막 전자 소스가 완성된다. 이 박막 전자 소스에 있어서는, 레지스트 패턴(501)으로 규정한 영역으로부터 전자가 방출된다. 전자 방출부의 주변부에 두꺼운 절연막인 보호층(15)을 형성하고 있기 때문에, 상부 전극-하부 전극 간에 인가되는 전계가 하부 전극의 모서리 또는 각부에 집중하지 않게 되어, 장시간에 걸쳐 안정적인 전자 방출 특성이 얻어진다.
도 9에서의 면판(110)에는 투광성의 유리 등을 이용한다. 우선, 표시 장치의 콘트라스트를 올릴 목적으로 블랙 매트릭스(120)를 형성한다(도 9의 (b)). 블랙 매트릭스(120)는, 도 10에 있어서 형광체(114) 간에 배치되지만, 도 10에서는 기재를 생략하였다.
다음에 적색 형광체(114A), 녹색 형광체(114B), 청색 형광체(114C)를 형성한다. 이들 형광체의 패턴화는, 통상의 음극선관의 형광면에 이용되는 것과 마찬가지로, 포토리소그래피를 이용하여 행하였다. 형광체로서는, 예를 들면 적색에 Y2O2S : Eu(P22·R), 녹색에 Zn2SiO4: Mn(P1·G1), 청색에 ZnS : Ag(P22·B)를 이용하면 된다.
계속해서, 니트로 셀룰로오스 등의 막으로 필르밍(filming)한 후, 면판(110) 전체에 Al을, 막 두께 50 ∼ 300㎚ 정도 증착하여 메탈백(122)으로 한다. 그 후, 면판(110)을 400℃ 정도로 가열하여 필르밍막이나 PVA 등의 유기물을 가열 분해한다. 이와 같이 하여, 면판(110)이 완성된다.
이와 같이 제작한 면판(110)과 기판(14)을 스페이서(60)를 사이에 두고 프릿 유리를 이용하여 밀봉 부착한다. 면판(110)에 형성된 형광체(114A, 114B, 114C)와 기판(14)과의 위치 관계는 도 10에 도시한 바와 같다. 도 11에는 기판(14) 상에 형성한 박막 전자 소스의 패턴을 도 10에 대응시켜서 나타내고 있다.
면판(110)-기판(14) 간의 거리는 1 ∼ 3㎜ 정도로 한다. 스페이서(60)는 패널 내부를 진공으로 하였을 때에 대기압의 외부로부터의 힘에 의한 패널의 파손을 막기 위해서 삽입한다. 따라서, 기판(14), 면판(110)에 두께 3㎜의 유리를 이용하여, 폭 4㎝×길이 9㎝ 정도 이하의 표시 면적의 표시 장치를 제작하는 경우에는 면판(110)과 기판(14) 자체의 기계 강도로 대기압에 견딜 수 있기 때문에, 스페이서(60)를 삽입할 필요는 없다. 스페이서(60)의 형상은, 예를 들면 도 10과 같이 한다. 여기서는, R(적), G(녹), B(청)에 발광하는 도트마다, 즉 상부 전극(11)의 3열마다 스페이서의 지주를 설치하고 있지만, 기계 강도가 견디는 범위에서 지주의 수(밀도)를 줄여도 된다. 스페이서(60)로서는, 두께 1 ∼ 3㎜ 정도의 유리나 세라믹스 등의 절연판에, 예를 들면 샌드 블러스트법 등으로 전자 소스 엘리먼트를 노출시키는 원하는 형상의 구멍을 가공한 것을 사용할 수 있다. 혹은 판형 또는 기둥형의 유리제 또는 세라믹스제의 지주를 나열하여 배치하여 스페이서(60)로 해도 된다. 또한, 도 10에서는 스페이서(60)를 수평·수직의 양 방향으로 삽입하고 있지만, 예를 들면 수평 방향에만 삽입해도 된다.
밀봉 부착한 패널은 1×10-7Torr 정도의 진공으로 배기하여 밀봉한다. 패널 내의 진공도를 고진공으로 유지하기 위해서 밀봉 직전 혹은 직후에, 패널 내의 소정의 위치(도시하지 않음)에서 게터막의 형성 또는 게터재의 활성화를 행한다. 예를 들면 Ba를 주성분으로 하는 게터재의 경우, 고주파 유도 가열에 의해 게터막을 형성할 수 있다. 이와 같이 하여, 박막 전자 소스를 이용한 표시 패널이 완성된다.
이와 같이 본 실시예에서는, 면판(110)-기판(14) 간의 거리는 1 ∼ 3㎜ 정도로 크기 때문에, 메탈백(122)에 인가하는 가속 전압을 3 ∼ 6KV와 고전압으로 할수 있다. 따라서, 상술된 바와 같이 형광체(114)에는 음극선관(CRT)용 형광체를 사용할 수 있다.
도 13은 이와 같이 하여 제작한 표시 장치 패널(100)의 구동 회로로의 결선 도면이다. 하부 전극(13)은 하부 전극 구동 회로(41)로 결선하고, 상부 전극 버스 라인(32)은 상부 전극 구동 회로(42)에 결선한다. 가속 전극(112)은 가속 전극 구동 회로(43)로 결선한다. n번째의 하부 전극(13) Kn과 m번째의 상부 전극 버스 라인(32) Cm의 교점의 도트를 (n, m)으로 나타낸다.
도 14는 각 구동 회로의 발생 전압의 파형을 나타낸다. 도 14에는 기록되어 있지 않지만, 가속 전극(112)에는 3 ∼ 6KV 정도의 전압을 항상 인가한다.
시각 t0에서는 어느 하나의 전극도 전압 제로이기 때문에 전자는 방출되지 않고, 따라서 형광체(114)는 발광하지 않는다.
시각 t1에 있어서, 하부 전극(13) K1에는 -V1이 되는 전압을, 상부 전극 버스 라인(32) C1, C2에는 +V2가 되는 전압을 인가한다. 도트 (1, 1), (1, 2)의 하부 전극(13)과 상부 전극 간에는 (V1+V2)가 되는 전압이 인가되기 때문에 (V1+ V2)를 전자 방출 개시 전압 이상으로 설정해 두면, 이 2개의 도트의 박막 전자 소스로부터는 전자가 진공(10) 중에 방출된다. 방출된 전자는 가속 전극(112)에 인가된 전압에 의해 가속된 후, 형광체(114)에 충돌하고 형광체(114)를 발광시킨다.
시각 t2에 있어서, 하부 전극(13) K2에 -V1이 되는 전압을 인가하고, 상부 전극 버스 라인(32) C1에 V2가 되는 전압을 인가하면, 마찬가지로 도트 (2, 1)이 점등한다. 이와 같이 하여, 도 14의 전압 파형을 인가하면 도 13의 사선으로 표시한 도트만이 점등한다.
이와 같이 하여, 상부 전극 버스 라인(32)에 인가하는 신호를 바꾸는 것에 의해 원하는 화상 또는 정보를 표시할 수 있다. 또한, 상부 전극 버스 라인(32)으로의 인가 전압 V1의 크기를 화상 신호에 맞추어서 적절하게 바꿈으로써 계조가 있는 화상을 표시할 수 있다.
본 발명의 박막 전자 소스를 이용하면, 높은 전자 방출 효율을 위해 다이오드 전류가 작아도 되며, 따라서 하부 전극(13) 및 상부 전극 버스 라인(32)의 배선 저항에 관한 요구가 완화된다. 또한, 구동 회로의 출력 전류도 작아도 되기 때문에, 저비용화를 도모할 수 있다. 또한, 다이오드 전류를 종래와 같이 유지하면, 전자 방출 효율 향상 분만큼, 전자 방출 전류가 증가하기 때문에, 고휘도의 표시 장치를 실현할 수 있다.
제5 실시예
도 10, 도 11, 도 15, 도 16을 이용하여 본 발명에 따른 표시 장치의 다른 실시예를 설명한다. 도 10은 표시 장치의 표시 패널을 그 면판측으로부터 본 평면도, 도 11은 표시 패널로부터 면판을 제거하고, 표시 패널의 면판측으로부터 기판(14)을 본 평면도이다. 도 15의 (a)는 도 10, 도 11 중 A-B선을 따른 단면도, 도 15의 (b)는 도 10, 도 11 중 C-D선을 따른 단면 내의 좌측 반 정도의 단면도이다(단지, 도 10, 도 11에서는 기판(14)의 도시를 생략하고 있다).
우선, 기판 상에 형성하는 박막 전자 소스의 제작 방법을 진술한다. 도 16은 기판(14) 상에 박막형 전자 소스를 제작하는 프로세스를 나타낸 것이다. 도 16에는 도 10, 도 11에 있어서 상부 전극(11)의 하나와 하부 전극(13)의 하나가 대향하여 형성하는 하나의 전자 소스 엘리먼트만을 추출하여 나타내고 있다. 도 16의 우측 열에는 도 10, 도 11에서의 하나의 전자 소스 엘리먼트의 평면도를 그 수직선의 주위로 90도 회전한 것을 나타내고 있다. 도 16의 좌측 열에는 도 10, 도 11에서의 하나의 전자 소스 엘리먼트의 A-B선을 따른 단면도를 나타낸다. 도 16에는 1개의 하나의 전자 소스 엘리먼트밖에 나타내지 않았지만, 실제로는 도 11, 도 15와 같이 복수의 전자 소스 엘리먼트가 매트릭스형으로 배치되어 있다.
유리 등의 절연성 기판(14) 상에 하부 전극(13)용 재료로서, Al 합금을 예를 들면 300㎚의 막 두께로 형성한다. 여기서는 Al-Nd 합금을 이용하였다. 이 Al 합금막의 형성에는, 예를 들면 스퍼터링법이나 저항 가열 증착법 등을 이용한다. 다음에, 이 Al 합금막을 포토리소그래피에 의한 레지스트 형성과, 그에 이어지는 에칭에 의해 스트라이프형으로 가공하고 하부 전극(13)을 형성한다. 여기서 이용하는 레지스트는 에칭에 적합한 것이면 되며 또한 에칭도 웨트 에칭, 드라이 에칭 어느 것이나 가능하다. 이것이 도 16의 (a)의 상태이다.
다음에, 레지스트를 도포하여 자외선으로 노광하여 패터닝하고, 도 16의 (b)의 레지스트 패턴(501)을 형성한다. 레지스트에는, 예를 들면 퀴논 디아자이드계의 포지티브형 레지스트를 이용한다. 다음에 레지스트 패턴(501)을 부착한 채, 양극 산화를 행하고 보호층(15)을 형성한다. 이 양극 산화는, 본 실시예에서는 화성 전압 100V 정도로 하고, 보호층(15)의 막 두께를 140㎚ 정도로 하였다. 이것이 도 16의 (c)의 상태이다.
레지스트 패턴(501)을 아세톤 등의 유기 용매로 박리한 후, 레지스트로 피복되어 있던 하부 전극(13) 표면을 양극 산화하여 절연층(12)을 형성한다. 본 실시예에서는 화성 전압을 6V로 설정하고, 절연층 막 두께를 8㎚로 하였다. 이것이 도 16의 (d)의 상태이다.
다음에, Sn을 도핑한 산화 인듐, 즉 ITO(Indium Tin Oxide)막을 스퍼터링으로 형성한다. ITO막의 막 두께는 10㎚ 정도로 하였다. 레지스트와 에칭에 의한 패턴화에 의해 ITO막을 패턴화하고 상부 전극(11)으로 한다. 이것이 도 16의 (e)의 상태이다.
다음에 레지스트(502)를 도 16의 (f)의 패턴으로 형성한 후, 전계 도금에 의해 버스 라인(32)을 형성한다. 본 실시예에서는 전계 금 도금액을 이용하여, 상부 전극(11)에 0.1A/dm2정도의 전류를 통전을 함으로써, 상부 전극(11) 상에만 선택적으로 금의 막이 성장된다. 이와 같이 하여 막 두께 400㎚ 정도의 버스 라인(32)을 형성하였다. 본 실시예에서는 금의 전계 도금을 이용하였지만, 물론 Cu, Ni 등 다른 전극 재료를 이용해도 된다.
도금에 의해 버스 라인(32)을 형성한 후, 레지스트(502)를 박리함으로써 도 16의 (g)의 구조를 얻는다. 이것은 도 15에 도시한 최종 구조이다. 이 구조의 특색은, 막 두께가 얇은 상부 전극(11)이 막 두께가 두꺼운 버스 라인(32)의 하측에 있는 것이다. 도 9와 같이 버스 라인(32) 상에 막 두께가 얇은 상부 전극(11)을 형성하면, 버스 라인(32)의 단차로 상부 전극(11)이 단선하기 쉽다는 결점이 있지만, 도 15, 도 16의 구조이면 상부 전극(11)이 형성되어 있는 표면의 단차가 대폭 감소하기 때문에, 10㎚ 정도 이하의 박막이라도 신뢰성좋게 막을 형성할 수 있다.
본 실시예의 또 하나의 포인트는 상부 전극(11)을 종막으로서 이용하여 도금에 의해 버스 라인(32)을 형성하는 것이다. 이에 따라, 버스 라인(32)이 자기 정합적으로 패턴화할 수 있기 때문에, 패턴화가 용이해짐과 함께 신뢰성도 향상한다. 이것을 가능하게 하기 위해서, 상부 전극(11)을 전자 방출부뿐만아니라, 후에 버스 라인(32)을 형성하는 장소에도 형성하고 있다.
버스 라인(32)의 성막을 도금을 이용하지 않고 형성하는 것도 가능하다. 이 실시예를 도 17에 도시하였다. 도 17의 (e)까지는 도 16의 (e)까지 동일하며, 앞의 설명에 따르면 된다. 이 후, 버스 라인(32)으로서 예를 들면 W을 스퍼터에 의해 형성한다(도 17의 (f)). 다음에 레지스트(502)를 도 17의 (g)와 같이 패턴화한 후, 암모니아와 과산화 수소수의 혼합액으로 W을 에칭하고 레지스트를 박리함으로써 도 17의 (h)의 구조를 얻는다.
이상과 같이 하여 도 15에 도시한 표시 패널의 기판(14) 상에 구성된 구조를 형성할 수 있다. 이 박막 전자 소스에 있어서는, 레지스트 패턴(501)으로 규정한 영역으로부터 전자가 방출된다. 전자 방출부의 주변부에 두꺼운 절연막인 보호층(15)을 형성하고 있기 때문에, 상부 전극-하부 전극 간에 인가되는 전계가 하부 전극의 모서리 또는 각부에 집중하지 않게 되고 장시간에 걸쳐 안정적인 전자 방출 특성이 얻어진다.
면판(110) 상의 형광체(114) 등의 구성 방법, 기판(14), 면판(110), 스페이서(60)를 조합한 패널 작성 방법 및 구동 회로로의 접속과 구동 방법 등은 먼저 진술한 실시예와 마찬가지이다.
제6 실시예
본 발명을 이용한 전자선 묘화 장치의 실시예를 도 18을 이용하여 설명한다. 전자선 묘화 장치의 경우, 전자 소스는 적어도 하나 있으면 되지만, 본 실시예에서는 박막형 전자 소스를 격자형으로 2차원 배열하여 제작한 멀티 전자선 소스(200)를 탑재한 전자선 묘화 장치에 대하여 설명한다.
멀티 전자선 소스(200)에는 표시 소자의 실시예에서 기재한 것과 동일한 구동법을 적용하고, 묘화하고자 하는 집적 회로 패턴 형상의 전자 빔을 방출시킨다. 이 전자 빔은, 블랭커(blanker: 210)를 통한 후, 전자 렌즈(220)에 의해 1/100 정도로 축소되며, 편향기(230)에 의해 편향되기 때문에, 집적 회로 패턴이 웨이퍼(240) 상에 전사된다. 이 전자선 묘화 장치는 패턴을 일괄 전사할 수 있는 것 외에, 본 발명에서 방출 효율을 향상시킨 만큼, 방출 전류 밀도가 높기 때문에, 레지스트의 감광 시간이 짧다. 따라서 종래의 전자선 묘화 장치에 비하여 처리량을 대폭 개선하는 것이 가능해진다.
이상과 같이, 본 발명에 따르면, 박막 전자 소스에 있어서, 열 전자가 통과하는 상부 전극중에서의 전자의 에너지 손실을 저감시키고, 그 결과, 전자 방출 효율이 향상된다. 이에 따라, 종래와 같은 다이오드 전류를 이용한 경우에는 높은 방출 전류가 얻어진다. 또한, 종래와 동일한 방출 전류 밀도를 원하는 경우에는종래보다 적은 구동 전류로 끝나기 때문에, 급전선 및 구동 회로의 간이화를 도모할 수 있다.
Claims (20)
- 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에, 진공 중에서 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은, Si보다도 넓은 밴드 갭폭을 구비하고 또한 도전성을 갖는 재료를 구성재로서 구비하는 것을 특징으로 하는 박막형 전자 소스.
- 제1항에 있어서, 상기 재료는 GaN 또는 SiC인 것을 특징으로 하는 박막형 전자 소스.
- 제1항에 있어서, 상기 재료의 상기 밴드 갭폭은 3eV 이상인 것을 특징으로 하는 박막형 전자 소스.
- 제3항에 있어서, 상기 재료의 저항율은 10-3Ω㎝ 이하인 것을 특징으로 하는 박막형 전자 소스.
- 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기하부 전극과 상기 상부 전극 간에 진공 중에서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 도전성 산화물을 구성재로서 구비하는 것을 특징으로 하는 박막형 전자 소스.
- 제5항에 있어서, 상기 도전성 산화물은 산화 주석, 산화 인듐 및 산화 아연으로 이루어지는 군 중에서 선택된 적어도 하나를 주성분으로 하여 구성되어 있고, 상기 상부 전극은 상기 도전성 산화물의 단층막 또는 이들의 적층막을 구비하는 것을 특징으로 하는 박막형 전자 소스.
- 제6항에 있어서, 상기 산화 주석 중 적어도 일부에 안티몬이, 상기 산화 인듐 중 적어도 일부에 주석이, 상기 산화아연 중 적어도 일부에 알루미늄이 도핑되어 있는 것을 특징으로 하는 박막형 전자 소스.
- 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 진공 중에서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 도전성 붕화물을 구성재로서 구비하는 것을 특징으로 하는 박막형 전자 소스.
- 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 진공 중에 있어서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은, 도전성 질화물을 구성재로서 구비하는 것을 특징으로 하는 박막형 전자 소스.
- 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 진공 중에서 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 Si보다도 넓은 밴드 갭폭을 구비하고 또한 도전성을 갖는 재료의 막과 금속막과의 적층막을 구비하는 것을 특징으로 하는 박막형 전자 소스.
- 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기 하부 전극과 상기 상부 전극 간에 진공 중에 있어서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극은 도전성 산화물막과 금속막의 적층막을 구비하는 것을 특징으로 하는 박막형 전자 소스.
- 하부 전극, 절연층, 상부 전극을 이 순서로 적층한 구조를 구비하고, 상기하부 전극과 상기 상부 전극 간에 진공 중에 있어서 상기 하부 전극에 대하여 상기 상부 전극이 양전압이 되는 극성의 전압을 인가했을 때에 상기 상부 전극의 표면으로부터 전자를 방출하는 박막형 전자 소스에 있어서, 상기 상부 전극으로서 도전성 산화물막, 도전성 붕화물막, 도전성 질화물막 및 금속막으로 이루어지는 군 중에서 선택된 복수의 막의 적층막을 구비하는 것을 특징으로 하는 박막형 전자 소스.
- 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 하부 전극과 상기 절연층 간에 반도체층이 형성되어 있는 것을 특징으로 하는 박막형 전자 소스.
- 청구항 제1항 내지 제13항 중 어느 한 항에 기재된 박막형 전자 소스를 여러개 배열하여 이루어지는 박막형 전자 소스 배열 기판을 전자 소스로서 구비하는 것을 특징으로 하는 박막형 전자 소스 응용 기기.
- 청구항 제1항 내지 제13항 중 어느 한 항에 기재된 박막형 전자 소스를 2차원 배열하여 이루어지는 박막형 전자 소스 배열 기판을 전자 소스로서 구비하는 것을 특징으로 하는 박막형 전자 소스 응용 기기.
- 청구항 제1항 내지 제13항 중 어느 한 항에 기재된 박막형 전자 소스를 2차원 배열하여 이루어지는 박막형 전자 소스 배열 기판과, 상기 기판에 대향 배치된 형광체를 도포한 면판과, 구동 회로를 구비하는 것을 특징으로 하는 표시 장치.
- 제16항에 있어서, 상기 상부 전극에 전류를 급전하는 급전선을 구비하고 있고, 상기 급전선은 상기 상부 전극에 있어서 상기 하부 전극과는 반대측에 형성되어 있는 것을 특징으로 하는 표시 장치.
- 제17항에 있어서, 상기 급전선은 상기 상부 전극을 종막(種膜)으로 하는 도금막인 것을 특징으로 하는 표시 장치.
- 청구항 제1항 내지 제13항 중 어느 한 항에 기재된 박막형 전자 소스와, 상기 전자 소스로부터의 전자 빔에 작용하는 전자 렌즈를 구비하는 것을 특징으로 하는 전자선 묘화 장치.
- 청구항 제1항 내지 제13항 중 어느 한 항에 기재된 박막형 전자 소스를 2차원 배열하여 이루어지는 박막형 전자 소스 배열 기판과, 상기 전자 소스로부터의 전자 빔에 작용하는 전자 렌즈를 구비하는 것을 특징으로 하는 전자선 묘화 장치.
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