KR20050037564A - 냉음극형 플랫 패널 디스플레이 - Google Patents
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Abstract
박막형 전자 소스 어레이의 상부 전극(13)에의 급전선으로 되는 상부 배선 전극(16) 아래에, 제2 층간 절연층(15)을 형성하여 단락 불량을 방지한다. 또한, 전자 방출부를 제2 층간 절연층(15)으로 제한함으로써, 전자 가속층(12)과 제1 층간 절연층(14)의 경계에 편재하는 결함을 피복하여, 경시적인 절연 파괴 불량을 억지한다.
Description
본 발명은, 하부 전극과 상부 전극, 그 사이에 협지되는 절연층 등의 전자 가속층으로 형성되며, 상기 하부 전극과 상기 상부 전극 사이에 전압을 인가함으로써 상기 상부 전극측으로부터 전자를 방출하는 박막형 전자 소스를 어레이 형상으로 배열한 기판과, 상기 제1 기판측으로부터 방출되는 전자에 의해 여기되는 복수의 형광체를 배열한 형광면을 갖는 제2 기판을 구비한 냉음극형 플랫 패널 디스플레이에 관한 것이다.
텔레비전 수신기나 퍼스널 컴퓨터 모니터, 그 밖의 각종 전자 기기의 표시 디바이스로서, 소위 플랫 패널 디스플레이가 알려져 있다. 이러한 종류의 플랫 패널 디스플레이에는, 액정 디스플레이, 유기 일렉트로루미네센스(유기 EL) 디스플레이, 플라즈마 디스플레이, 혹은 전계 방출형 패널 디스플레이(필드 에미션 디스플레이 : FED) 등이 있다.
특히, 전계 방출형 패널 디스플레이에서는, 그 전자 방출원으로서 박막형 전자 소스를 이용한 냉음극형 플랫 패널 디스플레이가 실용화의 단계에 있다. 박막형 전자 소스란, 상부 전극-전자 가속층-하부 전극의 3층 박막 구조를 기본으로 하고, 상부 전극-하부 전극 사이에 전압을 인가하여, 상부 전극의 표면으로부터 진공 중으로 전자를 방출시키는 것이다.
예를 들면, 금속-절연체-금속을 적층한 MIM(Metal-Insulator-Metal)형, 금속-절연체-반도체를 적층한 MIS(Metal-Insulator-Semiconductor)형, 금속-절연체-반도체-금속형 등이 있다.
MIM형에 대해서는, 예를 들면 일본 특개평7-65710호 공보에 개시가 있다. 또한, 금속-절연체-반도체형에 대해서는, MOS형(J. Vac. Sci. Techonol. B11(2) p.429-432(1993) 참조), 금속-절연체-반도체-금속형에서는 HEED형(high-efficiency-electro-emission device, Jpn. J. Appl. Phys. vol 36 p L939 등에 기재 참조), EL형(Electroluminescence, 응용 물리 제63권, 제6호, 592페이지 등에 기재), 다공성 실리콘형(응용 물리 제66권, 제5호, 437페이지 등에 기재) 등이 보고되어 있다.
도 1은 MIM형을 예를 들어 박막형 전자 소스의 동작 원리를 설명하는 모식도이다. 또한, 도 2는 종래의 박형 전자 소스의 소자 구조를 설명하는 모식 단면도이다. 도 1에서, 참조 부호 11은 하부 전극, 참조 부호 12는 절연층, 참조 부호 13은 상부 전극, 참조 부호 20은 진공을 나타낸다. 상부 전극(13)과 하부 전극(11) 사이에 구동 전압 Vd를 인가하여, 절연층(12) 내의 전계를 1∼10MV/㎝ 정도로 하면, 하부 전극(11) 내의 페르미 준위 근방의 전자는 터널 현상에 의해 장벽을 투과하여, 절연층(12), 상부 전극(13)의 전도대에 주입되어 열 전자로 된다.
이들 열 전자는 절연층(12) 내, 상부 전극(13) 내에서 산란되어 에너지를 손실하지만, 상부 전극(13)의 일 함수 φ 이상의 에너지를 갖는 일부의 열 전자는 진공(20) 중으로 방출된다.
다른 박막형 전자 소스도 원리는 다소 다른 것도 있지만, 얇은 상부 전극(13)을 통해 열 전자를 방출하는 점에서는 공통이다.
이러한 박막형 전자 소스는 복수개의 상부 전극(13)과, 복수개의 하부 전극(11)을 직교시켜 매트릭스를 형성하면, 임의의 장소로부터 전자선을 발생시킬 수 있기 때문에, 화상 표시 장치 등의 전자 소스에 이용할 수 있다. 지금까지, Au-Al2O3-Al 구조의 MIM(Metal-Insulator-Metal) 구조 등으로부터 전자 방출이 관측되고 있다.
또한, 통상 이러한 매트릭스 구조의 박막형 전자 소스 어레이를 형성하는 경우, 도 2에 도시한 바와 같이, 전자 방출부를 제한하고, 또한 하부 전극(11)의 배선 단부에의 전계 집중과, 양 전극간의 단락을 방지하기 위한 층간 절연층(14)과, 얇아서 시트 저항이 높은 상부 전극(13)에의 급전을 목적으로 한 상부 전극 급전 배선(15)이 전자 방출부 이외에 형성된다. 참조 부호 10은 기판, 또한 참조 부호 17은 표면 보호층이며, 참조 부호 17a는 표면 보호막 하층, 참조 부호 17b는 표면 보호막 상층이다.
박막형 전자 소스 어레이는 하부 전극(11)과 상부 전극(13) 및 상부 전극 급전 배선(16)의 XY 매트릭스에 전압을 인가하여 화상 표시 장치를 행하기 때문에, 이들 전극간의 절연이 중요하다. 절연 불량이 있으면 하부 전극(11)과, 상부 전극(13) 또는 상부 전극 급전 배선(16)간이 전기적으로 단락되어, 화상 결함을 발생시킨다. 그 때문에, 전자 가속층으로 되는 터널 절연막(12), 및 전자 방출부를 제한하는 층간 절연막(14)은 무결함인 것이 요망된다.
통상적으로, 절연 불량에는, 타임 제로 절연 파괴와 경시적 절연 파괴의 2종류의 모드가 있다. 타임 제로 절연 파괴란, 전극간에 전압이 인가된 순간에 파괴에 이르는 모드로, MIM형 전자 소스에서는, 하부 전극(11)과 상부 전극 급전 배선(16)을 절연하는 층간 절연층(14)에 이 불량이 나타난다.
한편, 경시적 절연 파괴란, 전극간에 전압을 인가할 때, 초기에는 파괴를 나타내지 않지만, 전압을 계속해서 인가하면 서서히 파괴에 이르는 모드로, MIM형 전자 소스에서는 하부 전극(11)과 상부 전극 급전 배선(16)을 절연하는 터널 절연막(12)이 이 파괴 모드를 나타낸다.
터널 절연막(12)이나 층간 절연막(14)의 형성에, 종래에는 양극 산화라는 전기 화학적인 성막법을 이용하였다. 이것은, 다른 성막 방법에 비해, 막질, 막 두께의 균일성이 매우 우수하여, 대규모(대면적) 어레이의 형성에 적합하기 때문이다.
그러나, 양극 산화를 이용한 경우의 문제점으로서, 하기 (1), (2)를 들 수 있다.
(1) 표면에 부착한 이물 등에 의해 전류가 흐르지 않는 장소가 있으면 타임 제로의 절연 파괴 불량을 야기한다.
(2) MIM형 전자 소스에서는 국소 산화의 방법을 사용하여, 두꺼운 산화막(층간 절연막(14))과 얇은 산화막(터널 절연막(12))을 구별하여 형성하고 있다. 이 경우, 양자의 경계에 중간적인 성질을 갖는 천이 영역이 개재되어, 터널 절연막에 경시적 절연 파괴를 일으키는 위크 스폿을 초래한다.
상기 (1), (2)는 소위 화소 결함의 원인으로 되어, 냉음극형 플랫 패널 디스플레이의 신뢰성을 저하시킨다. 이들 문제점을 해소하는 것이 과제로 되어 있었다.
본 발명의 목적은, 상기 종래 기술의 과제를 해소하고, 화소 결함의 발생을 저감하여 신뢰성을 향상시킨 냉음극형 플랫 패널 디스플레이를 제공하는 것에 있다.
<발명의 개시>
상기 목적을 달성하기 위해, 본 발명은, 하부 전극과 상부 전극, 그 사이에 협지되는 절연층 등의 전자 가속층으로 형성되며, 그 하부 전극과 그 상부 전극간에 전압을 인가함으로써 그 상부 전극측으로부터 전자를 방출하는 박막형 전자 소스를 어레이 형상으로 형성한 기판과, 형광면을 갖는 냉음극형 플랫 패널 디스플레이로서,
상기 박막형 전자 소스 어레이에, 전자 가속층의 영역을 제한하는 제1 층간 절연층과, 상기 상부 전극에의 급전선으로 되는 상부 전극 급전 배선을 설치하며, 또한 상기 상부 전극 급전 배선과 상기 제1 층간 절연층 사이에 제2 층간 절연층을 형성함으로써, 타임 제로의 절연 파괴 불량을 억제하였다.
또한, 본 발명은, 상기 제2 층간 절연층의 개구부를 전자 가속층 영역의 내측에 형성하여 전자 방출 영역을 제한함으로써 상기 경시적 절연 파괴를 일으키는 위크 스폿의 발생을 회피하였다.
본 발명은 특히, 상기 제1 층간 절연층이 양극 산화막이고, 상기 제2 층간 절연층이 퇴적 프로세스로 형성되어 있는 경우 유효하다. 또한 상기 하부 전극이 Al, 또는 Al 합금이고, 상기 제1 층간 절연층은 그 양극 산화막이며, 상기 제2 층간 절연층은 상기 하부 전극 및 그 양극 산화막에 대하여 선택 에칭할 수 있는 절연막 재료인 경우에 유효하다.
도 1은 박막형 전자 소스의 동작 원리를 도시하는 도면.
도 2는 종래의 박형 전자 소스의 소자 구조를 설명하는 모식 단면도.
도 3은 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 제1 실시예의 박막형 전자 소스의 소자의 모식 단면도.
도 4는 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 모식도.
도 5는 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 4에 계속되는 모식도.
도 6은 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 5에 계속되는 모식도.
도 7은 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 6에 계속되는 모식도.
도 8은 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 7에 계속되는 모식도.
도 9는 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 8에 계속되는 모식도.
도 10은 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 9에 계속되는 모식도.
도 11은 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 10에 계속되는 모식도.
도 12는 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 11에 계속되는 모식도.
도 13은 본 발명의 제1 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 12에 계속되는 모식도.
도 14는 본 발명의 제1 실시예의 구조를 이용한 경우와 종래 구조를 이용한 경우의 재양극 산화의 특성을 비교한 설명도.
도 15는 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 제2 실시예의 박막형 전자 소스의 소자의 모식 단면도.
도 16은 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 모식도.
도 17은 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 16에 계속되는 모식도.
도 18은 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 17에 계속되는 모식도.
도 19는 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 18에 계속되는 모식도.
도 20은 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 19에 계속되는 모식도.
도 21은 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 20에 계속되는 모식도.
도 22는 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 21에 계속되는 모식도.
도 23은 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 22에 계속되는 모식도.
도 24는 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 23에 계속되는 모식도.
도 25는 본 발명의 제2 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 24에 계속되는 모식도.
도 26는 본 발명의 제2 실시예의 구조를 이용한 경우와 제1 실시예의 구조를 이용한 경우의 동작 수명 특성을 비교한 설명도.
도 27은 본 발명의 제3 실시예에서의 박막형 전자 소스의 제법을 설명하는 모식도.
도 28은 본 발명의 제3 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 27에 계속되는 모식도.
도 29는 본 발명의 제3 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 28에 계속되는 모식도.
도 30은 본 발명의 제3 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 29에 계속되는 모식도.
도 31은 본 발명의 제3 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 30에 계속되는 모식도.
도 32는 본 발명의 제3 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 31에 계속되는 모식도.
도 33은 본 발명의 제3 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 32에 계속되는 모식도.
도 34는 본 발명의 제3 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 33에 계속되는 모식도.
도 35는 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 모식도.
도 36은 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 35에 계속되는 모식도.
도 37은 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 36에 계속되는 모식도.
도 38은 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 37에 계속되는 모식도.
도 39는 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 38에 계속되는 모식도.
도 40은 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 39에 계속되는 모식도.
도 41은 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 40에 계속되는 모식도.
도 42는 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 41에 계속되는 모식도.
도 43은 본 발명의 제4 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 42에 계속되는 모식도.
도 44는 본 발명의 제2 실시예의 박막형 전자 소스를 이용한 냉음극형 플랫 패널 디스플레이의 전자 소스 기판의 구조를 설명하는 모식도.
도 45는 본 발명의 냉음극형 플랫 패널 디스플레이를 구성하는 형광면 기판의 일례를 설명하는 모식도.
도 46은 도 44의 전자 소스 기판과 도 45의 형광면 기판을 접합한 냉음극형 플랫 패널 디스플레이의 구성을 설명하는 도 45의 A-A' 단면 및 B-B' 단면에 상당하는 모식 단면도.
도 47은 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 구동계를 설명하는 회로 결선도.
도 48은 도 47의 구동계에서의 구동 전압 파형도.
도 49는 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 제5 실시예를 설명하는 전자 소스 기판의 전자 방출부를 모식적으로 설명하는 주요부 단면도.
도 50은 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 모식도.
도 51은 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 50에 계속되는 모식도.
도 52는 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 51에 계속되는 모식도.
도 53은 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 52에 계속되는 모식도.
도 54는 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 53에 계속되는 모식도.
도 55는 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 54에 계속되는 모식도.
도 56은 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 55에 계속되는 모식도.
도 57은 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 56에 계속되는 모식도.
도 58은 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 57에 계속되는 모식도.
도 59는 본 발명의 제5 실시예에서의 박막형 전자 소스의 제법을 설명하는 도 58에 계속되는 모식도.
도 60은 본 발명의 제5 실시예의 전자 소스 기판의 모식적 설명도.
도 61은 도 60에 도시한 전자 소스 기판과 조합하는 형광면 기판의 모식적 설명도.
도 62는 도 60에 도시한 전자 소스 기판과 도 61에 도시한 형광면 기판을 접합시킨 냉음극형 플랫 패널 디스플레이의 구성을 설명하는 단면도.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시 형태를 첨부의 도면에 따라 보다 상세히 설명한다. 도 3은 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 제1 실시예의 전자 소스 기판의 전자 방출부를 모식적으로 설명하는 주요부 단면도, 도 4∼도 14는 도 3에 도시한 전자 소스 기판의 제조 방법의 설명도이다.
본 실시예의 전자 소스 기판의 전자 방출부는 MIM형 전자 소스 소자로 구성된다. 도 3에서, 참조 부호 10은 글래스가 바람직한 절연 기판, 참조 부호 11은 하부 전극, 참조 부호 12는 터널 절연막, 참조 부호 13은 상부 전극, 참조 부호 14는 제1 층간 절연막, 참조 부호 16은 상부 전극 급전 배선을 나타낸다. 또한, 참조 부호 17은 표면 보호층이며, 참조 부호 17a는 표면 보호막 하층, 참조 부호 17b는 표면 보호막 상층이다.
도 3에 도시한 바와 같이, 본 실시예의 MIM형 전자 소스 소자는, 그 상부 전극(13)이 상부 전극 급전 배선(16)의 테이퍼 형상의 단부와 전기적으로 접속되어 있다. 이하, 이 구조의 MIM형 전자 소스 소자의 제조 방법을 도 4∼도 14를 순서대로 참조하여 설명한다.
우선, 도 4에 도시한 바와 같이, 글래스 등의 절연성의 기판(10) 상에 하부 전극(11)용의 금속막을 성막한다. 이 하부 전극(11)의 재료로서는 Al(알루미늄)이나 Al 합금을 이용한다. 여기서는, Nd(네오디뮴)를 2원자량% 도핑한 Al-Nd 합금을 이용한다.
이 Al-Nd 합금의 성막에는, 예를 들면, 스퍼터링법을 이용하고, 막 두께는 300㎚로 하였다. 성막 후, 포토리소그래피 공정, 에칭 공정에 의해 도 4에 도시한 바와 같은 스트라이프 형상의 하부 전극(11)을 형성한다. 에칭은, 예를 들면 인산, 아세트산, 질산의 혼합 수용액(PAN)을 처리액으로 하여 웨트 에칭을 적용한다.
다음으로, 제1 층간 절연층(14), 터널 절연막(12)의 형성 방법을 도 5와 도 6을 참조하여 설명한다. 우선, 하부 전극(11) 상의 전자 방출부로 되는 부분을 레지스트막(19)으로 피복하고, 그 밖의 부분을 선택적으로 두껍게 양극 산화하여, 제1 층간 절연층(14)으로 한다. 이 양극 산화 처리의 화성 전압을 100V로 하면, 두께 약 136㎚의 제1 층간 절연층(14)이 형성된다.
다음으로, 레지스트막(19)을 제거하고, 나머지의 하부 전극(11)의 표면을 양극 산화한다. 이 때의 화성 전압을 예를 들면 6V로 하면, 하부 전극(11) 상에 두께 약 10㎚의 터널 절연층(12)이 형성된다(도 6 참조).
도 8에서는, 상부 전극 급전 배선(16)과 제2 층간 절연층(15)을 성막한다. 상부 전극 급전 배선(16)의 재료로서는, Al 혹은 Al 합금이 바람직하며, 특히 Nd를 2원자량% 도핑한 Al-Nd 합금이 바람직하다. 여기서는 스퍼터법에 의해 Al-Nd 합금을 500㎚ 두께로 성막하였다. 이 때, 기판(10)의 온도를 실온보다 높게 설정하여 Al 합금의 입자 직경을 크게 하여, 보다 저항율을 내렸다.
제2 층간 절연층(15)의 재료로서는, Al이나 그 양극 산화막에 대하여 선택 에칭이 가능한 절연막 재료가 특히 바람직하다. 예를 들면, CF4를 이용한 드라이 에칭이 가능한 Si 산화물이나 Si 질화물 등의 절연막 재료를 이용하는 것이 바람직하다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 하부 전극의 Al이나 Al 합금, 및 그 양극 산화막에 대하여, Si 산화물이나 Si 질화물을 높은 선택비로 에칭할 수 있다.
여기서는, 제2 층간 절연층(15)으로서 Si 산화물을 이용하고, 그 막 두께는 박막형 전자 소스의 구동 전압 Vd(본 실시예에서는 5∼10V)나 터널 절연층(12)의 화성 전압 VA(본 실시예에서는 6V)로 절연 파괴되지 않는 충분한 막 두께(본 실시예에서는 40㎚: 내전압은 약 40V)로 하였다.
다음으로, 도 8에 도시한 바와 같이, 포토리소그래피 공정, 에칭 공정에 의해 상부 전극 급전 배선(16)을 하부 전극(11)과는 직교하는 방향으로 스트라이프 형상으로 가공한다. 웨트 에칭에는, 예를 들면, 인산, 아세트산, 질산의 혼합 수용액(PAN)을 처리액으로서 사용한다. 이 때, 제2 층간 절연층(15)은 에칭 스토퍼의 역할을 담당하기 때문에, 상기 웨트 에칭액에 의한 제1 층간 절연층(14)에의 손상은 무시할 수 있다.
도 9에서는, 표면 보호막(17)을 형성한다. 표면 보호막(17)은 표면 보호막 하층(17a)과 표면 보호막 상층(17b)으로 이루어지며, 예를 들면 반도체 소자 등에서 절연막으로서 일반적으로 이용되고 있는 것을 이용할 수 있다. 즉, 재료로서는 SiO, SiO2, 인규산 글래스, 붕규산 글래스 등의 글래스류, Si3N4, Al2
O3, 폴리이미드 등을 이용할 수 있다.
또한, 성막법으로서는, 스퍼터링법, 진공 증착법, 화학 기상 성장법, 도포법 등을 이용할 수 있다. 예를 들면, SiO2, Al2O3, Si3N4
등의 성막에는 스퍼터링법이나 화학 기상 성장법, SiO2의 성막에는 진공 증착법, 인규산 글래스나 붕규산 글래스 등의 글래스류나 폴리이미드는 도포법 등을 이용할 수 있다.
본 실시예에서는, 표면 보호막 하층(17a)에 Si3N4를, 표면 보호막 상층(17b)에 SiO2로 이루어지는 다층막을 사용하고, 막 두께는 각각 300㎚로 하였다.
이 표면 보호막(17)은, 상부 전극을 화소마다 분리시킴과 함께, 패널이 완성된 단계에서는, 지주에 걸리는 대기압으로부터 전자 소스 소자를 보호하는 역할이 있다.
도 10에서는, 전자 방출부를 열기 위해, 포토리소그래피와 드라이 에칭에 의해 표면 보호막(17)의 일부를 개구한다. 드라이 에칭의 가스에는 CF4와 O2의 혼합 가스가 바람직하다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 표면 보호막(17)의 SiO2막이나 Si3N4막을 상부 전극 급전 배선(16)의 Al 합금에 대하여 높은 선택비로 에칭하기 때문에, 상부 전극 급전 배선(16)을 스토퍼막으로 하여 표면 보호막(17)만을 가공하는 것이 가능하다.
이에 덧붙여, 본 실시예에서는, 표면 보호막(17)을 구성하는 2개의 막(표면 보호막 하층(17a)과 표면 보호막 상층(17b))은, 각각 다른 속도로 에칭되기 때문에, 층간 절연막 하층(17a)이 보다 큰 사이드 에칭을 받아, 표면 보호막 하층(17a)이 표면 보호막 상층(17b)보다 후퇴하여, 이 부분에 "차양" 구조가 형성된다.
도 11에서는, 포토리소그래프에 의해 레지스트 패턴을 부여하고, 상술한 인산, 아세트산, 질산의 혼합 수용액(PAN)을 사용하여 전자 방출부의 상부 전극 급전 배선(16)을 제거한다. 이 때, 전자 방출부에서 후에 형성되는 상부 전극(13)과의 전기적인 접속을 도모하기 위해, 박리를 수반하면서 에칭이 진행되도록, 레지스트의 경화 온도를 통상보다 내려 밀착력을 떨어뜨렸다.
이에 의해, 상부 전극 급전 배선(16)의 단부에는, 순경사 형상 즉 매우 완만한 테이퍼(테이퍼각이 10도 이하)가 생겼다.
도 12에서, 포토리소그래피 공정, CF4와 O2의 혼합 가스를 이용한 드라이 에칭 공정에 의해 제2 층간 절연층(15)의 SiO2를 제거하고, 터널 절연막(12)을 둘러싸도록 전자 방출부를 개구한다.
CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은, 제2 층간 절연층(15)의 SiO2를, Al 합금의 양극 산화막으로 이루어지는 터널 절연막(12), 및 제1 층간 절연층(14)에 대하여 높은 선택비로 에칭하기 때문에, 터널 절연막(12)에의 손상을 적게 할 수 있다.
또한 이 때, 에칭 조건을 조정하여, 제2 층간 절연층(15)의 SiO2에 비해 레지스트 마스크가 빠르게 에칭되도록 조정하여, 단부에 완만한 경사 형상을 주도록 하였다. 이에 의해 이 부분에서의 상부 전극의 피복 불량을 방지할 수 있었다. 노출된 터널 절연막(12)에는, 재차 양극 산화를 실시하여, 가공에 의한 손상을 수복한다.
마지막으로, 도 13에 도시한 바와 같이, 상부 전극막(13)을 형성하여 전자 소스 기판이 완성된다. 상부 전극막(13)의 성막은 스퍼터로 행한다. 상부 전극(13)으로서는, 예를 들면 Ir, Pt, Au의 적층막을 이용하여, 각각의 막 두께는 수㎚로 한다. 이 때, 상부 전극(13)은, 상술한 "차양"부에서 피복 불량을 일으켜 화소마다 분리된다. 이에 의해, 포토리소그래피 등에 기인하는 상부 전극이나 터널 절연막(12)에의 부수적인 오염이나 가공 손상을 회피할 수 있다.
본 실시예의 효과는, 화상 표시를 행함으로써 직접 확인할 수 있지만, 그 이외에도 상술한 재양극 산화 특성을 보는 것으로도 확인할 수 있다.
도 14는 본 발명의 제1 실시예의 구조를 이용한 경우와 종래 구조를 이용한 경우의 재양극 산화의 특성을 비교한 설명도로서, 화성 전압 VA=6V일 때의 정전압 인가 상태에서의 본 발명의 제1 실시예의 구조의 재양극 산화의 화성 전류 특성을 (a), 제2 층간 절연층(15)을 갖지 않는 종래 구조의 재양극 산화의 화성 전류 특성을 (b)에 도시한다.
도 14의 (a)에 도시한 바와 같이, 제2 층간 절연층(15)을 갖지 않는 종래 구조에서는, 산화 중에 제1 층간 절연층(14)에 절연 파괴가 자주 발생하여, 화성 전류의 증대가 관측된다. 이에 대하여, 제2 층간 절연층(15)을 갖는 본 실시예의 구조에서는, 도 14의 (a)에 도시한 바와 같이, 화성 전류는 산화의 진행에 따라 단조롭게 감소하고 있다. 이것은, 본 발명의 구조가, 제1 층간 절연층(14)의 결함이 있어도 제2 층간 절연층(15)이 결함을 보호하여, 화성 전압 VA에 대하여 충분한 절연 내성을 확보하고 있는 것을 나타내고 있다. 이것은 제2 층간 절연층(15)의 결함이, 제1 층간 절연층(14)의 결함 위치와 중첩될 가능성은 매우 드물기 때문이다.
또한, 본 실시예에서는, 상부 전극 급전 배선(16)의 형성 전에 터널 절연막(12)을 사전에 양극 산화로 형성하고, 상부 전극 급전 배선(16) 등의 가공 후, 터널 절연막(12)의 재산화를 행하여 손상을 수복하였다. 이에 대하여, 상부 전극 급전 배선(16) 등의 가공 후, 비로소 터널 절연층(12)의 양극 산화를 행하는 것도 가능하다. 이 방법에서는, 터널 절연막(12)을 형성하는 산화가 1회로 완료되기 때문에 공정 단축이 가능하게 된다.
본 실시예의 구조를 갖는 전자 소스 기판과 형광면 기판을 접합하여 냉음극형 플랫 패널 디스플레이를 구성한 결과, 화소 결함의 발생을 저감하여 신뢰성을 향상한 냉음극형 플랫 패널 디스플레이가 얻어졌다.
다음으로, 본 발명의 제2 실시예에 대하여 설명한다.
도 15는 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 제2 실시예의 전자 소스 기판의 전자 방출부를 모식적으로 설명하는 주요부 단면도, 도 16∼도 25는 도 15에 도시한 전자 소스 기판의 제조 방법의 설명도이다.
도 15에 도시한 바와 같이, 본 실시예의 전자 소스 기판의 전자 방출부는, 제2 층간 절연층(15)의 개구 영역이 터널 절연막(12)의 영역의 내측에 형성되어 있는 점을 특징으로 하고, 다른 구성은 도 3에서 설명한 것과 마찬가지이다.
도 16∼도 25를 참조하여 도 15에 도시한 단면 구조를 갖는 전자 방출부에 대하여, 그 제조 방법을 설명한다. 본 실시예에 의한 전자 방출부는, 층간 절연막의 결함에 의한 하부 전극과 상부 전극 급전 배선과의 초기적인 단락 불량을 저감할 뿐만 아니라, 터널 절연막(12)의 막질을 향상시켜, 경시적 절연 파괴를 억제하는 효과가 있다.
도 16에서, 글래스 등의 절연성의 기판(10) 상에 하부 전극(11)용의 금속막을 성막한다. 하부 전극(11)의 구성 재료로서는 Al이나 Al 합금을 이용한다. 여기서는, Nd를 2원자량% 도핑한 Al-Nd 합금을 이용하였다. 이 성막에는, 예를 들면, 스퍼터링법을 이용하고, 그 막 두께는 300㎚로 하였다. 성막 후에는 포토리소그래피 공정, 에칭 공정에 의해 도 3에 도시한 바와 같은 스트라이프 형상의 하부 전극(11)을 형성한다. 에칭은 예를 들면 인산, 아세트산, 질산의 혼합 수용액에 의한 웨트 에칭을 적용한다.
다음으로, 보호 절연막(14), 터널 절연막(12)의 형성 방법을 도 17과 도 18을 이용하여 설명한다. 우선, 하부 전극(11) 상의 전자 방출부로 되는 부분을 레지스트막(19)으로 피복하고, 그 밖의 부분을 선택적으로 두껍게 양극 산화하여 제1 층간 절연층(14)으로 한다. 화성 전압을 100V로 하면, 두께 약 136㎚의 제1 층간 절연층(14)이 형성된다.
다음으로, 레지스트막(19)을 제거하고, 나머지의 하부 전극(11)의 표면을 양극 산화한다. 이 양극 산화는, 예를 들면, 화성 전압을 6V로 하면, 하부 전극(11) 상에 두께 약 10㎚의 터널 절연층(12)이 형성된다. 여기서의 양극 산화에 사용하는 화성액으로서, 일본 특개평11-135316호 공보에 기재된 비수계 화성액을 이용하면, 터널 절연막(12)의 막질 향상을 기대할 수 있다.
상기 일본 특개평11-135316호 공보에서, 이들 화성액으로 양극 산화한 터널 절연막은, 경시적인 절연 파괴에 대하여 내성을 갖는 것이 개시되어 있다.
도 19에서는 상부 전극 급전 배선(16)과 제2 층간 절연층(15)을 성막한다. 상부 전극 급전 배선(16)의 재료로서는, Al 혹은 Al 합금이 바람직하고, 특히 Nd를 2원자량% 도핑한 Al-Nd 합금이 바람직하다. 여기서는 스퍼터법에 의해 Al-Nd 합금을 500㎚ 두께로 성막하였다. 이 때, 기판(10)의 온도를 실온보다 높게 설정하여 Al 합금의 입자 직경을 크게 하여, 보다 저항율을 내렸다.
제2 층간 절연층(15)의 재료로서는, Al이나 그 양극 산화막에 대하여 선택 에칭할 수 있는 절연막 재료가 특히 바람직하다. 예를 들면, CF4를 이용한 드라이 에칭할 수 있는 Si 산화물이나 Si 질화물 등의 절연막 재료를 이용하는 것이 바람직하다.
CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 하부 전극의 Al이나 Al 합금, 및 그 양극 산화막에 대하여, Si 산화물이나 Si 질화물을 높은 선택비로 에칭할 수 있다.
여기서는, 제2 층간 절연층(15)으로서 Si 산화물을 이용하고, 그 막 두께는 박막형 전자 소스의 구동 전압 Vd(본 실시예에서는 5∼10V)나 절연층(12)의 화성 전압 VA(본 실시예에서는 6V)로 절연 파괴되지 않는 충분한 막 두께(본 실시예에서는 40㎚ : 내전압은 약 40V)로 하였다.
도 20에서, 포토리소그래피 공정, 에칭 공정에 의해 상부 전극 급전 배선(16)을 하부 전극(11)과는 직교하는 방향으로 스트라이프 형상으로 가공한다. 웨트 에칭에는, 예를 들면, 인산, 아세트산, 질산의 혼합 수용액(PAN)을 사용한다. 이 때, 제2 층간 절연층(15)은 에칭 스토퍼의 역할을 담당하기 때문에, 상기 웨트 에칭액에 의한 제1 층간 절연층(14)에의 손상은 무시할 수 있다.
도 21에서는 표면 보호막(17)을 형성한다. 표면 보호막(17)은 표면 보호막 하층(17a)과 표면 보호막 상층(17b)으로 이루어지며, 이 표면 보호막(17)은, 예를 들면 반도체 소자 등에서 절연막으로서 일반적으로 이용되고 있는 것을 이용할 수 있다. 즉, 재료로서는 SiO, SiO2, 인규산 글래스, 붕규산 글래스 등의 글래스류, Si3N4, Al2O3, 폴리이미드 등을 이용할 수 있다. 또한 성막법으로서는, 스퍼터링법, 진공 증착법, 화학 기상 성장법, 도포법 등을 이용할 수 있다.
예를 들면, SiO2, Al2O3, Si3N4 등의 성막에는 스퍼터링법이나 화학 기상 성장법, SiO2의 성막에는 진공 증착법, 인규산 글래스나 붕규산 글래스 등의 글래스류나 폴리이미드는 도포법 등을 이용할 수 있다. 본 실시예에서는, 표면 보호막 하층(17a)에 Si3N4를, 표면 보호막 상층(17b)에는 SiO2로 이루어지는 다층막을 사용하고, 막 두께는 각각 300㎚로 하였다.
이 표면 보호막(17)은, 상부 전극(11)을 화소마다 분리시킴과 함께, 패널 디스플레이가 완성된 단계에서는, 전자 소스 기판과 형광면 기판의 접합 간격을 규정하는 지주에 걸리는 대기압으로부터 전자 소스 소자를 보호하는 역할이 있다.
도 22에서는, 전자 방출부를 열기 위해, 포토리소그래피와 드라이 에칭에 의해 표면 보호막(17)의 일부를 개구한다. 드라이 에칭의 가스에는 CF4와 O2의 혼합 가스가 바람직하다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 표면 보호막(17)의 SiO2나 Si3N4막을 상부 전극 급전 배선(16)의 Al 합금에 대하여 높은 선택비로 에칭하기 때문에, 상부 전극 급전 배선(16)을 스토퍼막으로 하여 표면 보호막(17)만을 가공하는 것이 가능하다. 이에 덧붙여, 본 실시예에서는, 표면 보호막(17)을 구성하는 2개의 막(표면 보호막 하층(17a)과 표면 보호막 상층(17b))은, 각각 서로 다른 속도로 에칭되기 때문에, 층간 절연막 하층(17a)이 보다 큰 사이드 에칭을 받아, 표면 보호막 하층(17a)이 표면 보호막 상층(17b)보다 후퇴하여, 이 부분에 "차양" 구조가 형성된다.
도 23에서는, 포토리소그래피에 의해 레지스트 패턴을 부여하고, 상술한 인산, 아세트산, 질산의 혼합 수용액(PAN)을 사용하여 전자 방출부의 상부 전극 급전 배선(16)을 제거한다. 이 때, 전자 방출부에서 후에 형성되는 상부 전극(13)과의 전기적인 접속을 도모하기 위해, 박리를 수반하면서 에칭이 진행되도록, 레지스트의 경화 온도를 통상보다 내려 밀착력을 떨어뜨렸다. 이에 의해, 상부 전극 급전 배선(16)의 단부에는, 순경사 형상 즉 매우 완만한 테이퍼(테이퍼각이 10도 이하)가 생겼다.
도 24에서는, 포토리소그래피 공정, CF4와 O2의 혼합 가스를 이용한 드라이 에칭 공정에 의해 제2 층간 절연층(15)의 SiO2를 드라이 에칭하여, 터널 절연막(12)을 둘러싸도록 전자 방출부를 개구한다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 제2 층간 절연층(15)의 SiO2를, Al 합금의 양극 산화막으로 이루어지는 터널 절연막(12), 및 제1 층간 절연층(14)에 대하여 높은 선택비로 에칭하기 때문에, 터널 절연막(12)에의 손상을 적게 할 수 있다.
또한 이 때, 에칭 조건을 조정하여, 제2 층간 절연층(15)의 SiO2에 비해 레지스트 마스크가 빠르게 에칭되도록 조정하여, 단부에 완만한 경사 형상을 부여하도록 하였다. 이에 의해 이 부분에서의 상부 전극의 피복 불량에 기인하는 단선을 방지할 수 있었다. 노출된 터널 절연막(12)에는, 재차 양극 산화를 실시하여, 가공에 의한 손상을 수복한다.
마지막으로, 도 25에 도시한 바와 같이, 상부 전극막(13)을 형성하여 전자 소스 기판이 완성된다. 상부 전극막(13)의 성막은 스퍼터로 행한다. 상부 전극(13)으로서는, 예를 들면 Ir, Pt, Au의 적층막을 이용하고, 각각의 막 두께는 수㎚로 한다. 이 때, 상부 전극(13)은, 상술한 "차양"부에서 피복 불량을 일으켜, 화소마다 분리된다. 이에 의해 포토리소그래피 등에 기인하는 상부 전극막(13)이나 터널 절연막(12)에의 부수적인 오염이나 가공 손상을 회피할 수 있다.
도 26은 본 발명의 제2 실시예의 구조를 이용한 경우와 제1 실시예의 구조를 이용한 경우의 동작 수명 특성을 비교한 설명도이다. 도 26은 일정 전류를 다이오드에 흘리는 데 필요한 다이오드 전압의 증가분을 동작 시간에 대하여 측정하여 플롯한 것이다.
터널 다이오드에서, 절연막에 주입된 전자는, 전도대를 주행하는 중에 비탄성 산란을 받아, 일부가 절연막 내에 포획된다. 포획된 전자는 절연막 내의 전계를 완화하기 위해, 장벽의 두께가 증가한다. 이에 의해, 전자 주입이 억제된다. 따라서, 일정한 다이오드 전류를 유지하기 위해서는, 인가하는 전압을 늘릴 필요가 있다. 본 발명자들의 경험에서는, 이 전압 증가분이 0.5V에 도달하면 절연막이 진성 파괴에 이르는 경향에 있는 것을 알고 있다.
본 발명의 제1 실시예에서 설명한 MIM형의 전자 방출 구조의 경우, 다이오드 전압의 상승은 3,000 시간에서 0.3V, 그 후 10,000 시간에서 절연 파괴에 이르렀다. 이에 대하여, 본 발명의 제2 실시예의 구조의 경우, 전압 상승은 20,000 시간 경과의 시점에서 0.2V로, 파괴에 이르지 않는 것이 확인되었다.
이 이유에 대해서는, 아직 불분명한 점도 있지만, 본 발명자들은 다음과 같이 생각하고 있다.
제1 실시예와 제2 실시예의 차이는, 전자 방출 영역을 정하는 방식에 있다. 제1 실시예에서는, 제1 층간 절연층에 의해 경계가 형성되어 있다. 제1 층간 절연층에서는, 비산화 영역을 형성하기 때문에, 레지스트 패턴을 마스크로 한 국소 산화의 방법을 이용하고 있다. 이 경우, 레지스트 패턴의 엣지에서 산화가 완전하게 억지되지 않는다.
실제로는, 그것보다 1㎛ 정도 가로 방향 내측까지 산화가 진행된다. 이 가로 방향의 산화 진행에 의해, 산화막 두께가 제로(혹은, 자연 산화막)로부터 140㎚(100V 산화)까지 연속적으로 변화된 중간 영역이 형성된다. 이 상태에서 다음 공정으로 진행하여, 양극 산화에 의해 터널 산화막을 형성하면, 이 중간 영역에서 6V에 상당하는 막 두께를 갖는 부분까지가, 재차 산화를 받게 된다. 소위 2중의 산화를 받은 이 영역은, 터널 산화막과 층간 절연막의 중간적인 성질을 나타낸다. 정상적인 터널 절연막 영역에 비해, 이 영역에는 트랩 순위나 결함이 많이 포함되어 있는 것으로 추정되며, 터널 다이오드로서 동작시키면, 전자 주입에 대하여 경시 열화가 현저하게 나타날 것으로 생각된다.
이에 대하여 제2 실시예에서는, 상기 중간 영역은 제2 층간 절연층으로 피복되기 때문에, 터널 다이오드의 동작에는 기여하지 않는다. 이것이 경시적인 절연 파괴 모드를 억제할 수 있는 이유인 것으로 생각된다.
본 실시예의 구조를 갖는 전자 소스 기판과 형광면 기판을 접합하여 냉음극형 플랫 패널 디스플레이를 구성한 결과, 화소 결함의 발생을 저감하여 신뢰성을 향상시킨 냉음극형 플랫 패널 디스플레이가 얻어졌다.
다음으로, 본 발명의 제3 실시예를 도 27∼도 33을 참조하여 상세히 설명한다. 본 실시예는, 제2 층간 절연층(15)의 개구 영역이 터널 절연막(12)의 영역의 내측에 형성되어 있는 점에서는, 제2 실시예와 마찬가지의 구조이다. 그러나, 본 실시예는, 테이퍼 가공의 버스 배선을 이용하는 대신에, 접속용의 박막 전극을 갖는 것을 특징으로 한다. 이 구조는, 제2 실시예에 비해, 테이퍼 가공의 프로세스가 불필요하기 때문에, 버스 배선의 후막화에 대응하기 쉽다고 하는 이점이 있다.
본 실시예는, 전자 소스 기판에 터널 절연막(12)을 형성할 때까지는, 제2 실시예를 설명하는 도 16∼도 18과 동일하기 때문에 반복의 설명은 생략하고, 버스 전극의 형성부터 설명한다.
도 27에서는, 터널 절연막(12) 상에 상부 전극 급전 배선(16)과 제2 층간 절연막(15)을 성막한다. 본 실시예에서는, 상부 전극 급전 배선(16)은 상부 전극 급전 배선 하층(16a)과 상부 전극 급전 배선 상층(16b)의 2층 구조로 되어 있다.
상부 전극 급전 배선 하층(16a)의 재료로서는, 고융점 금속, 예를 들면 Ti, Cr, W 등, Mo, Nb 또는 이들의 규소 화합물(실리사이드)이 바람직하다. 특히, 제2 층간 절연층(15)에 대하여 선택적으로 웨트 에칭이 가능하기 때문에, Cr, W가 바람직하다. 상부 전극 급전 배선 상층(16b)의 재료로서는, Al 혹은 Al 합금이 바람직하고, 특히 Nd를 2원자량% 도핑한 Al-Nd 합금이 바람직하다. 여기서는, 스퍼터법에 의해 Cr과 Al-Nd 합금을, 각각 20㎚와 500㎚ 두께로 성막하였다. 이 때, 기판 온도를 실온보다 높게 설정하여 Al 합금의 입자 직경을 크게 하여, 보다 저항율을 내리는 것도 가능하다.
제2 층간 절연층(15)으로서는, Al이나 그 양극 산화막에 대하여 선택 에칭할 수 있는 절연막 재료가 특히 바람직하다. 예를 들면, CF4를 이용한 드라이 에칭할 수 있는 Si 산화물이나 Si 질화물 등의 절연막 재료를 이용하는 것이 바람직하다.
CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 하부 전극의 Al이나 Al 합금, 및 그 양극 산화막에 대하여, Si 산화물이나 Si 질화물을 높은 선택비로 에칭할 수 있다.
여기서는, 제2 층간 절연층(15)으로서 Si 산화물을 이용하고, 막 두께는 박막형 전자 소스의 구동 전압 Vd(본 실시예에서는 5∼10V)나 절연층(12)의 화성 전압 VA(본 실시예에서는 6V)로 절연 파괴되지 않는 충분한 막 두께(본 실시예에서는 40㎚ : 내전압은 약 40V)로 하였다.
도 28에서는, 포토리소그래피 공정, 에칭 공정에 의해 상부 전극 급전 배선(16a, 16b)을 하부 전극(11)과는 직교하는 방향으로 스트라이프 형상으로 가공한다. 웨트 에칭에는, 예를 들면, Al 합금에 대해서는 인산, 아세트산, 질산의 혼합 수용액(PAN)을, Cr에 대해서는 질산 세륨 2암모늄 수용액을 사용한다. 이 때 제2 층간 절연층(15)은, 에칭 스토퍼의 역할을 담당하기 때문에, 상기 웨트 에칭액에 의한 제1 층간 절연층(14)에의 손상은 무시할 수 있다.
도 29에서는 표면 보호막을 형성한다. 표면 보호막(17)은 예를 들면 반도체 소자 등에서 절연막으로서 일반적으로 이용되고 있는 것을 이용할 수 있다. 즉, 표면 보호막(17)의 재료로서는, SiO, SiO2, 인규산 글래스, 붕규산 글래스 등의 글래스류, Si3N4, Al2O3, 폴리이미드 등을 이용할 수 있다.
또한, 성막법으로서는, 스퍼터링법, 진공 증착법, 화학 기상 성장법, 도포법 등을 이용할 수 있다. 예를 들면, SiO2, Al2O3, Si3N4
등의 성막에는 스퍼터링법이나 화학 기상 성장법, SiO2의 성막에는 진공 증착법, 인규산 글래스나 붕규산 글래스 등의 글래스류나 폴리이미드는 도포법 등을 이용할 수 있다.
본 실시예에서는, 표면 보호막 하층(17a)에 Si3N4를, 표면 보호막 상층(17b)에는 SiO2로 이루어지는 다층막을 사용하고, 막 두께는 각각 300㎚로 하였다. 이 표면 보호막(17)은, 상부 전극(13)을 화소마다 분리시킴과 함께, 패널 디스플레이가 완성된 단계에서는, 전자 소스 기판과 형광면 기판의 접합 간격을 규정하는 지주에 걸리는 대기압으로부터 전자 소스 소자를 보호하는 역할이 있다.
도 30에서는, 전자 방출부를 열기 위해, 포토리소그래피와 드라이 에칭에 의해 표면 보호막(17)의 일부를 개구한다. 드라이 에칭의 가스에는 CF4와 O2의 혼합 가스가 바람직하다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은, 표면 보호막(17)의 SiO2나 Si3N4막을 상부 전극 급전 배선(16)의 Al 합금에 대하여 높은 선택비로 에칭하기 때문에, 상부 전극 급전 배선 상층(16b)을 스토퍼막으로 하여 표면 보호막(17)만을 가공하는 것이 가능하다.
이에 덧붙여, 본 실시예에서는, 표면 보호막(17)을 구성하는 2개의 막(표면 보호막 하층(17a)과 표면 보호막 상층(17b))은, 각각 서로 다른 속도로 에칭을 받기 때문에, 층간 절연막 하층(17a)이 보다 큰 사이드 에칭을 받아, 표면 보호막 하층(17a)이 표면 보호막 상층(17b)보다 후퇴하고, 이 부분에 "차양" 구조가 형성된다.
도 31에서는, 포토리소그래피에 의해 레지스트 패턴을 부여하고, 상술한 인산, 아세트산, 질산의 혼합 수용액(PAN)을 사용하여 전자 방출부의 상부 전극 급전 배선 상층(16b)을 제거한다.
계속해서, 도 32에 도시한 바와 같이, 포토리소그래피에 의해 레지스트 패턴을 부여하고, 상술한 질산 세륨 2암모늄 수용액을 사용하여, 전자 방출부의 상부 전극 급전 배선 하층(16a)을 제거한다. 이 때, 전자 방출부에서 후에 형성되는 상부 전극(13)과의 전기적인 접속을 도모하기 위해, 상부 전극 급전 배선 하층(16a)이 상부 전극 급전 배선 상층(16b)으로부터 비어져 나오도록 패터닝한다. 상부 전극 급전 배선 하층(16a)의 두께는 불과 수십㎚이기 때문에, 이 부분에서 단절(段切)을 일으키지 않고 상부 전극(13)과의 전기적 접속을 취할 수 있다.
도 33에서는, 포토리소그래피 공정, CF4와 O2의 혼합 가스를 이용한 드라이 에칭 공정에 의해 제2 층간 절연층(15)의 SiO2를 드라이 에칭하여, 터널 절연막(12)의 내측에 전자 방출부를 개구한다.
CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 제2 층간 절연층(15)의 SiO2를, Al 합금의 양극 산화막으로 이루어지는 터널 절연막(12), 및 제1 층간 절연층(14)에 대하여 높은 선택비로 에칭하기 때문에, 터널 절연막(12)에의 손상을 적게 할 수 있다.
또한 이 때, 에칭 조건을 조정하여, 제2 층간 절연층(15)의 SiO2에 비해 레지스트 마스크가 빠르게 에칭되도록 조정하여, 단부에 완만한 경사 형상을 부여하도록 하였다. 이에 의해, 이 부분에서의 상부 전극(13)의 피복 불량에 기인하는 단선을 방지할 수 있다. 노출된 터널 절연막(12)에는 재차 양극 산화를 실시하여, 가공에 의한 손상을 수복한다.
마지막으로, 도 34에 도시한 바와 같이, 상부 전극막(13)을 형성하여 전자 소스 기판이 완성된다. 상부 전극막(13)의 성막은 스퍼터로 행한다. 상부 전극(13)으로서는, 예를 들면 Ir, Pt, Au의 적층막을 이용하고, 각각의 막 두께는 수㎚로 한다. 이 때, 상부 전극(13)은, 상술한 "차양"부에서 피복 불량을 일으켜, 화소마다 분리된다. 이에 의해, 포토리소그래피 등에 기인하는 상부 전극(13)이나 터널 절연막(12)에의 부수적인 오염이나 가공 손상을 회피할 수 있다.
본 실시예에서는, 상부 전극 급전 배선(16)에 상부 전극(13)과의 접속을 위한 테이퍼 가공을 실시할 필요가 없다. 이것은, 레지스트와의 선택비와 무관하게 상부 전극 급전 배선(16)의 막 두께를 설정할 수 있는 것을 의미하며, 그 급전 배선(16)의 저저항화를 도모하는 데 유리한 소자 구조라고 할 수 있다.
본 실시예의 구조를 갖는 전자 소스 기판과 형광면 기판을 접합하여 냉음극형 플랫 패널 디스플레이를 구성한 결과, 화소 결함의 발생을 저감하여 신뢰성을 향상시킨 냉음극형 플랫 패널 디스플레이가 얻어졌다.
다음으로, 본 발명의 제4 실시예에 대하여, 도 35∼도 43을 참조하여 설명한다.
본 실시예는, 제2 층간 절연층(15)의 개구 영역이 터널 절연막(12)의 영역의 내측에 형성되어 있는 점에서는 앞서 설명한 제2 실시예와 동일하다. 그러나, 본 실시예에서는, 두꺼운 양극 산화막을 제2 층간 절연층에 이용하는 대신에, 제1 층간 절연층이 제2 층간 절연층을 겸하고 있는 점에 특징을 갖는다. 이 구조는, 제2 실시예에 비해, 국소적으로 두꺼운 양극 산화를 실시하는 처리가 없기 때문에, 제조 공정을 간략화할 수 있다고 하는 이점이 있다.
우선, 도 35에 도시한 바와 같이, 제2 실시예와 동일하게, 기판(10) 상에 하부 전극 배선(11)을 형성한다.
다음으로, 도 36에서는, 하부 전극 배선(11)을 양극 산화하여, 전면에 터널 절연막(12)을 형성한다. 이 형성 조건은 제2 실시예에서 개시한 조건에 따른다.
도 37에서는, 상부 전극 급전 배선(16)과 제2 층간 절연막 하층(14a) 및 제2 층간 절연막 상층(14b)을 성막한다.
본 실시예에서는, 제2 층간 절연층(14)을 2층 구조로 하였다. 이것은, 제2 층간 절연층(14)의 단부에서 상부 전극(13)이 피복 불량을 일으켜 단선하지 않도록, 순경사 형상 즉 완만한 경사 형상을 갖게 하기 위해서이다. 이 경사 형상의 가공에는, 드라이 에칭 시에 마스크재와 피에칭재의 속도비를 1보다 크게 하면 된다.
여기서는, 제2 층간 절연막 상층(14b)을 마스크재로 하여, 에칭 속도차를 이용하여 경사 구조를 도입하였다. 그러나, 이 밖에도 제2 층간 절연막 상층(14b) 대신에, 마스크재로서 통상의 레지스트 패턴을 이용하고, 에칭 조건(가스 조성 등)을 조정하여 동일한 목적을 달성하는 것도 가능한 것은 물론이다.
제2 층간 절연층(14)으로서는, Al이나 그 양극 산화막에 대하여 선택 에칭할 수 있는 절연막 재료가 특히 바람직하다. 예를 들면 CF4를 이용한 드라이 에칭할 수 있는 Si 산화물이나 Si 질화물 등의 절연막 재료를 이용하는 것이 바람직하다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 하부 전극의 Al이나 Al 합금, 및 그 양극 산화막에 대하여, Si 산화물이나 Si 질화물을 높은 선택비로 에칭할 수 있다.
여기서는, 제2 층간 절연층 하층(14a)으로서 Si 산화물을 이용하고, 그 막 두께는 박막형 전자 소스의 구동 전압 Vd(본 실시예에서는 5∼10V)나 절연층(12)의 화성 전압 VA(본 실시예에서는 6V)로 절연 파괴되지 않는 충분한 막 두께로 한다. 본 실시예에서는 200㎚(내전압은 약 200V)로 하였다. 제2 층간 절연층 상층(14b)으로는, 질화 규소 SiNx가 바람직하다. 여기서는, 스퍼터법에 의해 SiOx, SiNx
, Al 합금을 각각, 200㎚, 20㎚, 500㎚ 두께로 성막하였다. Al 합금의 성막 시, 기판 온도를 실온보다 높게 설정하여 Al 합금의 입자 직경을 크게 하여 저항율을 내리는 것도 가능하다.
도 38에서는, 포토리소그래피 공정, 에칭 공정에 의해 상부 전극 급전 배선(16)을 하부 전극(11)과는 직교하는 방향으로 스트라이프 형상으로 가공한다. 웨트 에칭에는, 예를 들면, Al 합금에 대해서는 인산, 아세트산, 질산의 혼합 수용액(PAN)을 사용한다. 이 때 제2 층간 절연층(14)은 에칭 스토퍼의 역할을 담당하기 때문에, 상기 웨트 에칭액에 의한 하부 전극(11)에의 손상은 무시할 수 있다.
도 39에서는 표면 보호막(17)을 형성한다. 표면 보호막(17)은, 예를 들면 반도체 소자 등에서 절연막으로서 일반적으로 이용되고 있는 것을 이용할 수 있다. 즉, 표면 보호막(17)의 재료로서는, SiO, SiO2, 인규산 글래스나 붕규산 글래스 등의 글래스류, Si3N4, Al2O3, 폴리이미드 등을 이용할 수 있다.
또한, 이 성막법으로서는, 스퍼터링법, 진공 증착법, 화학 기상 성장법, 도포법 등을 이용할 수 있다. 예를 들면, SiO2, Al2O3, Si3N
4 등의 성막에는 스퍼터링법이나 화학 기상 성장법, SiO2의 성막에는 진공 증착법, 인규산 글래스나 붕규산 글래스 등의 글래스류나 폴리이미드는 도포법 등을 이용할 수 있다.
본 실시예에서는, 표면 보호막 하층(17a)에 Si3N4를, 표면 보호막 상층(17b)에는 SiO2로 이루어지는 다층막을 사용하고, 그 막 두께는 각각 300㎚로 하였다. 이 표면 보호막(17)은, 상부 전극(13)을 화소마다 분리시킴과 함께, 패널 디스플레이가 완성된 단계에서는, 전자 소스 기판과 형광면 기판의 접합 간격을 규정하는 지주에 걸리는 대기압으로부터 전자 소스 소자를 보호하는 역할이 있다.
도 40에서는, 전자 방출부를 열기 위해, 포토리소그래피와 드라이 에칭에 의해 표면 보호막(17)의 일부를 개구한다. 드라이 에칭의 가스에는 CF4와 O2의 혼합 가스가 바람직하다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은, 표면 보호막(17)의 SiO2나 Si3N4막을 상부 전극 급전 배선(16)의 Al 합금에 대하여 높은 선택비로 에칭하기 때문에, 상부 전극 급전 배선 상층(16b)을 스토퍼막으로 하여 표면 보호막(17)만을 가공하는 것이 가능하다.
이에 덧붙여, 본 실시예에서는, 표면 보호막(17)을 구성하는 2개의 막(표면 보호막 하층(17a)과 표면 보호막 상층(17b))은, 각각 서로 다른 속도로 에칭을 받기 때문에, 층간 절연막 하층(17a)이 보다 큰 사이드 에칭을 받아, 이 부분에 "차양" 구조가 형성된다.
도 41에서는, 포토리소그래피에 의해 레지스트 패턴을 부여하고, 상술한 인산, 아세트산, 질산의 혼합 수용액(PAN)을 사용하여 전자 방출부의 상부 전극 급전 배선 상층(16)을 제거한다. 이 때, 전자 방출부에서 후에 형성되는 상부 전극(13)과의 전기적인 접속을 도모하기 위해, 박리를 수반하면서 에칭이 진행되도록, 레지스트의 경화 온도를 통상보다 내려 밀착력을 떨어뜨렸다. 이에 의해, 상부 전극 급전 배선(16)의 단부에는, 순경사 형상 즉 매우 완만한 테이퍼(테이퍼각이 10도 이하)가 생겼다.
도 42에서, 포토리소그래피 공정, CF4와 O2의 혼합 가스를 이용한 드라이 에칭 공정에 의해 제2 층간 절연막 상층(14b)의 SiNx와 제2 층간 절연막 하층(14a)의 SiOx를 드라이 에칭하여 전자 방출부를 개구한다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은 제2 층간 절연층(14)을, Al 합금의 양극 산화막으로 이루어지는 터널 절연막(12)에 대하여 높은 선택비로 에칭하기 때문에, 터널 절연막(12)에의 손상을 적게 할 수 있다.
또한, 통상의 조건 하에서는, 제2 층간 절연막 상층(14b)의 SiNx가 제2 층간 절연막 하층(14a)의 SiOx보다 빠르게 에칭되기 때문에, 완만한 경사 형상이 부여된다. 노출된 터널 절연막(12)에는 재차 양극 산화를 실시하여, 가공에 의한 손상을 수복한다.
마지막으로, 도 43에서, 상부 전극막(13)을 형성하여 전자 소스 기판이 완성된다. 상부 전극막(13)의 성막은 스퍼터로 행한다. 상부 전극(13)으로서는, 예를 들면, Ir, Pt, Au의 적층막을 이용하고, 각각의 막 두께는 수㎚로 한다. 이 때, 상부 전극(13)은 상술한 "차양"부에서 피복 불량을 일으켜, 화소마다 분리된다. 이에 의해 포토리소그래피 등에 기인하는 상부 전극이나 터널 절연막(12)에의 부수적인 오염이나 가공 손상을 회피할 수 있다.
본 실시예의 구조에는, 상술한 제1 실시예∼제3 실시예에서의 두꺼운 양극 산화막으로 이루어지는 제1 층간 절연층이 없다. 양극 산화막 형성 공정을 줄이기 위해, 제조 공정의 간략화에 유리한 소자 구조라고 할 수 있다.
본 실시예의 구조를 갖는 전자 소스 기판과 형광면 기판을 접합하여 냉음극형 플랫 패널 디스플레이를 구성한 결과, 화소 결함의 발생을 저감하여 신뢰성을 향상시킨 냉음극형 플랫 패널 디스플레이가 얻어졌다.
다음으로, 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 다른 구성예에 대하여 도 44∼도 48을 참조하여 설명한다.
도 44는 본 발명의 제2 실시예의 박막형 전자 소스를 이용한 냉음극형 플랫 패널 디스플레이의 전자 소스 기판의 구조를 설명하는 모식도이다. 전자 소스 기판의 박막형 전자 소스는 MIM형 전자 소스이다. 또한, 제2 실시예∼제4 실시예에서 설명한 박막형 전자 소스를 갖는 전자 소스 기판에 대해서도 마찬가지이다.
도 44에서, 상기 각 실시예와 동일한 참조 부호는 동일 기능 부분에 대응한다.
우선, 제2 실시예의 방법에 따라 기판(10) 상에 MIM형 전자 소스를 제작한다. 여기서는, (3×3) 도트의 MIM형 전자 소스 기판의 평면도와 그 단면도로 설명한다. 단, 실제로는 표시 도트 수에 대응한 수의 MIM형 전자 소스 매트릭스를 형성한다. 제1 실시예 내지 제4 실시예에서는 설명하지 않았지만, MIM형 전자 소스 매트릭스를 표시 장치에 사용하는 경우, 하부 전극(11), 상부 전극 급전 배선(16)의 전극 단부는 후술하는 구동 회로와의 접속을 위해 전극면을 노출해 두어야만 한다.
도 45는 본 발명의 냉음극형 플랫 패널 디스플레이를 구성하는 형광면 기판의 일례를 설명하는 모식도이다. 참조 부호 110은 형광면 기판을 구성하는 면판, 참조 부호 111은 적색 형광체, 참조 부호 112는 녹색 형광체, 참조 부호 113은 청색 형광체, 참조 부호 114는 메탈백, 참조 부호 120은 블랙 매트릭스이다. 도 45에 도시한 형광면 기판의 제조 방법을 설명한다.
면판(110)에는 투광성의 글래스 등을 이용한다. 우선, 패널 디스플레이의 콘트라스트를 향상시킬 목적으로 면판(110)에 블랙 매트릭스(120)를 형성한다. 이 블랙 매트릭스(120)는 다음과 같이 하여 형성한다. 면판(110)에 PVA(폴리비닐알콜)과 중크롬산암모늄을 혼합한 용액을 면판(110)에 도포하고, 블랙 매트릭스(120)를 형성하고자 하는 부분 이외에 자외선을 조사하여 감광시킨 후, 미감광 부분을 제거하며, 거기에 흑연 분말을 녹인 용액을 도포하고, PVA를 리프트오프(박리)함으로써 형성한다.
다음으로, 적색 형광체(111)를 형성한다. 적색의 형광체 입자에 PVA와 중 크롬산암모늄을 혼합한 수용액을 면판(110) 상에 도포하고, 적색의 형광체를 형성하는 부분에 자외선을 조사하여 감광시킨 후, 미감광 부분을 유수로 제거한다.
이와 같이 하여 적색 형광체(111)를 패턴화한다. 이 패턴은 도 45에 도시한 바와 같은 스트라이프 형상으로 패턴화한다. 마찬가지로 하여, 녹색 형광체(112)와 청색 형광체(113)를 형성한다.
형광체로서는, 예를 들면 적색에 Y2O2S : Eu(P22-R)를, 녹색에 ZnS : Cu, Al(P22-G)를, 청색에 ZnS : Ag(P22-B)를 이용할 수 있다.
3색의 형광체를 형성한 후, 이들 형광체를 피복하여 니트로셀룰로스 등을 형성하여 필밍막을 실시하고, 또한 그 위를 피복하여 면판(110) 전체에 Al을 막 두께75㎚ 정도의 막 두께로 증착하여 메탈백(114)으로 한다. 이 메탈백(114)은 가속 전극(양극)으로서 기능한다. 그 후, 면판(110)을 대기 중 400℃ 정도로 가열하여 필밍막이나 PVA 등의 유기물을 가열 분해한다. 이와 같이 하여 형광면 기판 즉 표시측 기판이 완성된다.
도 46은 도 44에 도시한 전자 소스 기판과 도 45에 도시한 형광면 기판을 접합한 냉음극형 플랫 패널 디스플레이의 구성의 설명도로서, 도 46의 (a)는 도 45의 A-A' 단면에 상당하는 모식 단면도, 도 46의 (b)는 동일하게 도 45의 B-B' 단면에 상당하는 모식 단면도이다.
도 45에서 설명한 형광면 기판(110)과 전자 소스 기판(10)을 스페이서(30)를 개재하여, 주위의 프레임(116)을 프릿 글래스(115) 등의 접착제를 이용하여 밀봉 부착한다. 형광면 기판의 면판(110)과 전자 소스 기판의 기판(10) 사이의 거리는 1∼3㎜ 정도로 되도록 스페이서(30)의 높이를 설정한다. 스페이서(30)는, 예를 들면 글래스판 또는 세라믹스판을 이용하고, 이것을 상부 전극 급전 배선(16) 상에 배치한다.
이 스페이서(30)를 형광면 기판(110)에 갖는 블랙 매트릭스(120)의 아래에 배치함으로써, 스페이서(3)는 형광체의 발광을 저해하지 않는다.
여기서는, 설명을 위해, 적색, 녹색, 청색으로 발광하는 도트마다, 즉 모든 상부 전극 급전 배선(16)의 상방에 스페이서(30)를 세우고 있지만, 실제로는 기계 강도가 견디는 범위에서, 스페이서(30)의 수(밀도)를 줄여, 대체로 1㎝ 간격 정도로 세우면 된다.
도 46에서는 스페이서(30)를 한 방향으로 병설한 판 형상 스페이서로서 나타내고 있지만, 이 대신에 지주 형상의 스페이서, 혹은 격자 형상의 스페이서를 사용하여 형광면 기판(110)과 전자 소스 기판(10)을 조립할 수 있다. 형광면 기판(110), 전자 소스 기판(10) 혹은 프레임(116)에는 배기관(도시 생략)이 설치되고, 또한 표시 영역을 피한 위치에 겟터재가 수용된다.
형광면 기판(110)과 전자 소스 기판(10)을 프레임(116)으로 밀봉 부착한다. 이 밀봉 부착은 프릿 글래스(115)를 이용하는 것이 바람직하다. 밀봉 부착한 후, 밀봉 부착된 내부를 도시하지 않은 배기관을 통해 10-7Torr 정도의 진공에 배기하고, 완전히 밀봉한다. 완전히 밀봉한 후, 겟터재를 활성화하여, 밀봉 부착된 내부를 고진공으로 유지한다. 예를 들면, Ba를 주성분으로 하는 증발형의 겟터재의 경우, 고주파 유도 가열 등에 의해 겟터재를 증발시켜 겟터막을 형성한다. 또한, Zr을 주성분으로 하는 비증발형 겟터재를 이용해도 된다. 이와 같이 하여, MIM형 전자 소스를 이용한 냉음극형 플랫 패널 디스플레이가 완성된다.
상기의 냉음극형 플랫 패널 디스플레이에서는, 면판(110)과 기판(10)간의 거리는 1∼3㎜ 정도로 길기 때문에, 메탈백(114)에 인가하는 가속 전압을 1∼10KV로 고전압으로 할 수 있다. 따라서, 형광체에는 상술한 바와 같은 음극선관(CRT)용의 형광체를 사용할 수 있다.
도 47은 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 구동계의 일례를 설명하는 회로 결선도, 도 48은 도 47의 구동계에서의 구동 전압 파형도이다. 도 47에서, 하부 전극(11)은 주사선 구동 회로(40)에 결선되며, 상부 전극 급전 배선(16)은 신호선 구동 회로(50)에 결선된다. 설명의 간단화를 위해, 도 47에는 냉음극형 플랫 패널 디스플레이의 표시 영역을 (3×3) 화소로 나타내고, 주사선 구동 회로(40)는 주사선 급전 회로 S1, S2, S3을 갖고, 신호선 구동 회로(50)는 신호선 급전 회로 D1, D2, D3을 갖는다.
따라서, 여기서는 m=3, n=3인 (m×n) 화소로 구성되며, 주사선 구동 회로(40)는 주사선 급전 회로 Sm(m=1, 2, 3)으로, 신호선 구동 회로(50)는 신호선 급전 회로 Dn(n=1, 2, 3)으로 구성된다.
화소는 m번째의 상부 전극 급전 배선(16)에 연결된 주사선 급전 회로 Sm과 n번째의 하부 전극(11)에 연결된 신호선 급전 회로 Dn의 교점에 위치하는 화소는, 좌표 (m, n)으로 표시된다. 메탈백(114)에는 전원 회로(60)로부터 1∼10KV 정도의 직류 가속 전압이 항상 인가된다.
도 48을 참조하여 도 47의 회로에서 발생하는 전압 파형의 일례를 설명한다. 시각 t0에서는 어느 전극도 전압 제로이기 때문에 전자는 방출되지 않으며, 형광체는 발광하지 않는다. 시각 t=t1에서, 하부 전극 배선(11)에 접속하는 주사선 급전 회로 S1에만 -V1로 되는 전압을 걸고, 상부 전극 급전 배선(16)에 접속하는 신호선 급전 회로 D2, D3에는 V2로 되는 전압을 인가한다.
좌표 (1, 2)의 화소와 좌표 (1, 3)의 화소에서, 하부 전극(11)과 상부 전극 급전 배선(16)간에는 (V1+V2)로 되는 전압이 인가되기 때문에, (V1+V2)를 전자 방출 개시 전압 이상으로 설정해 두면, 이들의 MIM형 전자 소스로부터는 전자가 진공 중으로 방출된다. 방출된 전자는, 형광면 기판의 메탈백(114)에 인가된 1∼10KV 정도의 가속 전압에 의해 가속된 후, 형광체에 입사하여 이것을 여기하여, 발광시켜 점등시킨다.
마찬가지로, 시각 t=t2에서, 하부 전극 배선(11)에 접속하는 주사선 급전 회로 S2에만 -V1로 되는 전압을 걸고, 상부 전극 급전 배선(16)에 접속하는 신호선 급전 회로 D3에 V2로 되는 전압을 인가하면, 좌표 (2, 3)의 화소가 점등한다.
이와 같이 하여, 하부 전극 배선(11)에 인가하는 전압 신호를 변화시킴으로써 원하는 주사선을 선택하고, 상부 전극 급전 배선(16)에의 인가 전압 V2의 크기를 적절하게 변화시킴으로써 계조 표현을 행하는, 소위 선순차 구동 방식의 화상 표시가 가능하게 된다.
시각 t=t5에서, 터널 절연막(12) 내에 축적되는 전하를 개방하기 위한 반전 전압의 인가를 행한다. 즉, 하부 전극 배선(11) 모두에 전압 V3을 가하고, 동시에 모든 상부 전극 급전 배선(16)에 0V를 인가한다.
또한, 여기서는 개시하지 않은 다른 전자 소스, 예를 들면 MIS형 혹은 탄도 전도(BSD)형 등의 열 전자형 전자 소스에 대해서도, 상술한 의론을 그대로 적용시킬 수 있다.
즉, 상부 전극 급전 배선과 하부 전극 배선의 타임 제로의 절연 불량을 방지하기 위해서는, 열 산화와 퇴적법 등, 성막법이 서로 다른 복수의 절연막을 중첩시킨 층간 절연막을 배비하는 것이 유효하다.
이에 덧붙여, 상기 복수의 절연막 내에, 퇴적법에 의해 형성한 절연막의 개구부로써, 전자 방출 영역을 규정하는 것은, 국소 산화에 수반하여 반도체에 발생하는 댕글링 본드나 결정 결함을 회피할 수 있기 때문에, 열 전자 주입에 대한 터널 절연막의 경시적 절연 파괴 내성이 우수한, 신뢰성 있는 플랫 패널 디스플레이를 제공할 수 있다.
다음으로, 본 발명의 제5 실시예에 대하여, 도 49∼도 62를 참조하여 설명한다. 도 49는 본 발명에 따른 냉음극형 플랫 패널 디스플레이의 제5 실시예를 설명하는 전자 소스 기판의 전자 방출부를 모식적으로 설명하는 주요부 단면도이다. 도면에서, 참조 부호 10은 기판, 참조 부호 11은 하부 전극, 참조 부호 12는 터널 절연막, 참조 부호 13은 상부 전극, 참조 부호 14는 제1 층간 절연층, 참조 부호 15는 제2 층간 절연층, 참조 부호 16은 상부 전극 급전 배선이며 참조 부호 16a는 상부 전극 급전 배선 하층, 참조 부호 16b는 상부 전극 급전 배선 상층을 나타낸다. 또한, 참조 부호 17은 표면 보호층이다.
본 실시예에서는, 상부 전극 급전 배선(16)의 아래에 제2 층간 절연층(15)을 형성하고, 제1 층간 절연층(14)에 결함이 있는 경우라도 내전압성을 확보할 수 있도록 구성한 것이다. 제2 층간 절연층(15)은, 구동 전압 Vd나 상부 전극 급전 배선(16)의 형성 후의 실시되는 양극 산화 중에 인가되는 화성 전압 VA에 의한 제1 층간 절연층(14)의 절연 파괴를 방지할 수 있도록 한 것이다.
본 실시예의 전자 소스 기판의 제조 방법을 도 50∼도 59를 참조하여 설명한다. 또한, 도 50∼도 59에서, (a)는 평면도, (b)는 (a)의 A-A' 단면도, (c)는 (a)의 B-B' 단면도를 도시한다.
우선, 도 50에 도시한 바와 같이, 글래스 등의 절연성의 기판(10) 상에 하부 전극(11)으로 되는 금속막을 성막한다. 이 금속막의 재료로서는, Al이나 Al 합금을 이용한다. 하부 전극(11)으로 되는 금속막에 Al이나 Al 합금을 이용하는 것은, 양극 산화에 의해 양질의 절연막을 형성할 수 있기 때문이다. 여기서는, Nd를 2원자량% 도핑한 Al-Nd 합금을 이용하였다.
이 성막에는, 예를 들면 스퍼터링법을 이용하고, 그 막 두께를 300㎚로 하였다. 성막 후, 포토리소그래피 공정, 에칭 공정에 의해 스트라이프 형상의 하부 전극(11)을 형성한다. 에칭 처리에는, 예를 들면 인산, 아세트산, 질산의 혼합 수용액(PAN)을 이용한다.
다음으로, 제1 층간 절연층(14), 터널 절연층(12)을 형성한다. 도 51에 도시한 바와 같이, 하부 전극(11) 상의 전자 방출부로 되는 부분을 레지스트막(19)으로 피복하고, 그 밖의 부분을 선택적으로 두껍게 양극 산화하여, 제1 층간 절연층(14)으로 한다. 이 때의 화성 전압을 100V로 하면, 두께가 약 136㎚인 제1 층간 절연층(14)이 형성된다. 다음으로, 도 52에 도시한 바와 같이, 레지스트막(19)을 제거하고, 나머지의 하부 전극(11)의 표면을 양극 산화한다. 이 때의 화성 전압을 6V로 하면, 하부 전극(11) 상에 두께가 약 10㎚인 터널 절연층(12)이 형성된다.
도 53에서, 상부 전극(13)에의 급전선으로 되는 상부 전극 급전 배선 하층(16a)과 제2 층간 절연층(15)을, 예를 들면 스퍼터링법 등으로 성막한다. 제2 층간 절연층(15)으로서는, 특히 Al이나 그 양극 산화막에 대하여 선택 에칭할 수 있는 절연 재료가 바람직하다. 예를 들면, CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은, 하부 전극(11)의 Al이나 Al 합금, 및 그 양극 산화막에 대하여, Si 산화물이나 Si 질화물을 높은 선택비로 에칭할 수 있다.
여기서는, 제2 층간 절연층(15)으로서 Si 산화물(여기서는, SiO2)을 이용하고, 막 두께는 박막 전자 소스의 구동 전압 Vd(본 실시예에서는 5∼10V)나 터널 절연층(12)의 화성 전압 VA(본 실시예에서는 6V)로 절연 파괴되지 않는 충분한 막 두께(본 실시예에서는 40㎚, 내전압은 약 40V)로 하였다.
또한, 상부 전극 급전 배선층(16)에는 적층막을 이용하였다. 본 실시예에서는, 상부 전극 급전 배선 하층(16a)의 재료로서 텅스텐(W)을 이용하고, 상부 전극 급전 배선 상층(16b)의 재료로서 Al-Nd 합금을 이용하였다. 상부 전극 급전 배선 하층(16a)의 막 두께는, 상부 전극(13)이 해당 상부 전극 급전 배선 하층(16a)의 단차로 파선되지 않도록, 수㎚∼수10㎚ 정도로 얇게 하고, 상부 전극 급전 배선 상층(16b)은 급전을 충분히 확보하고, 표면 보호층(17)의 에칭 시의 스토퍼막으로 하기 위해, 수100㎚ 정도로 두껍게 성막한다.
계속해서, 도 54에 도시한 바와 같이, 포토 에칭 공정에 의해 상부 전극 급전 배선 상층(16b)과 상부 전극 급전 배선 하층(16a)을 하부 전극(11)에 대하여 직교하도록 가공하여 형성한다. 이 에칭은, 상부 전극 급전 배선 상층(16b)의 Al-Nd 합금에 대하여, 상기한 인산, 아세트산, 질산의 혼합 수용액(PAN)을 이용한 웨트 에칭을 실시한다. 또한, 상부 전극 급전 배선 하층(16a)의 W에 대해서는 암모니아와 과산화수소의 혼합 수용액 내에서의 웨트 에칭이나, CF4+O2 가스를 이용한 플라즈마 에칭 등을 이용할 수 있다.
CF4+O2 가스를 이용한 플라즈마 에칭에서는, 제2 층간 절연층(15)의 SiO2도 어느 정도 에칭되지만, 본 발명의 목적을 달성하기 위해서는, 제2 층간 절연층(15)은 상부 전극 급전 배선(16)의 아래에만 있으면 되기 때문에 문제는 없다. 또한, 도 54는 플라즈마 에칭을 실시한 경우를 도시한다.
다음으로, 도 55에 도시한 바와 같이, 표면 보호층(17)으로 되는 절연막을 성막한다. 이 표면 보호층(17)은, 예를 들면 반도체 소자 등에서 절연막으로서 일반적으로 이용되고 있는 것을 이용할 수 있다. 즉, 그 재료로서는, SiO, SiO2, 인규산 글래스, 붕규산 글래스 등의 글래스류, Si3N4, Al2O3, 폴리이미드 등을 이용할 수 있다.
또한 성막법으로서는, 스퍼터링법, 진공 증착법, 화학 기상 성장법, 도포법 등을 이용할 수 있다. 예를 들면, SiO2, Al2O3, Si3N4
등의 성막에는 스퍼터링법이나 화학 기상 성장법, SiO2의 성막에는 진공 증착법, 인규산 글래스나 붕규산 글래스 등의 글래스류나 폴리이미드는 도포법 등을 이용할 수 있다. 본 실시예에서는, 스퍼터링법에 의해 Si3N4를 두께가 0.3∼1㎛ 정도로 성막하였다.
계속해서, 도 56에서는, 포토 에칭 공정에서 표면 보호층(17)에 전자 방출부를 포함하는 영역을 개구한다. 이 가공은, 예를 들면 CF4를 이용한 드라이 에칭법 등이 이용된다. CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은, 표면 보호층(17)의 Si3N4막을 상부 전극 급전 배선 상층(16b)의 Al 합금에 대하여 높은 선택비로 에칭하기 때문에, 상부 전극 급전 배선 상층(16b)을 스토퍼막으로 하여 표면 보호층(17)만을 가공하는 것이 가능하다.
도 57에서는, 전자 방출부의 상부 전극 급전 배선 상층(16b)을 인산, 아세트산, 질산의 혼합 수용액(PAN)을 이용한 웨트 에칭을 실시한다. 표면 보호층(17)에 이용한 Si3N4막, 상부 전극 급전 배선 하층(16a)의 W와 제2 층간 절연층(15)의 SiO
2는 거의 에칭되지 않는다. 따라서, 상부 전극 급전 배선 상층(16b)만 높은 선택비로 에칭한다. 그 때문에, 표면 보호층(17)에 대하여, 상부 전극 급전 배선 상층(16b)이 내측으로 후퇴하여, 개구부가 "차양" 상태로 된다.
다음으로, 도 58에 도시한 바와 같이, 포토 에칭 공정, CF4+O2 가스를 이용한 드라이 에칭 공정에 의해, 상부 전극 급전 배선 하층(16a)의 W와 제2 층간 절연층(15)의 SiO2를 일괄로 드라이 에칭하여 전자 방출부를 개구한다. 이 때, 상부 전극 급전 배선 하층(16a)의 W가 상부 전극 급전 배선 상층(16b) 및 표면 보호층(17)으로부터 전자 방출부측으로 연장되도록 가공함으로써, 후에 형성하는 상부 전극(13)과의 접촉을 취할 수 있다.
CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법은, 상부 전극 급전 배선 하층(16a)의 W 및 표면 보호층(17)의 SiO2를, Al 합금의 양극 산화막으로 이루어지는 터널 절연층(12), 및 제1 층간 절연층(14)에 대하여 높은 선택비로 에칭하기 때문에, 터널 절연층(12)에의 손상을 적게 할 수 있다.
또한, 본 실시예와 같이, 제2 층간 절연층(15)과, 이 제2 층간 절연층(15)에 접하는 상부 전극 급전 배선 하층(16a)으로서, CF4 등의 불화물계 에칭 가스를 이용한 드라이 에칭법으로 가공할 수 있는 SiO2, Si3N4, W 등을 이용함으로써, 제2 층간 절연층(15)이 상부 전극 급전 배선 하층(16a)의 아래에 일괄 에칭에 의해 자기 정합적으로 형성됨과 함께, 공정이 간략화된다고 하는 이점이 있다.
다음으로, 터널 절연층(12)을 재차 양극 산화하여 손상을 수복한다. 본 실시예에서는, 상부 전극 급전 배선 하층(16a)의 아래에 제2 층간 절연층(15)을 갖고 있기 때문에, 정상적으로 재양극 산화를 행할 수 있다.
도 59에서는, 터널 절연층(12)의 재양극 산화로 손상의 수복을 행한 후, 최종적으로 상부 전극(13)의 성막을 행한다. 이 성막에는, 예를 들면 스퍼터링법을 이용한다. 상부 전극(13)으로서는, 예를 들면 Ir, Pt, Au의 적층막을 이용하고, 그 막 두께는 수㎚이다(여기서는, 5㎚로 하였다). 성막된 얇은 상부 전극(13)은, 표면 보호층(17)의 개구부의 "차양" 형상의 단차로 절단되어, 각 전자 소스마다 분리됨과 함께, 상부 전극 급전 배선 상층(16b) 및 표면 보호층(17)으로부터 전자 방출부측으로 연장되는 상부 전극 급전 배선 하층(16a)의 W와 접촉하여, 급전되는 구조로 된다.
본 실시예에서는, 상부 전극 급전 배선(16)의 형성 전에 터널 절연층(12)을 사전에 양극 산화로 형성하고, 상부 전극 급전 배선(16) 등의 가공 후, 터널 절연층(12)의 재양극 산화를 행하여 손상을 수복하였지만, 상부 전극 급전 배선(16) 등의 가공 후에 비로소 터널 절연층(12)의 양극 산화를 행하는 것도 가능하다. 이 방법에서는, 양극 산화가 1회만으로 되기 때문에, 공정을 단축할 수 있다. 특히, 본 실시예의 구조는, 상부 전극 급전 배선 상층(16b)의 웨트 에칭 시, 그 상부 전극 급전 배선 상층(16b)과 제2 층간 절연층(15)이 2중으로 하부 전극(11)을 보호하기 때문에, 하부 전극(11)의 전극 표면이 거칠어지기 어려워, 양질의 터널 절연층(12)을 형성할 수 있다.
도 60은 본 발명의 제5 실시예의 전자 소스 기판의 모식적 설명도로서, 도 60의 (a)는 평면도, 도 60의 (b)는 도 60의 (a)의 A-A' 단면도, 도 60의 (c)는 도 60의 (a)의 B-B' 단면도를 도시한다. 또한, 도 61은 도 60에 도시한 전자 소스 기판과 조합하는 형광면 기판의 모식적 설명도로서, 도 61의 (a)는 평면도, 도 61의 (b)는 도 61의 (a)의 A-A' 단면도, 도 61의 (c)는 도 61의 (a)의 B-B' 단면도를 도시한다. 또한, 여기서는, 설명을 위해 (3×3) 화소만을 나타낸다.
형광면 기판은 다음과 같이 하여 제작된다. 도 61에 도시한 바와 같이, 투광성의 글래스가 바람직한 면판(110)에 표시 화상의 콘트라스트를 향상시킬 목적으로 블랙 매트릭스(120)를 형성한다. 이 블랙 매트릭스(120)는, PVA(폴리비닐알콜)과 중크롬산나트륨을 혼합한 용액을 면판(110)에 도포하고, 건조하여 PVA 도포막을 형성한다. 이 PVA 도포막에 대하여, 소정의 노광 마스크를 통해 블랙 매트릭스(120)를 형성하는 부분 이외의 부분에 자외선을 조사하여 감광시킨다.
그리고, 미감광 부분의 PVA 도포막을 제거하여 감광 부분의 PVA 도포막을 남긴다. 이 PVA 도포막의 상기 제거 부분에 흑연 분말을 녹인 용액을 도포하여, 건조한 후, PVA 도포막을 박리(리프트오프)함으로써 블랙 매트릭스(120)가 형성된다.
다음으로, 적색 형광체 재료에 PVA와 중크롬산나트륨을 혼합한 수용액을 블랙 매트릭스(120)를 형성한 면판(110)에 도포한다. 형광체로 되는 부분에 자외선을 조사하여 감광시키고, 미감광 부분을 유수로 제거하여, 적색 형광체(111)를 패턴 형성한다. 본 실시예에서는, 스트라이프 형상 패턴으로 하였다. 마찬가지로 하여, 녹색 형광체(112)와 청색 형광체(113)를 형성한다.
적색 형광체 재료로서는, 예를 들면, Y2O2S : Eu(P22-R), 녹색 형광체 재료로서는, 예를 들면, ZnS : Cu, Al(P22-G), 청색 형광체 재료로서는, 예를 들면, ZnS : Ag, Cl(P22-B)을 이용할 수 있다.
계속해서, 형광체를 피복하여 니트로셀룰로스 등의 막으로 필밍한 후, 면판(110)의 전체에 Al을 막 두께가 75㎚ 정도 증착하여 메탈백(114)으로 한다. 이 메탈백(114)은 가속 전극(양극)으로서 기능한다. 그 후, 면판(110)을 대기 중 400℃ 정도로 가열하여 필밍막이나 PVA 등의 유기물을 가열 분해한다. 이렇게 해서, 표시측 기판인 형광면 기판이 완성된다.
도 62는 도 60에 도시한 전자 소스 기판과 도 61에 도시한 형광면 기판을 접합시킨 냉음극형 플랫 패널 디스플레이의 구성을 설명하는 단면도로서, 도 62의 (a)는 도 61의 A-A' 단면에, 도 62의 (b)는 도 61의 B-B' 단면에 상당한다.
전자 소스 기판과 형광면 기판은, 그 사이에 스페이서(30)를 개재시켜 주위 프레임(116)을 프릿 글래스가 바람직한 접착제로 접합하여, 밀봉 부착한다. 전자 소스 기판과 형광면 기판의 거리가 1∼3㎜ 정도로 되도록 스페이서(30)의 높이를 설정한다. 스페이서(30)는 전자 소스 기판의 표면 보호층(17) 상에 세워져 있다. 여기서는, 설명을 위해 적, 녹, 청의 각 화소마다 스페이서(30)를 설치하고 있지만, 실제로는 기계적 강도를 견딜 수 있는 범위에서 스페이서의 설치 밀도를 선정하면 되고, 예를 들면 1㎝ 간격으로 설치된다. 밀봉 부착한 후의 처리는 상기한 도 46에서 설명한 것과 마찬가지이고, 또한 구동 회로계에 대해서도 상기의 도 47과 도 48에서 설명한 것과 마찬가지이기 때문에 반복 설명은 생략한다.
본 실시예에 의해서도, 국소 산화에 수반하여 반도체에 발생하는 댕글링 본드나 결정 결함을 회피할 수 있기 때문에, 열 전자 주입에 대한 터널 절연막의 경시적 절연 파괴 내성이 우수한, 신뢰성 있는 플랫 패널 디스플레이를 제공할 수 있다.
이상과 같이, 본 발명에 따르면, 초기적인(타임 제로) 절연 파괴 불량을 방지하여, 제조 수율을 향상시킬 수 있고, 또한 경시적인 절연 파괴 불량을 억지하여, 동작 수명을 확보한 고신뢰성의 냉음극형 플랫 패널 디스플레이를 제공할 수 있다.
Claims (8)
- 하부 전극 및 상부 전극과, 상기 하부 전극 및 상부 전극 사이에 협지된 전자 가속층을 갖고,상기 하부 전극과 상기 상부 전극 사이에 전압을 인가함으로써 상기 상부 전극측으로부터 전자를 방출하는 박막형 전자 소스를 어레이 형상으로 배열한 제1 기판과,상기 제1 기판측으로부터 방출되는 전자로 여기되는 복수의 형광체를 배열한 형광면을 갖는 제2 기판을 구비한 냉음극형 플랫 패널 디스플레이로서,상기 박막형 전자 소스의 어레이는, 제1 층간 절연층과 상기 상부 전극에의 급전선으로 되는 상부 전극 급전 배선을 가짐과 함께,상기 전자 가속층과 상기 상부 전극 사이에 제2 층간 절연층을 구비한 것을 특징으로 하는 냉음극형 플랫 패널 디스플레이.
- 제1항에 있어서,상기 하부 전극은 알루미늄 또는 알루미늄 합금으로 이루어지며,상기 전자 가속층 및 상기 제1 층간 절연층은, 상기 하부 전극을 구성하는 알루미늄 또는 알루미늄 합금의 양극 산화막이고,상기 제2 층간 절연층은, 상기 하부 전극 및 상기 하부 전극을 구성하는 알루미늄 또는 알루미늄 합금의 양극 산화막에 대하여, 선택적으로 에칭을 실시하기 위한 절연막 재료인 것을 특징으로 하는 냉음극형 플랫 패널 디스플레이.
- 제2항에 있어서,전자 가속 영역을 둘러싸는 상기 제2 층간 절연층의 단부가, 순경사 형상인 것을 특징으로 하는 냉음극형 플랫 패널 디스플레이.
- 제2항에 있어서,상기 제2 층간 절연층이 다층 구조를 이루고,전자 방출 영역을 둘러싸는 단부에 각 층의 에칭 속도차를 이용하여 형성된 순경사 형상을 갖는 것을 특징으로 하는 냉음극형 플랫 패널 디스플레이.
- 하부 전극과 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이에 협지되는 전자 가속층을 갖고, 상기 하부 전극과 상기 상부 전극 사이에 전압을 인가함으로써 상기 상부 전극측으로부터 전자를 방출하는 박막형 전자 소스를 어레이 형상으로 배열한 기판과 형광면을 갖는 냉음극형 플랫 패널 디스플레이로서,상기 박막형 전자 소스 어레이는, 제1 층간 절연층과, 상기 상부 전극에의 급전선으로 되는 상부 전극 급전 배선을 갖고,전자 방출을 행하는 영역이, 상기 전자 가속층과 상기 상부 전극 사이에 끼워진 제2 층간 절연층으로 둘러싸여 있는 것을 특징으로 하는 냉음극형 플랫 패널 디스플레이.
- 제5항에 있어서,상기 하부 전극은 Al 또는 Al 합금으로 이루어지며, 상기 전자 가속층 및 제1 층간 절연층이 그 양극 산화막이고,상기 제2 층간 절연층은, 상기 하부 전극 및 그 양극 산화막에 대하여 선택 에칭할 수 있는 절연막 재료인 것을 특징으로 하는 냉음극형 플랫 패널 디스플레이.
- 제5항에 있어서,전자 방출 영역을 둘러싸는 상기 제2 층간 절연층의 단부가, 순경사 형상인 것을 특징으로 하는 냉음극형 플랫 패널 디스플레이.
- 제5항에 있어서,상기 제2 층간 절연층이 다층 구조를 이루고, 상기 전자 방출 영역을 둘러싸는 단부에 각 층의 에칭 속도차를 이용하여 형성된 순경사 형상을 갖는 것을 특징으로 하는 냉음극형 플랫 패널 디스플레이.
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