KR100421559B1 - 절연층의열화를억제하는다층상부전극을갖는박막형전자방출장치및이것을사용한응용기기 - Google Patents

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Abstract

절연층의 열화를 억제하는 다층 상부전극을 갖는 박막형 전자방출장치 및 이것을 사용한 응용기기에 관한 것으로서, 전자방출원 모듈에서 기본적인 적층으로 사용할 수 있는 새롭고 또한 개량된 다층구조를 제공하고 절연층의 열화를 억제 또는 제거할 수 있는 개량된 박막형 전자방출장치 및 이것을 사용한 전자응용기기를 제공하기 위해서, 상부전극 및 하부전극과 그들 사이에 끼인 절연층을 구비하는 다층 박막형 구조를 포함하며, 상부전극 및 하부전극이 상부전극에 대한 극성의 전압을 수신해서 상부전극의 표면으로부터 진공중으로 전자를 방출시키고, 상부전극이 절연층상에 형성된 제1 층과 제1 층상에 적층된 제2 층으로 이루어진 2층 구조를 갖고, 제1 층이 제2 층보다 승화엔탈피가 높은 선택된 재료로 이루어지는 구성으로 하였다.
이러한 구성에 의해서, 장시간 동작시켜도 열화가 발생하지 않고 높은 방출전류밀도를 안정하게 얻을 수 있는 박막형 전자방출기를 실현할 수 있고, 또 이 박막형 전자방출기를 사용하여 표시장치나 EB묘화장치를 구성하는 것에 의해 장수명이고 또한 고휘도의 화상표시장치나 고속의 EB 묘화장치를 실현할 수 있다는 효과가 얻어진다.

Description

절연층의 열화를 억제하는 다층 상부전극을 갖는 박막형 전자방출장치 및 이것을 사용한 응용기기
본 발명은 일반적으로 전자기기에 사용가능한 전자원 모듈에 관한 것으로서, 보다 구체적으로 이것을 사용한 응용기기 뿐만 아니라 다층 박막형 전자방출장치에 관한 것이다. 또, 본 발명은 금속-절연체-금속(MIM) 또는 금속-절연체-반도체(MIS)의 3층 구조를 갖는 박막형 전자방출기 및 이것을 사용한 표시장치와 전자선(EB) 묘화장치 등의 응용기기에 관한 것이다.
일반적으로, 박막형 전자방출모듈은 상부(또는 "톱")전극, 중간(또는 "미들")절연층 및 하부(또는 "베이스")전극의 3개의 박막의 적층으로 이루어진 MIM구조 또는 MIS구조와 같은 3층 구조로 구성된다. MIM형 및 MIS형 전자방출기는 상부전극과 하부전극 사이에 상부전극을 정극성으로 하는 외부전압을 인가해서 상부전극의 표면으로부터 진공중으로 전자를 방출시키도록 동작하는 것이다. 종래, 상부전극 및 하부전극으로서 금속을 사용한 MIM형과 그들 전극중 적어도 한쪽의 전극에 반도체를 사용한 MIS형을 구비하는 각종 전자방출기가 제안되어 있다. MIM형 전자방출기에 대해서는 예를 들면 일본국 특허공개공보 평성7-65710호에 개시되어 있다.
다음에, 박막형 전자방출기의 동작원리에 대해서 주로 설명한다. 상부전극과 하부전극 사이에 구동전압을 인가해서 그들 사이에 끼인(위치한) 절연층(insulative or dielectric layer)내의 전계를 1∼10MV/cm이상으로 설정하면, 하부 전극중의 페르미준위 근방의 전자는 터널효과에 의해 장벽을 투과하여 절연층의 전도대로 주입되고, 그 후 가속화되어 상부전극의 전도대로 또 주입되어 소위 열전자로서 기능한다. 이들의 열전자중 상부전극의 일함수 φ보다 큰 에너지를 갖는 것은 진공중으로 방출된다. 예를 들면, Au-Al2O3-Al의 3층 적층 전극구조에 있어서 이 원리에 따른 전자방출이 관측되고 있다. 이러한 전자방출기형태는 사실상 성능과 신뢰성의 면에서 이점이 있다. 그 1예로서 이 전자방출기형태는 상부전극의 표면이 분위기 가스의 흡착에 의해 오염되어 일함수φ가 변화하는 경우라도, 전자방출 특성은 거의 일정하게 유지된다는 이점이 있다. 이것은 몇개의 응용에서 더욱 중요하게 될 보다 진보된 전자방출기로서 기대할 수 있다.
그러나, 종래의 전자 방출기는 절연층에 1∼10MV/cm정도의 비교적 강한 전계가 인가되어야 하므로, 절연층의 열화가 발생하거나 예를 들면 일본국 특허 공개공보 평성7-226146호에 기재되어 있는 바와 같이 소위 "퍼밍(forming)"현상이 발생하게 된다는 심각한 문제점이 있다. 이것은 방출된 전자 또는 "전류"의 흐름에 노이즈가 발생 및 혼입하거나 동시에 전기적인 실패 또는 파괴가 일어나서, 최악의 경우에는 박막형 전자방출기의 파괴가 발생해 버린다는 것이다.
이하에서 사용되는 "절연층의 절연성"이라는 용어는 강한 전계에 견딜 수 있는 우수한 저항성을 갖는 반도체를 포함하는 것이다. 그러한 박막형 전자방출기는 "Japanese Journal of Applied Physics, Vol.34, Part 2, No.6A, pp.L705-L707(1995)"에 기재되어 있는 바와 같이, 하부전극 실리콘, 절연체 다공질 실리콘 및 상부전극용 금속으로 이루어진다.
본 발명의 목적은 전자방출원 모듈에서 기본적인 적층으로 사용할 수 있는 새롭고 또한 개량된 다층구조를 제공하는 것이다.
본 발명의 다른 목적은 상기한 종래 기술의 문제점을 해결할 수 있는 전자원 장치(소자) 및 이것을 사용한 기기를 제공하는 것이다.
본 발명의 또 다른 목적은 절연층의 열화를 억제 또는 제거할 수 있는 개량된 박막형 전자방출장치 및 이것을 사용한 전자응용기기를 제공하는 것이다.
상기 목적들은 상부전극 및 하부전극과 그들 사이에 절연층을 끼워유지하고 또한 상부전극이 표면층, 중간층 및 계면층의 순으로 3층 적층하여 구성되는 특수한 다층 박막형 구조를 마련한 본 발명의 원리에 의해 달성될 수 있다. 여기서, 중간층은 그의 승화엔탈피가 계면층 재료보다 낮지만 표면층 재료보다는 높은(큰) 재료를 선정하여 이루어진다는 것이다.
상부전극의 전기적인 저항성이 충분히 낮은 경우에는 표면층을 형성할 필요는 없고, 이러한 경우 상부전극을 계면층과 중간층이 필수적으로 구성되는 2층 또는 겹층구조로 하는 것이 바람직하다. 이하에서 사용되는 "충분히 낮다"는 용어는 저항성의 임의의 정도로서, 박막형 전자방출기의 장치구조나 원하는 방출전류밀도, 전자방출의 면내 균일성 등의 요구에 의해 결정할 수 있다. 보다 구체적으로, 상부전극면적이 작을 수록 또는 원하는 방출전류밀도가 작을 수록 상부전극의 전기적 저항값을 크게 해도 허용된다. 또는, 방출전류의 면내균일성이 설계조건에서 중요하지 않은 경우, 상부전극의 저항값을 어느 정도 크게 해도 허용된다. 이와 같은 경우에는 상부전극의 저항값은 그 위에 표면층을 형성하지 않더라도 "충분히 낮게" 할 수 있다.
중간층으로서는 균일한 얇은 막을 형성할 수 있다는 점에서 백금(Pt)이 바람직하다.
본 발명의 장점은 개량된 MIM형 또는 MIS형의 막박 전자방출기에 의해 장기간의 동작시에도 열화의 발생위험이 없어진다는 것이다. 이것은 중간층의 승화엔탈피가 표면층보다 높고 계면층보다는 작으며, 상부전극이 계면층, 중간층 및 표면층으로 이루어진 3층의 적층으로 구성되어 있기 때문이다.
본 발명의 다른 장점은 계면층의 두께를 적절하게 하는 것에 의해 신뢰성과 안정성이 증가하여 향상된 방출전류밀도를 얻을 수 있다.
본 발명의 또 다른 장점은 상부전극의 도전율에 관한 설계상의 요구사항이그다지 엄격하지 않은 경우, 이 상부전극은 2개의 층만을 즉 계면층과 중간층만을 포함하도록 할 수 있다. 여기서, 계면층은 승화엔탈피가 Pt보다 높은 재료로 이루어지는 데에 비해 중간층은 Pt로 이루어진다.
본 발명의 또 다른 장점은 박막형 전자방출장치가 상기와 같이 구성된 것에 한정되지 않고, 향상된 조도 특성을 얻을 수 있음과 동시에 수명을 연장시키는 박막형 고선명 표시패널 및 장수명화 뿐만아니라 고속동작을 달성할 수 있는 전자선 묘화장치를 구비하는 개량된 전자장치에 사용가능한 것이다.
본 발명의 상기한 목적과 그밖의 목적, 특징 및 작용효과는 본 발명의 바람직한 실시예 및 첨부 도면에 의해 더욱 명확해질 것이다.
도 1은 박막형 전자방출기의 동작원리를 설명하기 위한 설명도,
도 2는 박막형 전자방출기의 전자방출효율과 상부전극재료의 의존성을 나타내는 구동전압의 관계를 도시한 그래프,
도 3a는 본 발명의 바람직한 실시예1에 따른 MIM형 전자방출장치의 단면도, 도 3b는 전자방출기의 평면도,
도 4는 도 3a 및 도 3b에 도시한 전자방출기에 사용되는 구동전압신호의 1예의 파형도,
도 5는 도 3a 및 도 3b에 도시한 MIM형 전자방출기에 있어서의 방출전류의 안정성을 도시한 그래프,
도 6a는 본 발명의 실시예2에 따른 MIM형 전자방출장치의 단면도, 도 6b는 전자방출기의 평면도,
도 7은 본 발명의 실시예3에 따른 MIM형 전자방출장치의 단면도,
도 8은 본 발명의 실시예4에 따른 표시장치의 단면도,
도 9는 도 8에 도시한 표시장치의 평면 구조도,
도 10은 도 8에 도시한 표시장치에 사용되는 전기적 구동회로의 회로도,
도 11은 도 8∼도 10에 도시한 표시장치의 작동시의 구동전압신호의 펄스열을 도시한 타이밍도,
도 12a 및 도 12b는 각각 본 발명의 실시예5에 따른 표시장치의 단면도,
도 13은 도 12a 및 도 12b의 표시장치의 형광면 위치를 도시한 평면도,
도 14는 도 12a 및 도 12b의 표시장치의 형광면 위치를 도시한 다른 평면도,
도 15a∼도 15g는 도 12a∼도 14의 표시장치에서 사용하는 박막형 전자방출기의 제작에 있어서의 일부 주요공정도,
도 16은 본 발명의 실시예6에 따른 전자선 묘화장치의 사시도.
도 1에는 대표적인 박막형 전자방출원 장치를 그의 동작원리의 분석을 위한 모델로서 도시하였다. 앞에서 간단히 설명한 바와 같이, 박막형 전자방출기는 대표적으로 상부전극(11), 하부전극(13) 및 그들 사이에 끼워유지된 절연체층(12)로 이루어지는 다층구조를 갖는다. 상부전극(11) 및 하부전극(13)은 직류(DC)전압원부(20)에 전기적으로 접속되어 구동전압을 수신한다. 상부전극(11)과 하부전극(13) 사이에 구동전압을 인가해서 절연층(12)내의 전계를 1∼10MV/cm보다 크게 설정하면, 하부전극(13)내의 페르미준위 근방의 전자는 터널효과에 의해 전위 장벽을 투과하여 절연층(12)의 전도대로 주입된다. 그 후, 이들 전자는 가속화되어 상부전극(11)의 전도대로 또 주입되며, "열전자"라고 불리는 패킷으로서 기능한다. 이들 열전자는 상부전극(11)의 일함수 φ보다 큰 에너지를 갖는 특정한 것을 포함할 수 있고, 그러한 경우에는 "활동성" 열전자는 도 1중 부호(10)으로 도시된 진공중으로 방출된다. 여기서, 방출된 전자 또는 "전류"흐름의 효율 즉 전자방출효율은 하부전극(13)으로부터 상부전극(11)로 흐르는 다이오드전류Id에 대한 진공(10)중으로 실제로 방출되는 전류인 방출전류Ie의 비로 결정되며, 효율Ie/Id는 10-3∼10-15정도이다.
도 3a은 본 발명의 바람직한 실시예1에 따른 박막형 전자방출기의 단면도로서, 상부전극(11)은 계면층(16), 중간층(17) 및 표면층(18)의 3층 구조로 구성된다. 도면에 도시한 바와 같이, 본 발명에서 사용하는 전자방출기의 하나의 특징은 하지의 절연층(12)상에 계면층(16), 중간층(17) 및 표면층(18)의 순으로 순차 적층된 상부전극(11)에 있다.
먼저, 도 3a 및 도 3b를 사용하여 계면층(16)에 대해서 설명한다. 설명하는 본 발명의 실시예에 있어서, 계면층(16)의 재료로서 승화엔탈피△Hs가 높은 (큰) 재료를 특정적으로 선택해서 사용한다. 그와 같이 △Hs가 높은 재료를 선택한 이유는 다음과 같다.
강전계의 인가에 의해 절연층(12)에 열화가 발생하는 메카니즘은 "전계에 의해 절연층중으로 전극의 구성원자가 이동하는 형태의 전자이동(electro migration)" 에 기인하고 있는 것으로 예상된다. 이 전자이동의 발생 메카니즘은 정전압이 상부전극(11)에 인가되고, 이 상부전극(11)의 구성원자가 바이어스에 의해 발생되는 전계에 의해서 승화하여 고립된(절연된) 원자상태로 되고, 이것이 절연층(12)중에서 전계에 의해 이온화하고, 그 이온이 전계의 존재에 의해 이동한다는 기구로 모델화된다.
따라서, 상부전극(11)의 구성원자가 승화되는데에 필요한 에너지(즉 승화엔탈피△HS)가 클수록 절연층(12)의 열화가 잘 발생하지 않는다. 이것이 승화엔탈피△Hs가 높은 재료를 상부전극(11)의 계면층(16)에 사용하는 이유이다.
실제로, 도 5를 참조하여 후술하는 바와 같이, 각종 재료를 상부전극(11)에 사용해서 수개의 MIM형 전자방출기의 안정성을 측정한 결과, 절연층(12)와 접하는 재료의 승화엔탈피△Hs가 클수록 동작 안정성이 증가한다는 것을 확인할 수 있었다.
또한, 그러한 전자이동의 발생 메카니즘은 예를 들면 "Journal of Electrochemical Society, 제133권, 제6호, 1242페이지∼1246페이지"에 상세하게 기재되어 있다.
다음에, 중간층(17)의 구조에 대해서 설명한다. 일반적으로, 계면층(16)은 그의 막두께가 3nm정도 이하에서는 연속막으로는 되지 않고 결정화시에 섬형상으로 성장해 버린다. 중간층(17)은 이러한 섬과 섬 사이의 간극을 채우는 것에 의해, 표면층(18)이 절연층(12)와 접하는 것을 방지하는 역할을 한다. 보다 구체적으로, 그들 사이에 중간층(17)을 마련하지 않고 계면층(16)상에 직접 Au 등으로 이루어진 표면층(18)을 적층하는 상태에서는 승화엔탈피△Hs가 낮은 원자 또는 이온이 섬형상 막 사이의 간극을 투과해서 절연층(12)중으로 확산해서 박막형 전자방출기의 열화를 일으켜 버린다. 이러한 확산을 없애기 위해, 표면층(18)보다 높은 승화엔탈피△Hs를 갖는 재료를 특별히 중간층(17)로서 마련한다.
하기의 표 1은 각종 금속의 승화엔탈피△Hs와 전기저항율 및 그밖의 물성값을 나타낸 것이다.
[표 1]
Figure pat00001
표 1에서 알 수 있는 바와 같이, 승화엔탈피△Hs가 높은 재료는 비교적 전기저항율이 비교적 높다는 것을 알 수 있다.
도 2는 두께 3nm의 계면층(16)과 두께 6nm의 Au로 이루어지는 표면층(18)의 적층구조로 이루어지는 상부전극(11)을 사용한 예로서, 전자방출기의 구동전압과전자(전류)방출효율의 관계 Ie/Id를 실험적으로 측정한 결과를 도시한 그래프이다. 이 그래프에 있어서는 비교예로서 두께 9nm의 Au막만으로 이루어진 상부전극을 갖는 전자 방출기에 대해서도 동일한 관계로 도시하였다. 각 시료의 계면층(16)의 재료는 텅스텐(W), 이리듐(Ir) 및 백금(Pt)이다. 절연층(12)의 막두께는 5.5nm이다. 절연층(12) 및 상부전극(11)의 막두께는 전체시료에서 동일하므로, 시료간의 전자방출효율의 차는 절연층(12)와 접하는 각 막 즉 두께 3nm의 W, Ir, Pt 및 Au막중의 열전자의 투과율의 차를 잘 반영하고 있다. 구동전압 6.5볼트(V)의 인가에 있어서, 전자방출효율 Ie/Id는 Au(9nm)가 최대값인 0.3%, Pt(3nm)-Au(6nm)가 0.1%, Ir(3nm) -Au(6nm)가 0.03%, 그리고 W(3nm)-Au(6nm)가 0.005%이다. 이는 원소주기율표에서 금속의 족(group)번호가 작아질수록 전자 방출효율Ie/Id가 낮아지는 것을 나타낸다. 이러한 경향은 박막형 전자방출기의 상부전극에 대한 열전자의 투과율이 금속 내부에서 발생하는 전자-전자산란에 의해 결정된다는 사실에 지배되고 있다. 이러한 에너지 보존의 법칙으로 인해 그 전자-전자산란의 단면적이 상부전극의 상태밀도가 증가할 수록 커진다. 보다 구체적으로, 열전자의 운동에너지가 E0일 경우(상부전극의 페르미준위에 의한 측정), 산란단면은 주로 -E0∼E0의 에너지범위내에서 통합된 상태의 밀도에 의해 결정된다. 페르미준위 근방에서의 상태밀도는 에너지로 집중되는 d궤도에서 금속내에 어떻게 점유하는가에 의해 결정되며, 금속 전자의 구성에 의존한다. 따라서, 페르미준위 근방의 상태밀도 및 산란단면은 주기율표에 있어서 1b족과 2b족<8족<7a족<6a, 5a, 4a 및 3a족의 오름차순으로 변화한다. 특히,승화엔탈피△Hs가 높은 금속은 모두 3a족∼8족까지의 천이금속에 속하고, 금(Au), 은(Ag), 구리(Cu)등의 1b족보다 전자방출효율 Ie/Id가 낮다. 본 발명에서의 전자방출장치는 이와 같은 상부 및 하부전극층 사이에 중간층을 끼워유지한 특수한 적층구조를 갖는다.
높은 방출전류Ie를 얻는 방법으로서, 계면층(16)의 막두께를 얇게하는 방법이 고려된다. 열전자의 금속박막중의 투과율은 열전자의 평균자유행정을 λ, 금속박막의 막두께를 d로 하면 exp(-d/λ)로 나타낼 수 있다. 따라서, 예를 들면 상기의 계면층(16)의 막두께를 1nm정도로 얇게하면, 열전자의 투과율은 약7∼8배 증가하게 된다. 따라서, 도 2의 구조에서 사용한 Ir(3nm)-Au(6nm)의 적층구조 대신에 Ir(1nm)-Au(6nm)의 적층구조를 상부전극(11)에 사용하면, 전자방출효율 Ie/Id는 0.2∼0.25%로 되고, Au(9nm) 금속과 실제로 동등한 전자방출효율Ie/Id로 된다. 또한, W(1nm)-Au(6nm)합금을 사용해도 Ie/Id는 0.035∼0.04%로 개선된다. 금속 박막두께d를 얇게 하면 전자방출효율 Ie/Id가 보다 상승한다는 것은 명확하다. 이와 같이 Ir이나 W등의 승화엔탈피가 비교적 높은 금속막을 사용하는 경우라도 막두께d를 얇게하는 것에 의해 전자방출효율 Ie/Id의 문제는 해결할 수 있다. 그러한 경우, 계면층(16)은 더욱 섬형상으로 성장하지만, 도 3a에 도시한 바와 같이 하부전극(13)과 상부전극(11) 사이에 중간층(17)이 존재하므로 박막형 전자방출기의 열화를 발생시키는 일은 없다.
중간층재료로서는 도 2의 실험에서는 중간층(17)로서 사용하는 Pt가 특히 적합하다. Pt는 도 2에서 알 수 있는 바와 같이 Mo나 Ir 등보다 열전자의 산란확률은작다. 또, Pt는 막두께가 얇아도 균일하게 성장하기 쉬운 고유의 특성이 있으므로, 섬형상으로 성장한 계면층(16)의 간극 사이에도 Pt가 존재하여 표면층재료가 절연층(12)와 때때로 접하는 것을 방지하는 효과가 있다.
다음에, 표면층(18)을 형성할 필요가 없는 예를 설명한다. 1예로서, 상부전극(11)에 필요한 전원전압을 공급하기 위해 급전선(버스라인)으로서 사용하는 전용의 층(전기적 배선)을 상부전극과 물리적으로 접속하도록 배치하는 것에 의해, 상부전극(11)에 대한 전기저항의 요구를 완화시킨 경우가 있다.
또한, 상부전극을 2층 구조화하는 공지예로서 절연층과 접하도록 이 절연층상에 형성되고 또 알루미늄(Al), 카드뮴(Cd), 납(Pb)등과 같은 부(負)로 이온화하기 쉬운 재료로 이루어진 제1 층 및 상기 제1 층상에 적층되고 또 은(Ag), 몰리브덴(Mo), 탄탈늄(Ta), 크롬(Cr), 금(Au)등과 같은 소자 제작프로세스에 대해서 화학적으로 안정한 재료로 이루어진 제2 층을 절연층(12)상에 순차 적층한 일본국 특허공개공보 평성2-306520호가 있다. 그러나, 이 공지예에 있어서 제1층을 구성하도록 선택된 재료의 승화엔탈피△Hs는 각각 Al이 78.7kcal, Cd가 26.7kcal, Pb가 46.78kcal이며, 제2층으로 바람직하게 사용되는 재료의 하나이고 또한 본 발명의 실시예에 따른 표면층(18)로서 바람직하게 사용하는 재료의 대표적인 1개인 Au(88kcal)보다 작다는 문제점을 가지고 있다. 즉, 상술한 공지예의 기본사상은 본 발명과 전혀 다르다.
박막형 전자방출기는 박막형 고선명도의 표시장치와 전자선(EB) 묘화장치 등을 포함하는 각종 전자응용기기에 광범위하게 사용할 수 있다. 그러한 응용기기(응용장치)에 대해서는 박막형 전자반출기가 고밀도의 전자 또는 전류를 안정하게 방출할 수 있고, 또 2차원배열등의 박막형 전자방출기 배열 기판구성도 용이하게 할 수 있으므로, 이것을 사용해서 장수명이고 또한 고휘도 특성을 갖는 표시장치 및 EB 묘화장치를 실현할 수 있다.
예를 들면, 박막형 전자방출기 응용장치는 박막형 전자방출기를 2차원배열(2D)하여 이루어지는 기판과 퇴적된 형광체를 갖는 면판(이하, 전면판)을 맞붙이고, 진공으로 봉착하는 것에 의해 구성할 수 있다.
다른 예로서, 박막형 전자방출기 응용 전자선 묘화장치는 전자원으로서 3층 구조 박막형 전자방출기 모듈과 이와 관련되어 동작하는 전자렌즈를 포함한다. 이 경우에 있어서, 전자방출기 모듈은 2D 또는 면내 매트릭스형상으로 배열된 다층 박막형 전자방출장치를 그의 표면상에 갖는 기판을 포함하는 것에 의해, 목표 웨이퍼상으로 예정된 집적회로(IC)패턴의 일괄전사가 가능하게 된다.
이하, 본 발명의 몇가지 실시예를 첨부 도면을 사용해서 상세하게 설명한다.
실시예 1
도 3a 및 도 3b에 이하 "전자방출기"라고 하는 박막형 전자원의 주요부를 도시한다. 도 3b는 전자방출기의 평면도이고, 도 3a는 도 3b의 A-B선을 따른 단면도이다. 전자방출기는 유리 등으로 이루어진 절연성의 기판(14)를 포함한다. 유리기판(14)는 표면상에 도전막(13)으로서 예를 들어 100nm의 소정의 막두께로 형성된 알루미늄(Al)막을 갖는다. 이 Al막은 하부전극으로서 기능한다. 여기서, Al하부전극막(13)의 형성에는 예를 들면 무선주파수(RF) 마그네트론 스퍼터링법을 사용한다. 그 후, 이 Al막(13)의 노출된 표면에 양극산화(양극 산화처리)를 실시하여 막두께 5.5nm정도의 절연층(12)를 형성한다. 그러한 양극화를 위한 양극산화 전류를 작은 값으로 제한하여 절연층(12)의 막질을 향상시킬 수 있다. 다음에, SiO2또는 Al2O3등의 선택된 절연성의 재료를 RF마그네트론 스퍼터링기술 등에 의해 50nm 두께로 형성하여 보호층(15)를 마련한다. 계속해서, 동일한 스퍼터링기술에 의해 3층 적층구조의 상부전극을 진공중에서 연속적으로 다른 Al막을 형성한다. 이 때, 계면층(16)으로서 Ir막을 1nm의 두께, 중간층(17)로서 Pt막을 2nm의 두께, 표면층(18)로서 Au막을 3nm의 두께로 하여 3개의 막을 순차 형성한다. 따라서, 3층 적층구조는 전체적으로 6nm의 두께이다. 마지막으로, 상부전극(11)에 대해 버스라인패턴(32)를 마련해서 패턴화된 Au층을 형성한다.
다음에, 선택된 진공도 10-7Torr정도의 진공조(도시하지 않음)내에서 상부 전극 버스라인(32)를 접지전위로 하여 하부전극(13)에 펄스전압을 인가하는 것에 의해 동작의 안정화를 확보한다. 도 4에 도시한 바와 같이, 펄스전압은 반복주기T의 일정간격t1에서 부극성의 펄스성분의 열을 사용하여 전위레벨-Vd1=-9V정도로, 펄스폭tw=64㎲로 설정한다. 여기서 인접한 펄스 사이의 각 간격t1은 16.54ms이다. 즉, 미리 선택된 펄스폭tw=64㎲동안 펄스전압 -Vd1=-9V를 인가하고, 16.54ms의 기간동안 전압Vd2=0V를 인가한다. 이 펄스사이클은 주기 T=16.6ms로 반복하게 된다. 반복주기T와 펄스폭tw를 예를 들면, T=2㎲∼1000ms정도, tw=1㎲∼500ms 정도로 하면 좋다. 또, 일본국 특허공개공보 평성 7-226146에 기술되어 있는 바와 같이,Vd2=+1∼+5V범위내로 전압Vd2를 확실하게 변경하는 것에 의해, MIM형 전자방출기의 동작이 한층 안정화한다.
도 5는 도 5에 "Ir-Pt-Au"로 표시된 바와 같이 본 발명을 사용하는 MIM형 전자방출기의 피크방출 전류밀도Je대 시간경과의 관계를 나타내는 경시변화 테스트 측정 결과를 도시한 그래프이다. 비교를 위해, "Pt-Au"로 표시된 바와 같이 막두께 3nm인 Pt계면층과 막두께 3nm인 Au표면층으로 이루어진 2층 적층 상부전극 구조를 사용한 것 및 "Au"로 표시된 바와 같이 막두께 6nm의 Au만으로 이루어진 단층 상부전극구조를 사용한 것등 다른 방출기 시료에 대해서도 마찬가지로 경시변화 테스트를 실시하였다. 이들 3종류의 MIM형 전자방출기에 대해서 다이오드전류Id가 일정(동일)하게 유지되도록 인가전압을 고정레벨로 설정하고, 동시에 각 시료의 절연층(12)로의 인가전계가 다른 것들과 동일하게 되도록 하였다. 당업자라면 도 5의 그래프에서 알 수 있는 바와 같이, Au단층구조에서는 전자방출효율Ie/Id의 유의성(significance)에 기인하여 전류밀도Je의 초기값은 높지만, Je는 시간이 경과함에 따라 감소하고, 50분이 경과한 후에는 전자방출이 정지해 버린다. Pt-Au 2층 구조에서는 초기의 피크방출전류밀도Je는 2mA/㎠로 높지만, 약 400분 경과후에는 급격히 감소한다. 이와 같이, Pt-Au 2층 구조의 상부전극은 Au 단층 구조의 상부전극에 비하면 점차로 수명특성이 향상하지만, 특히 고방출전류를 필요로 할 경우에는 충분한 수명특성을 갖지 않는다. 이것에 대해, 본 발명에 따른 Ir-Pt-Au 3층 구조에서는 계면층(16)이 Ir을 주성분으로 하기 때문에, 초기의 피크방출전류밀도Je는 약간 낮게 약 2.5mA/㎠로 유지한다. 이와 같이, 안정성은 매우 향상되며, 400분이경과한 후에도 방출전류밀도Je의 감소가 관측되지 않는다. 이것은 승화엔탈피가 Pt보다 높은 Ir을 계면층(16)으로서 사용하는 것에 의해 상부전극(11)을 구성하는 원자의 절연층(12)로의 원치않는 이동이 발생하는 것을 한층 억제하도록 유리하게 작용하기 때문이다.
본 실시예에 있어서, 하부전극(13)으로서 고배향막 또는 단결정막을 사용하는 것에 의해, 그것을 양극산화해서 형성한 절연층(12)의 특성은 한층 향상되고, 보다 고성능의 MIM형 전자방출기가 얻어진다. 또한, 절연층(12)를 양극 산화로 형성하는 것 대신에, 스퍼터링기술 또는 증착기술에 의해서 선택적으로 형성해도 좋다.
또, 본 실시예에서는 계면층(16)으로서 Ir을 사용한 경우에 대해서 설명했지만, 중간층(17)에 Pt를 사용한 경우에는 계면층(16)으로서 지르코늄(Zr), 하프늄(Hf), 루테늄(Ru), 몰리브덴(Mo), 니오브(Nb), 탄탈늄(Ta), 레늄(Re), 오스뮴(Os), 텅스텐(W)등과 같은 승화엔탈피가 높은 재료 또는 이들중에서 선택된 여러성분의 합금을 사용해도 동일한 효과가 얻어진다.
실시예 2
실시예1에 있어서 표면층(18)이 없더라도 상부전극(11)의 전기적 저항값이 "충분히" 낮은 경우에는 표면층(18)을 필요로 하지 않으므로, 표면층(18)을 형성할 필요는 없다. 이와 같은 예를 도 6a 및 도 6b에 도시된 실시예2에 대해 설명하며, 도 6b는 평면도이고 도 6a는 A-B선을 따른 단면도이다. 도 6a에 도시한 바와 같이, 절연층(12)상에 계면층(16)과 중간층(17)을 적층한 구조로 박막형 전자방출기가 구성된다. 이 경우, 실시예1의 경우보다 상부전극(11)의 전기적 저항값이 높아진다. 이를 보상하기 위해, 상부전극(11)의 저항값이 어느 정도 높은 경우에도 버스라인(32)를 거쳐 급전단자노드와 상부전극(11)을 전기적으로 접속하여 어떠한 문제도 발생하지 않는다.
실시예 3
도 7에 본 발명의 실시예3에 따른 MIS형 전자방출기를 도시한다. 도시한 바와 같이, n형 실리콘(Si)기판을 열산화기술에 의해 산화하여 그 위에 절연층(12)를 형성한다. 다음에, 화학적 기상퇴적기술(DVD) 또는 스퍼터링기술에 의해 SiO2막을 특정 막두께 예를 들면 50nm로 퇴적하여 보호층(15)를 마련한다. 다음에, 그 위에 RF마그네트론 스퍼터링에 의해 3층의 상부전극(11)을 순차 형성해서 적층한다. 이 때, 계면층(16)으로서 Ir막을 1nm의 두께, 중간층(17)로서 Pt막을 2nm의 두께, 표면층(18)로서 Au막을 3nm의 두께로 3개의 막을 형성한다. 따라서, 3층의 적층은 전체로서 6nm의 두께로 된다. 마지막으로, 상부전극(11)의 버스라인패턴(32)를 마련해서 패턴화된 Au층을 형성한다.
다음에, 본 발명에 의한 박막형 전자방출기를 사용한 응용기기의 실시예를 설명한다.
실시예 4
도 8 및 도 9에 본 발명에 따른 표시장치의 실시예를 도시한다. 도 8은 도 9에 도시한 평면구조의 단면도이고, 도 9는 표시장치의 절연성 기판상의 전자 방출기의 전극의 행렬배치를 도시한 평면도이다. 도 9에 있어서 도 8b에서의 기판(14)는 생략하고 있다. 유리 등의 기판(14)상에 하부전극(13)을 RF스퍼터링법에 의해 형성한다. 이 때, 적절한 마스크를 사용하거나 또는 묘화기술과 에칭기술을 병용하는 것에 의해 도 9에 도시한 바와 같이 패턴화한다. 계속해서, 양극산화에 의해 절연층(12)를 형성한다. 다음에, RF스퍼터링에 의해 SiO2등의 선택된 절연성 재료로 이루어지는 보호층(15)를 형성한다. 보호층(15)는 하부전극(13)의 변 가장자리 또는 코너부에 전계가 국소집중해서 절연파괴가 발생하는 것을 제거(방지)하는 것에 의해 소자를 장수명화하는 기능이 있다.
다음에, 스퍼터링에 의해 3층 적층막인 상부전극(11)을 순차 형성한다. 이 때, 계면층(16)으로서 Ir막을 1nm의 두께, 중간층(17)로서 Pt막을 2nm의 두께, 표면층(18)로서 Au막을 6nm의 두께로 형성한다. 따라서, 3층 적층은 전체로서 9nm의 두께로 된다. 도 9에 도시한 바와 같이, 계면층(16), 중간층(17), 표면층(18)의 각 적층은 하부전극(13)과의 대응하는 하나의 교점에만 형성한다. 계속해서, Au와 같이 도전율이 높은 재료를 도 9b에 도시한 일정 패턴으로서 막두께 500nm정도로 형성한다. 패턴화된 막은 상부전극 버스라인(32)로서 사용된다. 도 9b에 도시한 바와 같이, 각 버스라인(32)의 선폭을 상부전극(11)이외의 임의의 부분에서 층(16)∼(18)로 구성된 상부전극(11)보다 가늘게 하는 것에 의해, 상부전극 버스라인(32)와 하부전극(13) 사이의 부유용량을 작게 할 수 있어 소자의 고속구동이 용이하게 된다.
도 8에 도시한 바와 같이, 전면판(110)에는 유리와 같이 단단한 투광성 재료로 이루어지고 그의 내표면 전체에 ITO(Indium-Tin Oxide)로 이루어지는 절연 투광성의 가속전극(112)를 스퍼터링에 의해 형성한다. ITO가속전극(112)상에 형광체막(114)를 퇴적해서 도포한다. 형광체막(114)로서는 저속 전자선을 사용해도 휘도 또는 발광효율이 높은 재료 예를 들면 ZnO:Zn을 사용하면 좋다. 내표면상에 가속전극(112)와 형광체막(114)를 형성한 전면판(110)과 박막형 전자방출기의 배열로 이루어진 표시기판(14)를 그의 주위를 둘러싸는 200㎛ 두께의 일정 스페이서(도시하지 않음)를 조립하고(끼우고), 그 후 플릿유리를 사용하여 봉착한다. 기판(14)와 전면판(110) 사이로 규정된 내부공간을 진공으로 배기해서 표시장치의 표시패널(100)이 완성된다.
도 10에는 이와 같이 해서 제작한 표시패널(100)의 전기회로를 그에 관한 구동회로에 동작가능하게 결선한 것을 도시한다. 하부전극(13)은 하부전극 구동회로(41)에, 상부전극 버스라인(32)는 상부전극 구동회로(42)에 각각 결선한다. 가속전극(112)는 가속전극 구동회로(43)에 동작가능하게 결선한다. n번째의 하부전극(13)Kn과 m번째의 상부전극 버스라인(32)Cm 사이의 교점에서의 1도트를 (n, m)으로 나타내며, n과 m은 정수이다.
도 11은 각 구동회로의 노드에서 발생되는 각각의 주전압신호의 파형을 도시한 것이다. 도 11의 파형도에는 특별히 도시되어 있지는 않지만, 가속전극(112)에는 항상 400V의 전압을 인가한다.
도 11에서 알 수 있는 바와 같이, 시각t0에서는 각각의 전극도 0V이므로, 전자는 방출되지 않고, 따라서 형광체(114)는 발광하지 않는다.
도 11에 도시한 시각t1에 있어서, 한 하부전극(13)K1에는 -V1의 전압을 인가하고, C1및 C2로 표시된 상부전극 버스라인(32)에는 +V2의 전압을 인가한다. 도트(1, 1), (1, 2)의 하부전극(13)과 상부전극(11)의 사이에는 일정 전압(V1+V2)가 인가되므로, 전자방출 개시전위보다 높은 소정의 전위로 전압(V1+V2)를 설정해 두면, 이들 2개의 박막형 전자방출기에서는 전자가 표시패널(100)의 진공공간(10)으로 방출된다. 그리고, 방출된 전자는 가속전극(112)에 인가되는 전압에 의해 가속된 후, 형광체막(114)와 충돌하여 그것을 발광시킨다.
다음에, 도 11에 도시한 시각t2에 있어서, 하부전극(13)K2에 전압-V1을 인가하고, 동시에 상부전극 버스라인(32)C1에 전압V2를 인가하면, 도트(2, 1)이 점등하여 발광한다. 도 11의 전압파형의 세트를 인가하면, 도 10의 빗금친 일부 선택된 도트만이 점등한다.
이와 같이 해서, 상부전극 버스라인(32)에 인가하는 신호를 변경 또는 수정하는 것에 의해 원하는 화상 또는 정보를 표시할 수 있게 된다. 또, 상부전극 버스라인(32)에인가하는 전압신호V1의 크기(강도)를 화상신호 요구사양에 맞게 적절하게 변경하는 것에 의해, 다중계조 화상을 표시할 수 있다.
본 발명에 따른 박막형 전자방출기를 사용하면, 높은 방출전류밀도를 안정하고 신뢰성 있게 얻을 수 있으므로, 고휘도이며 장수명의 표시패널을 제작할 수가있다.
실시예 5
다음에, 도 12 ∼ 도 15를 사용해서 본 발명의 원리를 사용한 다른 예를 설명한다. 도 13은 표시패널을 면판측에서 본 평면도, 도 14는 표시기판(14)를 면판측에서 본 평면도이다. 도 13, 도 14중의 A-B선을 따른 각각 구조의 단면도가 도 12a이고, C-D선을 따른 좌측1/2의 단면도가 도 12b이다.
이하, 표시기판상에 형성되는 박막형 전자방출기의 제작방법을 설명한다. 도 15a∼도 15g는 표시기판(14)상에 박막형 전자방출기를 제작하는 주요공정을 도시한 것이다. 여기서, 설명을 위해 각 도면은 2개의 다른 도면의 조합으로 하고, 우측열에 평면도, 좌측열에는 도 13 및 도 14의 A-B선을 따른 것에 대응하는 그의 관련 단면도를 도시한다. 도 15a∼도 15g에서는 설명상 특히 1개의 전자방출기만이 도시되어 있지만, 실제로는 도 12, 도 14에 도시한 바와 같이 동일 표시기판상에 2D매트릭스형상으로 구성되어 있다는 것을 당업자라면 용이하게 이해할 수 있을 것이다.
도 15a에 도시한 바와 같이, 먼저 유리등의 절연성 기판(14)를 마련하고, 기판(14)상에 하부전극(13)으로서 Al막과 같은 금속박막을 예를 들면 300nm의 막두께로 형성한다. 이 Al막의 형성에는 예를 들면 스퍼터링법, 저항가열증착법 또는 분자선 에피택시법(MBE)등을 사용한다. 다음에, 이 Al막을 포토묘화에 의해 레지스트형성을 패턴화하고, 다음에 에칭처리에 의해 스트라이프형 패턴으로 가공하여 각 하부전극(13)을 형성한다. 여기서 사용하는 레지스트는 에칭처리 사용시에 적합하게 적용할 수 있는 종류의 재료라면 좋고, 에칭도 웨트에칭기술과 드라이에칭기술중 어느 하나라도 가능한다. 이 하부전극(13)을 양극산화 처리해서 막두께 5∼10nm정도의 절연층(12)를 형성한다. 이 실시예에서는 절연층의 막두께를 5.5nm으로 형성하기 위해 화성전압을 4V로 설정한다. 이것이 도 15a에 도시한 구조이다.
다음에 도 15b에 도시한 바와 같이, 레지스트를 도포하고 자외선으로 조사하여 패터닝하는 것에 의해, 도 15b의 레지스트패턴마스크(501)을 형성한다. 마스크로서 퀴논디아자이드계의 포지티브형 레지스트재료를 사용해도 좋다. 다음에, 레지스트패턴마스크(501)을 부착한 채, 재차 양극산화를 실행하여 보호층(15)를 형성한다. 이 2회째의 양극산화 처리시에는 화성전압을 50V정도로 하고 보호층(15)의 막두께를 70nm정도로 한다. 이 상태를 도 15c에 도시하였다.
레지스트패턴마스크(501)을 아세톤 등의 유기용매에 의해 박리한 후, 도 15d에 도시한 바와 같이 동일한 처리를 실시하여 다른 레지스트패턴마스크(502)를 형성한다. 그 후, 상부전극 버스라인(32)로서의 금속막을 기판(14)의 전면상에 형성한다. 이 버스라인(32)를 규정하도록 패턴화될 금속막은 Mo와 같이 기판(14)와의 접착성이 우수한 일정 금속을 하층으로 하고, Au와 같이 전기 전도성이 좋고 또한 산화되기 어려운 금속을 상층으로 하는 다층 적층구조로 하고, 스퍼터링법이나 증착법에 의해 순차(연속적으로) 성막하는 것이 바람직하다. 하층의 재료로서는 상기 Mo 이외에 Cr이나 Ta, W, Nb등 절연성 재료와의 접착성이 좋은 다른 금속이라도 좋다. 상층의 재료로서는 상기 Au 이외에 Pt, Ir, Rh, Ru등을 사용해도 좋다. 이러한 금속을 사용하는 것에 의해, 나중에 형성되는 상부전극(16)과의 우수한 전기적 접촉을 확보할 수 있다. 여기서, 상부전극 버스라인(32)를 구성하는 금속막의 막두께는 배선의 전기적 저항값의 요구사양에 따라 변경가능하다. 예를 들면, 본 실시예에서는 Mo막을 30nm, Au막을 100nm으로 하였다. 계속해서, 아세톤 등의 유기용매를 사용해서 레지스트마스크(502)를 주지의 리프트오프 기술로 제거하여 도 15e의 구조를 얻는다.
계속해서, 도 15f에 도시한 바와 같이, 레지스트패턴마스크(503)을 형성한다. 이 상태에서 선택된 화성액에 담궈 양극산화를 실행한다. 이 실시예에서는 절연층(12)를 형성했을 때와 동일하게 화성전류를 4V로 한다. 절연층(12)는 지금까지 몇회정도 실행한 레지스트패터닝 처리단계에서 현상액등의 약품에 의해 다소의 손상을 받고 있다. 그래서, 이 층을 수복하기 위해, 그의 위에 위치하는 상부전극을 형성하기 전에 재차 양극산화한다. 이 후, 계면층(16), 중간층(17) 및 표면층(18)을 이 순으로 형성한다. 이들 막의 형성시에는 스퍼터링법 등을 사용하고, 각 층은 진공상태를 파괴하는 일 없이 연속적으로 형성하는 것이 바람직하다. 이 실시예에서는 계면층(16)으로서 막두께 1nm의 Ir막, 중간층(17)로서 막두께 2nm의 Pt막 및 표면층(18)로서 막두께 3nm의 Au막을 형성한다. 또, 이 실시예와 같이 인가전압을 상부전극에 공급하는 전용의 버스라인(32)이 있고, 이 상부전극면적이 작은 경우에는 표면층(18)을 제외하고 예를 들면 막두께 1nm의 Ir막으로 구성한 계면층(16)과 막두께 2nm의 Pt막으로 구성한 중간층(17)의 2층으로 상부전극을 구성해도 좋다.
계속해서, 아세톤 등의 유기용매를 사용하는 리프트오프 기술에 의해 마지막으로 형성된 레지스트를 제거하면, 도 15g에 도시한 바와 같은 박막형 전자방출기가 완성된다. 이상의 제조기술을 사용하는 것에 의해, 표시기판(14)상에 박막형 전자방출기를 연속적으로 형성한다. 이 박막형 전자방출기는 레지스트패턴(501)에 의해 규정되는 일정 영역으로부터 전자가 방출된다. 이러한 전자방출부의 주변부에 두꺼운 절연막을 보호층(15)로서 형성하고 있으므로, 상부전극과 하부전극 사이에 인가되는 전계가 하부전극의 변 가장자리 또는 코너부에 국부적으로 집중하지 않게 되어 장기간에 걸쳐 안정되고 신뢰성이 높은 전자방출특성이 얻어진다.
다음에, 도 12a 및 도 12b에 있어서, 전면판(110)에는 유리를 포함한 투광성 재료를 사용한다. 먼저, 도 12b에 도시한 바와 같이, 블랙매트릭스(120)을 형성한다. 블랙매트릭스(120)은 도 13에 있어서 임의의 인접한 형광체(114)사이에 존재하는 레이아웃으로 배치되지만, 도 13에서는 도시를 생략하였다.
블랙매트릭스(120)은 흑연분말과 폴리비닐알콜(PVA) 및 중크롬산암모늄을 혼합한 용액을 전면판(110)에 도포하고, 블랙매트릭스(120)을 형성하고자 하는 각각의 선택된 부분에 자외선을 조사하여 감광시킨 후, 미감광부분을 제거하는 것에 의해 제조된다.
다음에, 적색 형광체(114A)를 형성한다. 형광체입자와 PVA(폴리비닐알콜) 및 중크롬산암모늄을 혼합한 수용액을 전면판(110)상에 퇴적한 후 형광체를 형성할 부분에 자외선을 조사하여 감광시킨 후, 미감광부분을 흐르는 물을 사용해서 제거한다. 이와 같이 해서 적색 형광체(114A)를 패턴화한다. 규정된 패턴은 도 13에 도시한 바와 같다. 이 도시한 패턴은 어디까지나 1예이며, 그이외에도 각종 디스플레이의 설계 요구사양에 따라 예를 들어 4개의 근접하는 도트를 사용하여 1개의 화소를구성시킨 소위 "RGBG" 패턴이라도 상관없다. 형광체막의 두께는 형광체입자의 1.4∼2층 정도가 되도록 한다. 마찬가지로 해서 녹색 형광체(114B)와 청색 형광체(114C)를 형성한다. 예를 들면 적색형광체 재료로 Y2O2:EU(P22-R), 녹색으로 Zn2SiO4:Mn(P1-G1), 청색으로 ZnS:Ag(P22-B)를 사용하면 좋다. 또는, 적색형광체로 YP0.65V0.35O4:Eu, 녹색으로 Zn2SiO4: Mn(P1-G1), 청색으로 (Y, Gd)P0.85V0.15O4를 사용해도 좋다.
다음에, 니트로셀룰로스막 등을 사용해서 필밍(filming)한 후, 전면판(110)전체에 막두께50∼300nm정도의 Al을 퇴적해서 메탈백(122)으로 한다. 그 후, 판(110)을 400℃정도로 가열해서 필밍막이나 PVA등의 유기막을 가수분해하고, 이것에 의해 전면판(110)이 완성된다.
이와 같이 제작한 전면판(110)과 표시기판(14)를 그의 주변에서 그들 사이에 끼워유지하는 적당한 스페이서(60)에 의해 함께 조립하고(끼우고), 그 후 플릿 유리를 사용해서 봉착한다. 전면판(110)과 기판(14)의 위치관계는 도 13에 도시한 바와 같다. 도 14에서는 이와 같이 기판(14)상에 형성된 박막향 전자방출기의 평면 레이아웃을 도 13에 대응시켜서 도시하고, 단지 간략화를 위해 보호층(15) 및 상부전극 표면층(18)은 생략하고 있다.
떨어져 있는 전면판(110)과 기판(14) 사이의 거리는 1∼3mm정도로 한다. 스페이서(60)은 패널의 내부를 진공으로 했을 때 대기압하의 외부로부터의 힘에 의한 표시패널의 파손을 방지(제거)하기 위해서 그들 사이에 삽입한다. 따라서,전면판(110)에 두께 3mm의 유리판을 사용해서 4cm(폭)x9cm(길이)정도 이하의 표시면적을 갖는 표시장치를 제작하는 경우에는 스페이서(60)을 삽입할 필요는 없다. 이것은 전면판(110)과 기판(14)자체의 기계적 또는 물리적 강도에 의해 대기압에 견딜 수 있기 때문이다. 스페이서(60)의 형상은 예를 들면 도 13에 도시한 바와 같이 한다. 여기서는, R(적), G(녹), B(청)으로 발광하는 도트의 세트마다 즉 상부전극 3열씩의 세트마다 스페이스의 지주를 마련하고 있지만, 기계적 강도가 견디는 범위에서 지주의 수를 감소시켜도 상관없다. 이러한 스페이서(60)의 제작은 유리나 세라믹 등의 절연성 판에 예를 들면 샌드블러스팅(sand-blasting)법을 사용해서 원하는 형상의 구멍 또는 개구를 가공한다.
봉착한 표시패널을 Ix10-7Torr정도의 진공으로 배기해서 봉지하는 것에 의해, 본 발명의 박막형 전자방출기를 사용한 표시패널이 완성된다.
이 실시예에서는 전면판(110)과 기판(14) 사이의 거리가 1∼3mm정도로 길기 때문에, 메탈백(122)에 인가하는 가속전압을 3∼6KV로 높게하는 것이 가능하다. 따라서, 상술한 바와 같이 형광체(114)로서는 음극선관(CRT)에서 사용하는 현재 이용가능한 형광체를 사용할 수 있다. 가속전압을 3∼6KV정도의 고전압으로 설정하는 이외에는 이 실시예에 사용된 각각의 구동신호의 전압파형은 실시예4와 동일하다.
실시예 6
도 16에 실시예6에 따른 EB 묘화장치를 도시한다. 이러한 EB 묘화장치의 경우, 전자원으로서 적어도 하나의 전자방출기가 사용되지만, 이 실시예에서는 박막형 전자방출기를 행 및 열로 이루어지는 면내 또는 2D 매트릭스형상으로 제작한 멀티전자방출기 어셈블리(200)를 사용하도록 특수하게 설계된다.
멀티전자방출장치(200)은 표시장치의 실시예4 및 5에 따른 전기적 구동법과 마찬가지이고, 원하는 IC회로에 대응하는 소정 패턴의 대표적인 전자선을 목표 반도체웨이퍼(240)으로 방출 또는 전사시킨다. 방출된 전자선은 블랭커(210)을 통과한 후, 전자렌즈(220)에 의해 직경이 1/1000정도로 축소되고, 편향기(230)에 의해 편향된 후 웨이퍼(240)상에 투영되어 IC회로패턴이 전사된다. 일괄IC패턴전사를 위한 EB 묘화장치를 나타냈지만, 동시에 웨이퍼(240)상에 여러개의 IC패턴을 전사할 수 있고 또한 방출전자밀도가 높기 때문에 요구되는 레지스트의 감광시간이 짧아진다. 이것은 종래의 전자선 묘화장치에 비해 효율을 대폭적으로 개선하는 것이 가능하게 한다.
본 발명에 따르면, MIM형 또는 MIS형 박막형 전자방출기에 있어서, 상부 전극을 계면층, 중간층, 표면층의 3층 박막으로 형성하고, 중간층재료의 승화엔탈피가 표면층재료보다 크고, 또한 계면층재료보다 작아지도록 구성하는 것에 의해, 장시간 동작시켜도 열화가 발생하지 않는 박막형 전자방출기를 실현할 수 있다. 또, 계면층의 박막을 적정화하는 것에 의해 높은 방출전류밀도를 안정하게 얻을 수 있는 효과가 있다. 또, 상부전극의 도전성에 대한 요구가 엄격하지 않는 경우에는 상부전극을 계면층과 중간층의 2층 박막으로 형성하고 중간층재료에 Pt를 사용하며, 승화엔탈피가 Pt보다 높은 재료를 계면층으로 사용하는 것에 의해 동일한 효과를얻을 수 있다. 또, 이 박막형 전자방출기를 사용하여 표시장치나 EB묘화장치를 구성하는 것에 의해, 장수명이고 또한 고휘도의 화상표시장치나 고속의 EB 묘화장치를 실현할 수 있는 효과가 있다.
이상, 본 발명을 상기 실시예에 따라서 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것을 물론이다.

Claims (42)

  1. 상부전극 및 하부전극과 그들 사이에 끼인 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 적층된 제2 층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 상기 제2 층보다 승화엔탈피가 높은 선택된 재료로 이루어지는 것을 특징으로 하는 박막형 전자원 장치.
  2. 상부전극 및 하부전극과 그들 사이에 끼인 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층, 제1 층상에 적층된 제2 층 및 이 제2 층상에 적층된 제3 층으로 이루어진 3층 구조를 갖고,
    상기 제2 층의 승화엔탈피는 상기 제1 층보다 낮지만 상기 제3 층보다는 높은 것을 특징으로 하는 박막형 전자방출장치.
  3. 제2항에 있어서,
    상기 제2 층은 백금(Pt)을 포함하는 것을 특징으로 하는 박막형 전자방출장치.
  4. 상부전극 및 하부전극과 그들 사이에 끼인 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 외부로부터 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층, 이 제1 층상에 적층된 제2 층 및 이 제2 층상에 적층된 제3 층으로 이루어진 3층 구조를 갖고,
    상기 제1 층은 지르코늄(Zr), 하프늄(Hf), 루테늄(Ru), 몰리브덴(Mo), 이리듐(Ir), 니오븀(Nb), 탄탈륨(Ta), 레늄(Re), 오스뮴(Os), 텅스텐(W)으로 이루어지는 군에서 선택된 1개 또는 이들중에서 선택된 여러 성분의 합금으로 이루어지고,
    상기 제2 층은 백금(Pt)을 포함하고,
    상기 제3 층은 금(Au), 은(Ag), 구리(Cu)로 이루어지는 군에서 선택된 1개 또는 이들중에서 선택된 여러 성분의 합금으로 이루어지는 것을 특징으로 하는 박막형 전자방출장치.
  5. 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 적층된 제2 층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 백금(Pt)로 이루어지고,
    상기 제2 층의 승화엔탈피는 상기 백금보다 낮은 재료로 이루어지는 것을 특징으로 하는 박막형 전자방출장치.
  6. 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 적층된 제2 층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 상기 제2 층보다 승화엔탈피가 높은 일정 재료로 이루어지고,
    상기 상부전극으로 전압을 공급하기 위해 상기 상부전극에 급전 배선층이 전기적으로 접속되어 있는 것을 특징으로 하는 박막형 전자방출장치.
  7. 제6항에 있어서,
    상기 제2 층은 백금(Pt)를 포함하는 것을 특징으로 하는 박막형 전자방출장치.
  8. 제1항에 있어서,
    상기 제1 층의 두께는 3nm이하인 것을 특징으로 하는 박막형 전자원 장치.
  9. 제1항에 있어서,
    상기 상부전극과 상기 하부전극의 변 가장자리 및 코너 사이에 마련된 절연성의 보호층을 더 포함하고,
    상기 보호층의 두께는 상기 절연층보다 두꺼운 것을 특징으로 하는 박막형 전자원 장치.
  10. 제1항에 있어서,
    상기 하부전극은 금속 재료로 이루어지는 것을 특징으로 하는 박막형 전자원 장치.
  11. 제1항에 있어서,
    상기 하부전극은 반도체 재료로 이루어지는 것을 특징으로 하는 박막형 전자원 장치.
  12. 여러개의 박막형 전자방출장치의 배열을 포함하고,
    각각의 상기 박막형 전자방출장치는 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 순차 적층된 제2 층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 상기 제2 층보다 승화엔탈피가 높은 재료로 이루어지는 것을 특징으로 하는 전자방출기 응용기기.
  13. 장치의 전자원으로서 박막형 전자방출기의 기판을 포함하며,
    상기 기판상에는 박막형 전자방출장치의 행렬로 이루어지는 배열을 갖고,
    각각의 상기 박막형 전자방출장치는 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 적층된 제2 층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 사아기 제2 층보다 승화엔탈피가 높은 재료로 이루어지는 것을 특징으로 하는 전자방출기 응용기기.
  14. 상부전극 및 하부전극과 그들 사이의 절연층을 갖는 다층 박막형 구조를 구비한 박막형 전자방출장치와;
    그 위에 형광체막을 갖는 판을 포함하며;
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 적층된 제2 층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 상기 제2 층보다 승화엔탈피가 높은 재료로 이루어지고,
    상기 박막형 전자방출장치와 상기 판은 상기 박막형 전자방출장치로부터 방출된 전자가 상기 형광체막과 충돌하도록 배치되어 있는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서,
    상기 전자방출장치와 상기 판은 그들 사이에 배치된 스페이서에 의해 봉착되고,
    상기 스페이서의 두께는 1mm∼3mm인 것을 특징으로 하는 표시장치.
  16. 상부전극 및 하부전극과 그들 사이의 절연층을 갖는 다층 박막형 구조를 구비한 적어도 1개의 박막형 전자방출장치와;
    상기 박막형 전자방출장치에 배치되어 상기 박막형 전자방출장치로부터 방출된 전자를 투과시키는 전자렌즈를 포함하며;
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 적층된 제2 층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 상기 제2 층보다 승화엔탈피가 높은 재료로 이루어지는 것을 특징으로 하는 전자선 묘화장치.
  17. 기판;
    상기 기판상의 박막형 전자방출장치의 배열 및;
    상기 박막형 전자방출장치 중의 적어도 1개에 배치되어 상기 박막형 전자방출장치로부터 방출된 전자를 투과시키는 전자렌즈를 포함하며;
    각각의 상기 박막형 전자방출장치는 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하고,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 적층된 제2층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 상기 제2 층보다 승화엔탈피가 높은 재료로 이루어지는 것을 특징으로 하는 전자선 묘화장치.
  18. 기판;
    상기 기판상의 박막형 전자방출장치의 행렬로 이루어지는 배열 및;
    상기 박막형 전자방출장치 중의 적어도 1개에 배치되어 상기 박막형 전자방출장치로부터 방출된 전자를 투과시키는 전자렌즈를 포함하며;
    각각의 상기 박막형 전자방출장치는 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하고,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층과 이 제1 층상에 적층된 제2 층으로 이루어진 2층 구조를 갖고,
    상기 제1 층은 상기 제2 층보다 승화엔탈피가 높은 재료로 이루어지는 것을 특징으로 하는 전자선 묘화장치.
  19. 여러개의 박막형 전자방출장치의 배열을 포함하고,
    각각의 상기 박막형 전자방출장치는 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층, 이 제1 층상에 적층된 제2층 및 이 제2 층상에 적층된 제3 층으로 이루어진 3층 구조를 갖고,
    상기 제2 층은 승화엔탈피가 상기 제1 층보다 낮지만 상기 제3 층보다는 높은 재료로 이루어지는 것을 특징으로 하는 전자방출기 응용기기.
  20. 장치의 전자원으로서 박막형 전자방출기의 기판을 포함하며,
    상기 기판상에는 박막형 전자방출장치의 행렬로 이루어지는 배열을 갖고,
    각각의 상기 박막형 전자방출장치는 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하며,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층, 이 제1 층상에 적층된 제2 층 및 이 제2 층상에 적층된 제3 층으로 이루어진 3층 구조를 갖고,
    상기 제2 층은 승화엔탈피가 상기 제1 층보다 낮지만 상기 제3 층보다는 높은 재료로 이루어지는 것을 특징으로 하는 전자방출기 응용기기.
  21. 상부전극 및 하부전극과 그들 사이의 절연층을 갖는 다층 박막형 구조를 구비한 박막형 전자방출장치와;
    그 위에 형광체막을 갖는 판을 포함하며;
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층, 이 제1 층상에 적층된 제2 층 및 이 제2 층상에 적층된 제3 층으로 이루어진 3층 구조를 갖고,
    상기 제2 층은 승화엔탈피가 상기 제1 층보다 낮지만 상기 제3 층보다는 높은 재료로 이루어지고,
    상기 전자방출장치와 상기 판은 상기 전자방출장치로부터 방출된 전자가 상기 형광체막과 충돌하도록 배치되어 있는 것을 특징으로 하는 표시장치.
  22. 제21항에 있어서,
    상기 전자방출장치와 상기 판은 그들 사이에 배치된 스페이서에 의해 봉착되고,
    상기 스페이서의 두께는 1mm∼3mm인 것을 특징으로 하는 표시장치.
  23. 상부전극 및 하부전극과 그들 사이의 절연층을 갖는 다층 박막형 구조를 구비한 적어도 1개의 박막형 전자방출장치와;
    상기 박막형 전자방출장치에 배치되어 상기 전자방출장치로부터 방출된 전자를 투과시키는 전자렌즈를 포함하며;
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층, 이 제1 층상에 적층된 제2 층 및 이 제2 층상에 적층된 제3 층으로 이루어진 3층 구조를 갖고,
    상기 제2 층은 승화엔탈피가 상기 제1 층보다 낮지만 상기 제3 층보다는 높은 재료로 이루어지는 것을 특징으로 하는 전자선 묘화장치.
  24. 기판;
    상기 기판상의 박막형 전자방출장치의 배열 및;
    상기 박막형 전자방출장치 중의 적어도 1개에 배치되어 상기 박막형 전자방출장치로부터 방출된 전자를 투과시키는 전자렌즈를 포함하며;
    각각의 상기 박막형 전자방출장치는 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 전자구조를 포함하고,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층, 이 제1 층상에 적층된 제2 층 및 이 제2 층상에 적층된 제3 층으로 이루어진 3층 구조를 갖고,
    상기 제2 층은 승화엔탈피가 상기 제1 층보다 낮지만 상기 제3 층보다는 높은 재료로 이루어지는 것을 특징으로 하는 전자선 묘화장치.
  25. 기판;
    상기 기판상의 박막형 전자방출장치의 행렬로 이루어지는 배열 및;
    상기 박막형 전자방출장치 중의 적어도 1개에 배치되어 상기 박막형 전자방출장치로부터 방출된 전자를 투과시키는 전자렌즈를 포함하며;
    각각의 상기 박막형 전자방출장치는 상부전극 및 하부전극과 그들 사이의 절연층을 구비하는 다층 박막형 구조를 포함하고,
    상기 상부전극 및 하부전극은 상부전극에 대한 극성의 전압을 수신해서 상기 상부전극의 표면으로부터 진공중으로 전자를 방출시키고,
    상기 상부전극은 상기 절연층상에 형성된 제1 층, 이 제1 층상에 적층된 제2 층 및 이 제2 층상에 적층된 제3 층으로 이루어진 3층 구조를 갖고,
    상기 제2 층은 승화엔탈피가 상기 제1 층보다 낮지만 상기 제3 층보다는 높은 재료로 이루어지는 것을 특징으로 하는 전자선 묘화장치.
  26. 제1항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 박막형 전자원 장치.
  27. 제2항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 박막형 전자방출장치.
  28. 제4항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 박막형 전자방출장치.
  29. 제5항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 박막형 전자방출장치.
  30. 제6항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 박막형 전자방출장치.
  31. 제12항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자방출기 응용기기.
  32. 제13항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자방출기 응용기기.
  33. 제14항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 표시장치.
  34. 제16항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자선 묘화장치.
  35. 제17항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자선 묘화장치.
  36. 제18항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자선 묘화장치.
  37. 제19항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자방출기 응용기기.
  38. 제20항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자방출기 응용기기.
  39. 제21항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 표시장치.
  40. 제23항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자선 묘화장치.
  41. 제24항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자선 묘화장치.
  42. 제25항에 있어서,
    상기 상부전극에 대한 극성은 정극성인 것을 특징으로 하는 전자선 묘화장치.
KR1019970009767A 1996-03-22 1997-03-21 절연층의열화를억제하는다층상부전극을갖는박막형전자방출장치및이것을사용한응용기기 KR100421559B1 (ko)

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