JP2005309459A - 表示装置 - Google Patents
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Abstract
【課題】マトリクス状に配置された複数の電子源を用いた表示装置において、電子源の劣化を防止し、かつ、輝度の均一性を保つ。
【解決手段】マトリクス状に配置された複数の電子源において、上部電極バスラインの配線抵抗による電圧降下ΔVを補正するためにデータパルスの振幅をV3+ΔVに設定して、表示画面全体での輝度の均一性を保つ。このとき、ΔVが大きくなる期間に極性反転パルス403を印加するとデータパルスの電圧増加による表示のコントラスト低下を防止できる。
【選択図】図10
【解決手段】マトリクス状に配置された複数の電子源において、上部電極バスラインの配線抵抗による電圧降下ΔVを補正するためにデータパルスの振幅をV3+ΔVに設定して、表示画面全体での輝度の均一性を保つ。このとき、ΔVが大きくなる期間に極性反転パルス403を印加するとデータパルスの電圧増加による表示のコントラスト低下を防止できる。
【選択図】図10
Description
本発明は、真空中に電子を放出する電子源を用いた表示装置に関する。
互いに直交する電極群の各交点に冷陰極を形成した冷陰極アレイを用いた表示装置として、例えば、特開平4−289644号公報に記載されているフィールド・エミッション・ディスプレイ(FED)がある。FEDは、各画素に多数の電界放出陰極を配置し、そこからの電界放出電子を真空中で加速したのち蛍光体に照射し、発光させるものである。
これに対し、薄膜型電子源とは、上部電極-絶縁層-下部電極の3層構造の薄膜の上部電極-下部電極の間に上部電極が正電圧になる電圧を印加して、上部電極の表面から真空中に電子を放出させるものである。上部電極、下部電極に金属を用いたMIM(金属-絶縁体-金属)型電子源や、少なくとも一方の電極に半導体を用いたMIS(金属-絶縁体-半導体)型電子源などがある。MIM型電子源については、例えば、特開平7-65710号公報に示されている。
その他の薄膜型電子源として、絶縁層の代わりに、絶縁体と半導体との積層膜を用いたもの、すなわち、全体で上部電極−絶縁層−半導体層−下部電極の4層構成としたものがあり、例えば、 Japanese Journal of Applied Physics、 Vol.36、 Part 2、 No.7B、 pp. L939〜L941 (1997) に記載されている。さらに、絶縁層の代わりに、多孔質半導体、例えばポーラスSiを用いたものもあり、例えば、 Japanese Journal of Applied Physics、 Vol.34、 Part 2、 No.6A、 pp. L705〜L707 (1995) に記載されている。これの薄膜型電子源では、すべて絶縁層あるいは絶縁層の代わりをする層に高電界を印加することによりホットエレクトロンを生成させ、それを上部電極表面から放出させる、という原理で動作させている。したがって、後述するように、絶縁層あるいは絶縁層の代わりをする層の中に、電荷が蓄積しやすいという性質をもっている。
Japanese Journal of Applied Physics、 Vol.36、 Part 2、 No.7B、 pp. L939〜L941 (1997)
FEDに用いる電界放出陰極と較べると、薄膜型電子源は、表面汚染に強く、動作電圧が低いなど、表示装置に好ましい特性を有している。また、この薄膜型電子源は素子構造が単純なため微細加工が容易であり、電子線露光装置などの電子線応用機器の電子源としても好ましい特性を有している。しかし、従来の薄膜型電子源は、動作寿命が短いという問題があった。
この問題に対し、われわれは、薄膜電子源に極性を反転させた電圧を印加すると動作寿命が向上することを見い出し、特開平7−226146号公報に開示した。すなわち、薄膜電子源の上部電極に、下部電極に対して正の電圧を印加したとき(以下、「正極性」と呼ぶ)に上部電極から真空中に電子が放出されるが、正極性の電圧を印加していない期間に、上部電極に(下部電極に対して)負の電圧(逆極性)を印加すると、絶縁層中の不純物準位、欠陥準位へのトラップ電子の蓄積を防ぐことが出来、薄膜型電子源の長寿命化が達成できる。
しかし、この公報に開示した技術は、単一電子源に適用するものであり、表示装置などに用いる、薄膜電子源をマトリクス状に配置したものにはそのまま適用することは出来ない。
まず、薄膜電子源マトリクスの、従来の代表的な駆動方式を簡単に述べて、問題点を明確にする。
図2は薄膜電子源マトリクスを模式的に示したものである。走査線S1、 S2、 S3とデータ線D1、 D2、 D3とが直交し、3×3ドットのマトリクスを形成している。走査線とデータ線の交点に薄膜電子源が配置される。図2の斜線で示した場所の薄膜電子源から電子を放出させようとした場合、すなわち、蛍光板のうち斜線で示した部分に対応した部分を発光させようとした場合の、印加電圧波形を図3に示した。走査線に負電圧−V1の走査パルス401を印加し、データ線側に正電圧V2のデータパルス402を印加する。
例えば、時間区間t1においては、走査線S1とデータ線D1とでアドレスされる薄膜電子源(以下ドット(S1、 D1)と呼ぶ)には、V1+V2なる電圧が印加されるが、ドット(S1、 D2)、 (S1、 D3)には電圧V1が印加され、ドット(S2、D1)、(S3、D1)には電圧V2が印加される。したがって、薄膜電子源への印加電圧がV1+V2の時は十分な電子が放出されるが、印加電圧がV1またはV2の時には電子が放出されないか、ごくわずかな電流しか放出されないようにV1、V2の電圧値を設定しておけば、時間区間t1ではドット(S1、 D1)のみ電子を放出する。同様にして、時間区間t2ではドット(S2、 D1)、 (S2、D2)のみから電子が放出され、時間区間t3ではいずれのドットからも電子は放出されない。したがって、蛍光板の発光パターンは図2のようになる。
図3の下段には、ドット(S1、D1)と(S1、D3)に印加される電圧波形を示した。これからわかるように、各ドットには常に同じ極性の電圧が印加される。このため薄膜電子源の絶縁層内に電荷が蓄積してしまい、素子特性が劣化する。
前記特開平7−226146号公報に従って、走査線への印加電圧のパルス非印加期間にV3なる電圧のバイアスを印加しておくと、各ドットには逆極性の電圧が印加されることになる。しかし、この場合、例えばドット(S1、D3)には、パルス非印加期間には常に電圧−V3なる電圧が印加され続ける。走査線480本の表示装置の場合、非印加期間は全体の479/480の割合を占めるので、実質的には直流電圧がドット(S1、D3)に印加されることになる。このようにパルス印加デューティ比を1に近づけると薄膜電子源が劣化しやすくなることを我々は見いだした。これは、薄膜電子源が、直流電圧を印加すると極めて劣化しやすくなるのと同じ理由であると考えられる。
本発明は、第1電子源に印加する駆動電圧の振幅と第2電子源に印加する駆動電圧の振幅を異ならせることにより、第1電子源に印加される電圧と第2電子源に印加される電圧とを表示パネルの表示画面における位置によらず均一化させる。
本発明によれば、電子源マトリクスを用いた表示装置の表示画面の輝度の均一性を保つことが可能となる。
以下、本発明の実施の形態を図を用いて説明する。第1の実施例は、電子放出素子として薄膜型電子源(MIM型電子源)を用いたものである。図4、図5、図6、図7を用いて本実施例を説明する。図5は表示パネルを面板側から見た平面図、図6は基板14を面板側から見た平面図である。図5、図6中のA-B間の断面図が図4(a)であり、C-D間の左半分の断面図が図4(b)である。
まず、基板上に形成する薄膜電子源の作成方法を述べる。図7は基板14上に薄膜型電子源を作製するプロセスを示したものである。右の列が平面図で、A-B間での断面図を左の列に示してある。図7では1個の素子しか描いてないが、実際には、図4、図6のようにマトリクス状に配置されている。
ガラスなどの絶縁性基板14上に、下部電極13作成用の薄膜として、Alを例えば、300nmの膜厚で形成する。このAl膜の形成には、例えば、スパッタリング法や抵抗加熱蒸着法、MBE法(分子線エピタキシ法)などを用いる。次に、このAl膜を、フォトリソグラフィによるレジスト形成と、それに続くエッチングとによりストライプ状に加工し下部電極13を形成する。ここで用いるレジストはエッチングに適したものであればよく、また、エッチングもウエットエッチング、ドライエッチングのいずれも可能である。この下部電極13の表面を陽極酸化して膜厚5〜10nm程度の絶縁層12を形成する。本実施例では化成電圧を4Vに設定し、絶縁層膜厚5.5nmとした。これが、図7(a)の状態である。
次に、レジスト501を塗布して紫外線で露光してパターニングし、図7(b
)のパターンを形成する。レジスト501には例えば、キノンジアザイド系のポジ型レジストを用いる。レジスト501を付けたまま、再度陽極酸化を行い、保護層15を形成する。この2回目の陽極酸化は、化成電圧50V程度とし、保護層15の膜厚を70nm程度とする。これが、図7(c)の状態である。
)のパターンを形成する。レジスト501には例えば、キノンジアザイド系のポジ型レジストを用いる。レジスト501を付けたまま、再度陽極酸化を行い、保護層15を形成する。この2回目の陽極酸化は、化成電圧50V程度とし、保護層15の膜厚を70nm程度とする。これが、図7(c)の状態である。
レジスト501をアセトンなどの有機溶媒で剥離した後、レジスト502を図7(d)のパターンで塗布・形成する。次に、上部電極バスライン32となる金
属膜を、基板14の全面に成膜する。この上部電極バスライン32となる金属膜は、Moなど、基板14との接着性に優れた金属を下層とし、Auなど電気伝導性に富み、かつ酸化されにくい金属を上層とする積層膜構成とし、スパッタリング法や蒸着法などで連続成膜するのが望ましい。下層の材料としては、上記Moの他に、CrやTa、 W、 Nbなど絶縁性基板との接着性がよい他の金属でもよい。また、上層の材料には、上記Auの他、Pt、 Ir、 Rh、 Ru などが使用可能である。これらの金属を用いることにより後で形成する上部電極16との電気的接触を確保できる。なお、上記上部電極バスライン32を形成する金属膜の膜厚は、配線抵抗の要求仕様により適宜選択する。本実施例では、Mo膜を30nm、Au膜を100 nmとした。続いて、アセトンなどの有機溶媒でレジスト502をリフトオフすることにより、図7(e)の形を得る。
属膜を、基板14の全面に成膜する。この上部電極バスライン32となる金属膜は、Moなど、基板14との接着性に優れた金属を下層とし、Auなど電気伝導性に富み、かつ酸化されにくい金属を上層とする積層膜構成とし、スパッタリング法や蒸着法などで連続成膜するのが望ましい。下層の材料としては、上記Moの他に、CrやTa、 W、 Nbなど絶縁性基板との接着性がよい他の金属でもよい。また、上層の材料には、上記Auの他、Pt、 Ir、 Rh、 Ru などが使用可能である。これらの金属を用いることにより後で形成する上部電極16との電気的接触を確保できる。なお、上記上部電極バスライン32を形成する金属膜の膜厚は、配線抵抗の要求仕様により適宜選択する。本実施例では、Mo膜を30nm、Au膜を100 nmとした。続いて、アセトンなどの有機溶媒でレジスト502をリフトオフすることにより、図7(e)の形を得る。
続いて、レジスト503を塗布して、図7(f)のパターンにパターン化する
。この状態で、化成液に浸して陽極酸化を行う。化成電圧は絶縁層12を形成した際と同じ電圧にする。本実施例の場合、4Vである。絶縁層12はこれまでに何回か行ったレジストパターニング・プロセスにおいて、現像液などの薬品により、多少のダメージを受けている。そこで、上部電極を成膜する前に、このように絶縁層12を再度陽極酸化することにより、ダメージの修復ができる。このあと、上部電極界面層膜16、上部電極中間層膜17、上部電極表面層膜18の順に成膜する。これらの成膜にはスパッタリング法などを用い、各層は真空を破ることなく連続的に成膜するのが望ましい。本実施例では、上部電極界面層膜16として膜厚1nmのIr、上部電極中間層膜17として膜厚2nmのPt、上部電極表面層膜18として膜厚3nmのAuを用いた。また、本実施例のように、印加電圧を上部
電極に供給する専用のバスライン32があり、上部電極面積が小さい場合には、上部電極表面層膜18を除き、例えば膜厚1nmのIrで構成した上部電極界面層膜16と膜厚2nmのPtで構成した上部電極中間層膜17の2層で上部電極を構成しても良い。このように、絶縁層に接する部分にIrなど昇華エンタルピーの高い材料を用いると、薄膜型電子源を長寿命化できる。
。この状態で、化成液に浸して陽極酸化を行う。化成電圧は絶縁層12を形成した際と同じ電圧にする。本実施例の場合、4Vである。絶縁層12はこれまでに何回か行ったレジストパターニング・プロセスにおいて、現像液などの薬品により、多少のダメージを受けている。そこで、上部電極を成膜する前に、このように絶縁層12を再度陽極酸化することにより、ダメージの修復ができる。このあと、上部電極界面層膜16、上部電極中間層膜17、上部電極表面層膜18の順に成膜する。これらの成膜にはスパッタリング法などを用い、各層は真空を破ることなく連続的に成膜するのが望ましい。本実施例では、上部電極界面層膜16として膜厚1nmのIr、上部電極中間層膜17として膜厚2nmのPt、上部電極表面層膜18として膜厚3nmのAuを用いた。また、本実施例のように、印加電圧を上部
電極に供給する専用のバスライン32があり、上部電極面積が小さい場合には、上部電極表面層膜18を除き、例えば膜厚1nmのIrで構成した上部電極界面層膜16と膜厚2nmのPtで構成した上部電極中間層膜17の2層で上部電極を構成しても良い。このように、絶縁層に接する部分にIrなど昇華エンタルピーの高い材料を用いると、薄膜型電子源を長寿命化できる。
次いで、アセトンなどの有機溶媒でリフトオフすると、図7(g)に示した構造の薄膜電子源を得る。以上のプロセスで、基板14上に薄膜電子源が完成する。この薄膜電子源は、レジスト501で規定した領域から電子が放出される。電子放出部の周辺部に厚い絶縁膜である保護層15を形成してあるため、上部電極−下部電極間に印加される電界が下部電極端部に集中しなくなり、長時間にわたって安定な電子放出特性が得られる。
面板110には透光性のガラスなどを用いる。まず、表示装置のコントラストを上げる目的でブラックマトリクス120を形成する(図4(b))。ブラックマトリクス120は、図5において蛍光体114間に配置されるが、図5では記載を省略した。
ブラックマトリクス120は、黒鉛粉末にPVA(ポリビニルアルコール)と重クロム酸アンモニウムとを混合した溶液を面板110に塗布し、ブラックマトリクス120を形成したい部分に紫外線を照射して感光させた後、未感光部分を除去する。
次に赤色蛍光体114Aを形成する。蛍光体粒子にPVA(ポリビニルアルコール)と重クロム酸アンモニウムとを混合した水溶液を面板110上に塗布した後、蛍光体を形成する部分に紫外線を照射して感光させた後、未感光部分を流水で除去する。このようにして赤色蛍光体114Aをパターン化する。パターンは図5に示したようなストライプ状のパターンにする。このストライプ・パターンは一例であって、それ以外にも、ディスプレイの設計に応じて、例えば、近接する4ドットで1画素を構成させた「RGBG」パターンでももちろん構わない。蛍光体膜厚は、1.4〜2層程度になるようにする。同様にして、緑色蛍光体114Bと青色蛍光体114Cを形成する。蛍光体としては、例えば赤色にY2O2S:Eu(P22-R)、緑色にZn2SiO4:Mn、青色にZnS:Ag(P22-B)を用いればよい。
次いで、ニトロセルロースなどの膜でフィルミングした後、面板110全体にAlを、膜厚50〜300nm程度蒸着してメタルバック122とする。このメタルバック122が加速電極として働く。その後、面板110を400℃程度に加熱してフィルミング膜やPVAなどの有機物を加熱分解する。このようにして、面板110が完成する。
このように製作した面板110と基板14とスペーサ60とを封着する。面板110−基板14間の距離は1〜3mm程度になるようスペーサの厚さを設定する。面板110と基板14との位置関係は図5に示したとおりである。図6には、基板14上に形成した薄膜電子源のパターンを図5に対応させて示してある。なお、図7(d)からわかるように、下部電極13の表面は、保護層15で覆われているから、図5、図6において、水平方向の配線は「下部電極13」ではなく、正しくは「保護層15」と書くべきである。ただし、下部電極13と上部電極バスライン32とがマトリクスを構成する、という機能的関係をわかりやすく示すために、図5、図6においては、敢えてこのように記載した。同様に、上部電極バスライン32についても、図5、図6の平面図においては正しくは、上部電極表面層膜18で被覆されているが、同じ主旨で上部電極バスライン32と記載してある。
スペーサ60の形状は例えば図5のようにする。ここでは、R(赤)、G(緑)、B(青)に発光するドット毎、すなわち上部電極3列ずつにスペーサの支柱を設けているが、機械強度が耐える範囲で、支柱の数(密度)を減らしてかまわない。スペーサ60の製作は、厚さ1〜3mm程度のガラスやセラミックスなどの絶縁板に、例えばサンドブラスト法などで所望の形状の穴を加工する。
封着したパネルは、1×10-7 Torr程度の真空に排気して、封じきる。このようにして、薄膜電子源を用いた表示パネルが完成する。
このように本実施例では、面板110−基板14間の距離は1〜3mm程度と長いので、メタルバック122に印加する加速電圧を3〜6KVと高電圧に出来る。したがって、上述のように、蛍光体114には陰極線管(CRT)用の蛍光体を使用できる。
図2は、このようにして製作した表示装置パネル100の駆動回路への結線図である。図2では簡単のために、3×3画素の場合を示している。下部電極13は下部電極駆動回路41へ結線し、上部電極バスライン32は上部電極駆動回路42に結線する。メタルバック122は加速電極駆動回路43へ結線する。n番目の下部電極13Snとm番目の上部電極バスライン32Dmの交点のドットを(n、m)で表すことに
する。
する。
図8は、各駆動回路の発生電圧の波形を示す。メタルバック122には3〜6KV程度の電圧を常時印加する。
時刻t0〜t3が第1のフィールド期間である。時刻t0ではすべての下部電極13S1〜S3に+V3なる電圧の極性反転パルス403を印加する。このとき上部電極バスライン32への印加電圧はいずれもゼロであるから、各薄膜電子源には逆極性の電圧が印加され、したがって電子は放出されず、蛍光体114は発光しない。
時刻t1からt3の期間の印加電圧波形は、図3と同じであるから、上記の通り、図2のハッチングを施したドットのみから電子が真空中10に放出される。放出された電子はメタルバック144に印加された電圧により加速された後、蛍光体114にぶつかり、蛍光体114を発光させる。輝度に階調のある画像を表示するには、データパルス402のパルス幅を階調に合わせて調整すればよい。あるいは、データパルス402の電圧振幅V2を階調に合わせて変調しても良い。
時刻t4からは第2のフィールド期間になり、静止画像表示の場合は、時刻t0〜t3と同じ電圧が印加される。動画の場合は、データパルス402の入る場所が変わる。この場合も、フィールド期間の最初の時刻t4に、全ての下部電極13に+V3なる電圧の極性反転パルス403を印加する。このように、各フィールド期間に1回、薄膜電子源に逆極性の電圧が印加されるので、上記の通り、長寿命化が図れる。時刻t0、t4の時間としては、映像信号の垂直帰線期間を割り当てて、この期間はデータパルス402をゼロとすれば、表示画像によらず、この時刻の上部電極バスラインへの印加電圧をゼロに設定でき、全薄膜電子源に確実に逆極性電圧を印加できる。
このように、ある特定の期間に全ての下部電極13に同時に極性反転パルス403を印加する場合は、下部電極駆動回路41の構成を簡略化できるという利点もある。すなわち、各下部電極Sn(n=1、2、...)に接続する駆動回路は0Vと−V1の2値を出力するようにしておき、時刻t0、t4では、全回路の基準出力電圧をV3にすることにより図8の電圧波形を実現できる。
図2、図8では、簡単のために、3×3ドットからなる表示装置の場合を述べたが、通常は、下部電極13の本数がN=200〜1000本となる。この場合の下部電極13Sn(n=1〜N)への印加電圧波形を図1に示した。3×3ドットの場合と同様に、垂直帰線期間に全下部電極13Sn(n=1〜N)に電圧+V3なる極性反転パルス403を印加し、走査パルス401は下部電極S1、 S2、 ....、 Sn、 ...、SNの順に順次印加していく。
V1、V2、V3の電圧値は、 薄膜電子源の絶縁層12の膜厚にも依存するが、例えば、絶縁層12膜厚が6nm程度の場合には、V1=4V、V2=4.5V、V3=1〜3V程度とすればよい。
なお、図8では、時刻t0、t4に下部電極13に電圧V3なる極性反転パルス403を印加しているが、その代わりに、上部電極バスライン32に電圧−V3なる極性反転パルスを印加しても同じ効果が得られるのは言うまでもない。あるいは、時刻t0、t4に下部電極13に電圧V4なるパルスを印加し、かつ、 上部電極バスライン32に電圧−V5(ただし、V5>V4)なるパルスを印加しても同じ効果が得られる。最後の例では、下部電極駆動回路41および上部電極駆動回路42の出力電圧振幅が小さくて済むという利点がある。
図9は本発明の別の実施例を示したものである。この図は、先の実施例での図1に対応するもので、下部電極13Sn(n=1、2、...n、...N)に印加する電圧波形のみ記してある。極性反転パルスを垂直帰線期間に印加する代わりに、データパルス402が印加されている期間に印加しても本発明の効果は得られる。この場合、極性反転パルス403が印加されている期間にデータパルス402が印加された場合、薄膜電子源に印加される電圧はV2−V3となり、極性反転パルスが無い場合よりも小さくなるので、表示のコントラストが向上するという効果もある。
極性反転パルス403の印加の仕方は、図10のようにしてもよい。これは、図9のように極性反転パルス403の印加期間を下部電極によってずらさない方法である。上部電極バスラインの配線抵抗による電圧降下ΔVを補正するためにデータパルスの振幅をV3+ΔVに設定して、表示画面全体での輝度の均一性を保つ場合がある。この場合、ΔVが大きくなる期間に極性反転パルス403を印加すると、データパルスの電圧増加による表示のコントラスト低下を防止できるので、この図10の方法が有効である。
以上の実施例では、薄膜型電子源として、下部電極に金属を用いたMIM電子源を用いた例を述べてきたが、下部電極に半導体を用いたMIS(Metal-Insulator-Semiconductor)型電子源を用いても本発明の効果が得られることは言うまでもない。
薄膜型電子源として、絶縁層12の代わりに、絶縁体と半導体との積層膜を用いたもの、すなわち、全体で上部電極−絶縁層−半導体層−下部電極の4層構成としたものが、例えば、 Japanese Journal of Applied Physics、 Vol.36、 Part 2、 No.7B、 pp. L939〜L941 (1997) に記載されている。この場合も、絶縁層内への電界蓄積を防ぐために、絶縁層に印加する電界を反転させることにより長寿命化が可能であり、したがって、上記実施例と同様の駆動方法により、本発明の効果が得られる。
さらに、薄膜型電子源として、絶縁層12の代わりに、多孔質半導体、例えばポーラスSiを用いたもの、例えば、 Japanese Journal of Applied Physics、 Vol.34、 Part 2、 No.6A、 pp. L705〜L707 (1995) に記載されている。この場合も、多孔質半導体が、上記実施例における絶縁層の役割、すなわち、ホットエレクトロンを発生させる役割をしている。したがって、この場合も絶縁層内への電界蓄積を防ぐために、絶縁層に印加する電界を反転させることにより長寿命化が可能であり、 上記実施例と同様の駆動方法により、本発明の効果が得られる。
また、本発明は、薄膜型電子源をマトリクス状に配置した電子源マトリクスの電子放出の動作寿命を向上させる駆動方法を提供する。したがって、表示装置にのみ限定されるものではなく、薄膜型電子源マトリクスを用いる他の電子線応用機器にも適用しても、同じ効果が得られるのは言うまでもない。表示装置以外の電子線応用機器として、電子線露光装置の実施例を示す。
先の実施例に述べた構造、方法で、薄膜電子源をマトリクス状に配置した基板を製作する。この薄膜電子源マトリクスを電子源として、ウエハ・ステージ、縮小光学系、および必要に応じて偏向系とともに真空装置内に組み込むことにより電子線露光装置の基本構成が出来る。その詳細については、特開平6−236840に記されている。この場合も、薄膜電子源マトリクスに印加する駆動電圧波形の中に、上記の実施例と同様に極性反転パルス403を加えることにより薄膜電子源マトリクスの動作寿命が向上する。
以上の実施例では、下部電極に金属を用いたMIM電子源を用いた例を述べてきたが、下部電極に半導体を用いたMIS(Metal-Insulator-Semiconductor)
型電子源を用いても本発明の効果が得られることは言うまでもない。
型電子源を用いても本発明の効果が得られることは言うまでもない。
10・・・真空、11・・・上部電極、12・・・絶縁層、13・・・下部電極、14・・・基板、15・・・保護層、16・・・電極端子、16・・・上部電極界面層膜、17・・・上部電極中間層膜、18・・・上部電極表面層膜、20・・・駆動電圧、32・・・上部電極バスライン、60・・・スペーサ、 110・・・面板、114・・・蛍光体、120・・・ブラックマトリクス、122・・・メタルバック、41・・・下部電極駆動回路、42・・・上部電極駆動回路、43・・・加速電極駆動回路、401・・・走査パルス、402・・・データパルス、403・・・極性反転パルス、501・・・レジスト、502・・・レジスト、503・・・レジスト。
Claims (3)
- マトリクス状に配置される複数の電子源を有する基板と、蛍光体と加速電極とを具備した面板とを有し、上記基板と上記面板とにはさまれた空間を排気して封じた表示パネルを有する表示装置であって、
上記複数の電子源は、第1電子源と第2電子源とを含み、
上記第1電子源に印加する駆動電圧の振幅と上記第2電子源に印加する駆動電圧の振幅とを異ならせることにより、上記第1電子源に印加される電圧と上記第2電子源に印加される電圧とを上記表示パネルの表示画面における位置によらず均一化させることを特徴とする表示装置。 - 請求項1において、
上記複数の電子源は、走査線とデータ線とにより電圧が印加され、
上記走査線を駆動する波形は、上記走査線に対して走査パルスを印加する走査パルス印加期間と、上記走査線に対して上記走査パルスとは逆極性の逆極性パルスを印加する逆極性パルス印加期間と、上記走査パルス及び上記逆極性パルスのいずれも印加されない走査パルス非印加期間とを有し、
上記データ線を駆動する波形は、上記データ線に対してデータパルスを印加するデータパルス印加期間と、上記データパルスの印加されないデータパルス非印加期間とを有し、
上記走査パルス非印加期間における上記走査線の電圧は、上記データパルス非印加期間における上記データパルス非印加期間における上記データ線の電圧に等しくされる表示装置。 - 請求項2において、
上記逆極性パルス印加期間を垂直帰線期間以外とし、かつ上記走査線によって上記逆極性パルス印加期間を変えないことを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005156578A JP2005309459A (ja) | 2005-05-30 | 2005-05-30 | 表示装置 |
Applications Claiming Priority (1)
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JP2005156578A JP2005309459A (ja) | 2005-05-30 | 2005-05-30 | 表示装置 |
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JP25638497A Division JPH1195716A (ja) | 1997-09-22 | 1997-09-22 | 表示装置および電子線応用機器 |
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JP (1) | JP2005309459A (ja) |
-
2005
- 2005-05-30 JP JP2005156578A patent/JP2005309459A/ja active Pending
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