KR20030013047A - 높은 캐패시턴스를 갖는 평판표시소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 추가의 공정없이 캐패시턴스를 향상시키고, 개구율을 향상시킬 수 있는 액티브 매트릭스형 평판표시소자 및 그의 제조방법에 관한 것이다.
본 발명의 평판표시소자는 반도체층과 게이트 및 소오스/드레인 전극을 구비한 TFT 가 형성된 TFT 영역과 캐패시터 상부전극 및 캐패시터 하부전극을 구비한 캐패시터가 형성된 캐패시터 영역을 구비하는 절연기판과; 상기 TFT 영역에서는 상기 소오스/드레인 전극과 상기 게이트를 절연시켜주고 상기 캐패시터영역에서는 상기 캐패시터 상부전극 및 캐패시터 하부전극사이의 유전체막으로 사용되는 절연막을 포함하며, 상기 절연막중 상기 TFT 영역에 형성된 부분보다 상기 캐패시터영역에 형성된 부분이 상대적으로 두께가 얇은 것을 특징으로 한다.
또한, 본 발명의 평판표시소자는 TFT 영역에 반도체층과 게이트 및 소오스/드레인 전극을 구비한 TFT 가 형성되고, 상기 캐패시터영역에 캐패시터 상부전극 및 캐패시터 하부전극을 구비한 캐패시터가 형성된 평판표시소자에 있어서, 상기 캐패시터 하부전극은 그의 표면이 단차진 것을 특징으로 한다.

Description

높은 캐패시턴스를 갖는 평판표시소자 및 그의 제조방법{Flat Panel Display device having high capacitance and Method for Fabricating the same}
본 발명은 액티브 매트릭스형 평판표시소자에 관한 것으로서, 보다 구체적으로는 추가의 공정없이 TFT 영역에서의 절연특성을 확보함과 동시에 캐패시터영역에서의 충분한 캐패시턴스를 확보할 수 있으며, 개구율을 향상시킬 수 있는 액티브 매트릭스형 평판표시소자 및 그의 제조방법에 관한 것이다.
LCD 나 EL 과 같은 평판표시소자는 하나의 화소(pixel)가 트랜지스터와 캐패시터로 구성되는데, 특히 액티브 매트릭스형 EL 소자(AMOLED)는 액티브 매트릭스형 LCD(AMLCD)에 비하여 많게는 4개의 트랜지스터가 필요하다. 그러므로, AMOLED 의 경우 개구율을 고려한다면 캐패시터의 정전용량을 증가시키기 위하여 캐패시터영역을 증가시키는 것은 거의 불가능하다.
평판표시소자에 있어서, 캐패시터의 캐패시턴스를 증가시키는 방법으로는 상기 캐패시터의 표면적을 증가시키거나, 캐패시터의 전극사이에 형성되는 유전체막의 두께를 감소시키거나 또는 상기 유전체막으로 유전율이 높은 물질을 사용하는 등의 방법이 있다.
상기 캐패시터의 표면적을 증가시키는 방법은 캐패시터 영역을 증대시켜야 하는데, 이는 상기 설명한 바와같이 개구율 감소를 초래한다. 또한, 상기 유전체막의 두께를 감소시키는 방법은 추가의 공정이 요구된다.
평판표시소자에 있어서, 캐패시터의 유전체막으로 사용되는 층간 절연막은 박막 트랜지스터의 게이트용 메탈과 소오스/드레인용 메탈을 전기적으로 절연시켜주는 역할을 함과 동시에 전하를 저장하는 캐패시터의 유전막으로 작용한다.
이러한 층간 절연막중 박막 트랜지스터(TFT) 영역에 형성된 부분은 게이트용 메탈과 소오스/드레인용 메탈을 전기적으로 절연시켜 주기 위해서는 두께가 두꺼운 것이 바람직하며, 캐패시터의 유전막으로 작용하는 부분은 높은 캐패시턴스를 얻기 위하여 두께가 얇을수록 좋다.
도 1은 종래의 평판표시소자인 액티브 매트릭스형 유기전계발광소자(AMOELD, active matrix organic electroluminescence Display)의 평면구조를 도시한 것이다. 도 1의 액티브 매트릭스형 유기 EL 소자는 두 개의 트랜지스터와 하나의 캐패시터로 이루어진 소자를 예시한 것이다.
도 2는 도 1의 2A-2A' 선에 따른 단면구조를 도시한 것이다. 도 2의 단면구조는 화소전극(131)상에 유기박막층(132)이 형성되는 화소영역(130), 2개의 박막 트랜지스터(TFT)중 상기 화소전극(131)과 연결되는 TFT 가 형성되는 TFT 영역(110) 및 캐패시터가 형성되는 캐패시터영역(120)을 중심으로 도시한 것이다.
도 2를 참조하면, 기판(100)은 투명한 절연기판, 예를 들면 유리기판으로서, TFT 영역(110), 캐패시터영역(120) 및 화소영역(130)을 구비한다. 상기 TFT 영역(110), 캐패시터영역(120) 및 화소영역(130)을 구비한 절연기판(100)상에 산화막과 같은 버퍼층(140)이 형성된다.
상기 절연기판(100)중 TFT 영역(110)상에 폴리실리콘막 등으로 된 반도체층(111)을 형성한다. 상기 반도체층(111)을 포함한 기판전면상에 산화막과 같은 게이트 절연막(150)을 형성한다.
상기 게이트 절연막(150)상에 게이트전극용 금속물질을 증착한 다음 패터닝하여 상기 게이트 절연막(150)중 TFT영역(110)의 상기 반도체층(111)상에 게이트(112)를 형성하고 이와 동시에 상기 캐패시터영역(120)에 캐패시터 하부전극(122)을 형성한다. 이때, 게이트(112) 및 캐패시터 하부전극(122) 형성시, 도 1에 도시된 게이트 라인(102)도 동시에 형성된다.
상기 게이트(112) 및 캐패시터 하부전극(122)를 형성한 후, 반도체층(111)으로 소정도전형, 예를 들면 P형 또는 N형 불순물을 이온주입하여 소오스/드레인 영역(113), (114)을 형성한다.
소오스/드레인 영역(113), (114)을 형성한 다음에, 게이트(112) 및 캐패시터 하부전극(122)을 포함한 게이트 절연막(150)상에 층간 절연막(160)을 형성한다. 이어서, 상기 소오스/드레인 영역(113), (114)의 일부분이 노출되도록 상기 층간 절연막(160)과 게이트 절연막(150)을 식각하여 소오스/드레인 전극용 콘택홀(161, 162)을 형성한다.
다음, 상기 콘택홀(161, 162)을 포함한 상기 층간 절연막(160)상에 소오스/드레인 전극용 금속물질을 증착한 다음, 상기 콘택홀(161, 162)을 통해 상기 소오스/드레인 영역(113), (114)과 콘택되는 소오스/드레인 전극(115), (116)을 형성한다. 이때, 상기 소오스/드레인 전극(115, 116)중 하나, 예를 들면 드레인전극(116)으로부터 연장되는 캐패시터 상부전극(126)이 형성됨과 동시에 도 1에 도시된 데이터 라인(104) 및 공통전원 인가선(106)도 동시에 형성된다.
이어서, 상기 소오스/드레인 전극(115, 116) 및 캐패시터 상부전극(126)을 포함한 층간 절연막(160)상에 패시베이션막(170)을 형성한다. 상기 소오스/드레인 전극(115), (116)중 다른 하나, 예를 들면 소오스 전극(115)의 일부분이 노출되도록 상기 패시베이션막(170)을 식각하여 화소전극용 비어홀(171)을 형성한다.
상기 화소전극용 비어홀(171)을 포함한 패시베이션막(170)상에 ITO 막과 같은 투명도전막을 증착한 다음 패터닝하여 상기 화소전극용 비어홀(171)을 통해 상기 소오스전극(115)과 콘택되는 화소전극(131)을 상기 화소영역(130)에 형성한다.
상기 화소전극(131)을 포함한 상기 패시베이션막(170)상에 평탄화막(180)을 형성한 다음 상기 화소전극(131)이 노출되도록 개구부(181)을 형성한다, 상기 개구부(181)를 포함한 평탄화막(180)상에 유기박막층(132)을 형성하고, 그위에 금속물질로 된 음극(133)을 형성한다. 이로써 종래의 액티브 매트릭스형 유기 EL 소자를 제조한다.
상기한 바와같은 종래의 액티브 매트릭스형 유기 EL 소자는 층간 절연막(160)이 TFT 영역(110)에서는 게이트(112)와 소오스/드레인 전극(115), (116)을 절연시켜 주기위한 절연막의 역할과 캐패시터영역(120)에서는 유전체막의 역할을 동시에 수행한다.
이러한 층간 절연막(160)은 상기 TFT 영역(110)에서는 게이트(112)와 소오스/드레인 전극(115), (116)간의 양호한 절연특성을 얻기 위하여 그의 두께가 두꺼운 것이 바람직하지만, 상기 캐패시터영역(120)에서는 캐패시터의 커다란 캐패시턴스를 확보하기 위하여 그의 두께가 얇을수록 좋다.
그러나, 종래의 액티브 매트릭스형 유기 EL 소자의 경우에는 상기 층간 절연막의 두께가 TFT 영역과 캐패시터 영역에서 모두 동일하게 형성되는데, 상기 캐패시터 영역에서의 충분한 캐패시턴스를 얻기 위하여 상기 캐패시터 영역에서의 두께를 상기 TFT 영역보다 상대적으로 얇게 형성하여 주기 위해서는 추가의 공정이 필요한 문제점이 있었다.
또한, 상기 캐패시터의 표면적을 증대시키기 위하여 캐패시터 영역(130)을 증가시키는 경우에는 개구율의 저하를 초래하는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, TFT 영역에서는 충분한 절연특성을 유지함과 동시에 캐패시터 영역에서는 충분한 캐패시턴스를 확보할 수 있는 액티브 매트릭스형 유기 EL 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 추가 공정없이 캐패시터영역에서의 층간 절연막의 두께를 TFT 영역에서보다 상대적으로 얇게 형성하여 충분한 캐패시턴스를 확보할 수 있는 액티브 매트릭스형 유기 EL 소자 및 그의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 추가 공정없이 캐패시터영역에서의 캐패시터전극의 면적을 증대시켜 캐패시턴스를 증가시킬 수 있는 액티브 매트릭스형 유기 EL 소자 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 하프톤 마스크를 이용하여 캐패시터 영역에서의 층간 절연막의 두께를 상대적으로 TFT 영역보다 얇게 형성하여 줌으로써 추가의 공정없이 충분한 캐패시턴스를 확보할 수 있는 액티브 매트릭스형 유기 EL 소자 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 하프톤 마스크를 이용하여 캐패시터 전극의 표면적을 증가시켜 추가의 공정없이 충분한 캐패시턴스를 확보할 수 있는 액티브 매트릭스형 유기 EL 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 캐패시터 영역의 면적증가없이 충분한 캐패시턴스를 확보하여 고개구율을 얻을 수 있는 유기 EL 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 평판표시소자의 개략적 평면구조도,
도 2는 도 1의 2A-2A' 선에 따른 단면구조도,
도 3a 내지 도 3f 는 본 발명의 제1실시예에 따른 평탄표시소자의 제조방법을 설명하기 위한 공정 단면도,
도 4a 내지 도 4g 는 본 발명의 제2실시예에 따른 평판표시소자의 제조방법을 설명하기 위한 공정단면도,
도 5a 는 본 발명의 평판표시소자의 제조공정시 사용되는 하프톤 마스크의 일예를 도시한 도면,
도 5b는 도 5a의 하프톤 마스크를 사용하여 제조된 평판표시소자의 캐패시터 하부전극 구조의 일예를 도시한 도면,
도 6a 내지 도 6c은 도 5a의 하프톤 마스크를 사용하여 제조된 평판표시소자의 캐패시터의 하부전극구조의 다른 예를 도시한 도면,
도 7a 는 본 발명의 평판표시소자의 제조공정시 사용되는 하프톤 마스크의 다른 예를 도시한 도면,
도 7b는 도 7a의 하프톤 마스크를 사용하여 제조된 평판표시소자의 캐패시터하부전극 구조의 일예를 도시한 도면,
<도면의 주요부분에 대한 부호의 설명>
300, 400 : 절연기판 310, 410 : TFT 영역
320, 420 : 캐패시터 영역 330, 430 : 화소영역
340, 440 : 버퍼층 350, 450 : 게이트 절연막
360, 470 : 층간 절연막 370, 460 : 감광막
380, 480 : 패시베이션막 390, 490 : 평탄화막
311, 411 : 반도체층 312, 412 : 게이트
313, 314, 413, 414 : 소오스/드레인 영역
315, 316, 415, 416 : 소오스/드레인 전극
322, 422 : 캐패시터 하부전극 326, 426 : 캐패시터 상부전극
391, 491 : 개구부 331, 431 : 화소전극
332, 432 : 유기박막층 333, 433 : 음극
상기한 본 발명의 목적을 달성하기 위하여 본 발명은 TFT 영역에 반도체층과 게이트 및 소오스/드레인 전극을 구비한 TFT 가 형성되고, 캐패시터영역에 캐패시터 상부전극 및 캐패시터 하부전극을 구비한 캐패시터가 형성된 평판표시소자에 있어서, 상기 TFT 영역에서 상기 소오스/드레인 전극과 상기 게이트를 절연시켜주고 상기 캐패시터영역에서 상기 캐패시터 상부전극 및 캐패시터 하부전극사이의 유전체막으로 사용되는 절연막이 상기 TFT 영역보다 상기 캐패시터영역에서 상대적으로 얇게 형성된 액티브 매트릭스형 평판표시소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 TFT 영역에 반도체층과 게이트 및 소오스/드레인 전극을 구비한 TFT 가 형성되고, 상기 캐패시터영역에 캐패시터 상부전극 및 캐패시터 하부전극을 구비한 캐패시터가 형성된 평판표시소자에 있어서, 상기 캐패시터 하부전극은 그의 표면이 단차진 액티브 매트릭스형 평판표시소자를 제공하는 것을 특징으로 한다.
상기 평판표시소자는 전면발광형 유기 EL, 배면발광형 유기 EL 또는 LCD 중 하나인 것을 특징으로 한다.
상기 캐패시터 하부전극의 단차진 표면은 스트라이프형태의 홈이 파인 구조를 갖으며, 상기 홈은 그의 단면이 사각형, 삼각형, 사다리꼴이거나 또는 그의 단면이 라운딩된 구조를 갖는다. 또한, 상기 캐패시터 하부전극은 도트형태의 홈이 파인 표면을 갖는 것을 특징으로 한다.
또한, 본 발명은 TFT 영역과 캐패시터영역을 구비한 절연기판과; 상기 절연기판중 상기 TFT 영역상에 형성된 반도체층과; 상기 반도체층을 포함한 상기 절연기판상에 형성된 게이트 절연막과; 상기 TFT 영역의 상기 게이트 절연막상에 형성된 게이트와; 상기 캐패시터 영역의 상기 게이트 절연막상에 형성된 캐패시터 하부전극과; 상기 게이트와 캐패시터 하부전극을 포함한 게이트 절연막상에 형성되고, 상기 TFT 영역에서보다 상기 캐패시터영역에서 그의 두께가 상대적으로 감소하며, 상기 반도체층을 노출시키는 콘택홀을 구비한 층간 절연막과; 상기 층간 절연막의 콘택홀을 통해 상기 반도체층과 콘택되도록 상기 TFT 영역의 층간 절연막상에 형성된 소오스/드레인 전극과; 상기 소오스/드레인 전극중 하나와 연결되어 상기 캐패시터영역의 층간 절연막상에 형성된 캐패시터 상부전극을 포함하는 액티브 매트릭스형 평판표시소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 TFT 영역과 캐패시터영역을 구비한 절연기판을 제공하는 단계와; 상기 절연기판중 상기 TFT 영역상에 반도체층을 형성하는 단계와; 상기 반도체층을 포함한 상기 절연기판상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막중 상기 TFT 영역상에 게이트를 형성하고, 상기 상기 캐패시터 영역에 캐패시터 하부전극을 형성하는 단계와; 상기 게이트와 캐패시터 하부전극을 포함한 게이트 절연막상에 층간 절연막을 형성하는 단계와; 하프톤 마스크를 이용하여 상기 TFT 영역에서는 상기 반도체층이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성함과 동시에 상기 캐패시터영역에서는 상기 층간 절연막을 일정두께만큼만 식각하는 단계를 포함하는 액티브 매트릭스형 평판표시소자의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 TFT 영역과 캐패시터영역을 구비한 절연기판과; 상기 절연기판중 상기 TFT 영역상에 형성된 반도체층과; 상기 반도체층을 포함한 상기 절연기판상에 형성된 게이트 절연막과; 상기 TFT 영역의 상기 게이트 절연막상에 형성된 게이트와; 상기 캐패시터 영역의 상기 게이트 절연막상에 형성되고, 그의 표면이 단차진 캐패시터 하부전극과; 상기 게이트와 캐패시터 하부전극을 포함한 게이트 절연막상에 형성된 층간 절연막과; 상기 층간 절연막의 콘택홀을 통해 상기 반도체층과 콘택되도록 상기 TFT 영역의 층간 절연막상에 형성된 소오스/드레인 전극과; 상기 소오스/드레인 전극중 하나와 연결되어 상기 캐패시터영역의 층간 절연막상에 형성된 캐패시터 상부전극을 포함하는 액티브 매트릭스형 평판표시소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 TFT 영역과 캐패시터영역을 구비한 절연기판을 제공하는 단계와; 상기 절연기판중 상기 TFT 영역상에 반도체층을 형성하는 단계와; 상기 반도체층을 포함한 상기 절연기판상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 게이트 전극물질을 형성하는 단계와; 하프톤 마스크를 이용하여 상기 게이트 전극물질을 식각하여 상기 TFT 영역의 상기 게이트 절연막상에 게이트를 형성함과 동시에 상기 캐패시터 영역의 상기 게이트 절연막상에 그의 표면이 단차진 캐패시터 하부전극을 형성하는 단계와; 상기 게이트와 캐패시터 하부전극을 포함한 게이트 절연막상에 층간 절연막을 형성하는 단계를 포함하는 액티브 매트릭스형 평판표시소자의 제조방법을 제공하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 3a 내지 도 3f은 본 발명의 제1실시예에 따른 평판표시소자, 예를 들면 액티브 매트릭스형 유기 EL 소자의 제조방법을 설명하기 위한 제조공정도를 도시한 것이다. 도 3a 내지 도 3f의 단면구조는 화소전극 및 상기 화소전극에 연결되는 TFT와 캐패시터에 한정하여 도시한 것이다.
도 3a를 참조하면, 유리기판과 같은 투명한 절연기판(300)이 제공되는데, 상기 투명한 절연기판(300)은 후속공정에서 TFT가 형성될 TFT 영역(310)과 캐패시터가 형성될 캐패시터영역(320)과 화소전극이 형성될 화소영역(330)을 구비한다.
상기 기판(300)상에 산화막과 같은 버퍼층(340)을 형성하고, 상기 버퍼층(340)상에 폴리실리콘막과 같은 도전막을 형성한 다음 패터닝하여 TFT 영역(310)에 반도체층(311)을 형성한다.
상기 반도체층(311)을 포함한 버퍼층(340)상에 게이트 절연막(350)을 증착하고, 상기 게이트 절연막(350)상에 게이트전극물질을 증착한다. 상기 게이트 전극용 마스크(도면상에는 도시되지 않음)를 이용하여 상기 게이트 전극물질을 패터닝하여 상기 TFT 영역(310)에서는 상기 반도체층(311)상부에 게이트 전극(312)을 형성함과 동시에 캐패시터영역(320)에서는 캐패시터 하부전극(322)을 형성한다. 이때, 도면상에는 도시되지 않았으나, 게이트라인도 동시에 형성되어진다.
상기 TFT 영역(310)의 상기 반도체층(311)으로 소정도전형, 예를 들면 p형 또는 n형 불순물을 이온주입하여 소오스/드레인 영역(313, 314)을 형성한다. 이어서, 상기 게이트(312) 및 캐패시터 하부전극(322)을 포함한 게이트 절연막(350)상에 층간 절연막(360)을 형성한다.
도 3b를 참조하면, 상기 층간 절연막(360)상에 감광막(370)을 도포한 다음 소오스/드레인 전극용 콘택홀을 형성하기 위한 마스크(30)를 상기 기판(300)에 정렬시켜 노광공정을 수행한다.
이때, 상기 마스크(30)는 하프톤 마스크(half-tone mask)로서, 상기 층간 절연막(360)중 후속공정에서 소오스/드레인 전극용 콘택홀이 형성될 부분에 대응되며, 입사되는 빛을 모두 투과하는 투과영역(33)과, 상기 캐패시터 하부전극(322)에 대응되며, 입사되는 빛을 일부만 투과하는 하프톤영역(half-tone)인 반투과영역(34)과, 입사하는 빛을 모두 차단하기 위한 차단영역(35)을 구비한다.
상기 마스크(30)에 있어서, 상기 차단영역(35)에는 석영과 같은 투명한 기판(31)상에 입사되는 빛을 완전히 차단할 수 있을 정도의 두께로 크롬막(32-1)이 형성되고, 상기 반투과영역(34)에는 크롬막(32-2)이 입사되는 빛중 일부만이 통과하도록 상기 차단영역(35)에 형성된 크롬막(32-1)보다는 상대적으로 얇게 형성된다. 이때, 상기 반투과영역(34)에 형성되는 크롬막(32-2)의 두께는 후속공정에서 층간 절연막의 식각두께에 따라 달라진다.
도 3c와 같이, 상기 노광공정후 현상공정을 수행하면, 상기 TFT 영역(310)에서는 상기 감광막(370)중 상기 마스크(30)의 투과영역(33)에 대응하는 부분이 모두 제거되어 그 하부의 층간 절연막(360)이 노출된다. 그리고, 상기 감광막(370)중 상기 마스크(30)의 반투과영역(34)에 대응하는 부분은 일정두께만큼 제거되어 상대적으로 얇은 두께를 갖는다.
도 3d와 같이, 상기 패터닝된 감광막(370)을 마스크로 그 하부의 층간 절연막(360)을 식각하여, TFT 영역(310)에서는 상기 반도체층(311)에 형성된 소오스/드레인 영역(313, 314)을 노출시키는 소오스/드레인 전극용 콘택홀(361, 362)을 형성한다.
한편, 상기 캐패시터영역(320)에서는 상기 하프톤 마스크(30)에 의해 층간 절연막(360)이 일정두께만큼 식각되므로, 상기 캐패시터 하부전극(322)상에 형성된 부분은 상대적으로 TFT 영역(310)에 형성된 부분보다 얇게 된다.
도 3e와 같이, 소오스/드레인 전극물질을 증착한 다음 패터닝하여 상기 콘택홀(361, 362)을 통해 상기 소오스/드레인 영역(313, 314)와 콘택되는 소오스/드레인 전극(315, 316)을 형성한다. 이와 동시에 상기 소오스/드레인 전극(315), (316)중 하나, 예를 들면 드레인전극(316)으로부터 연장되는 캐패시터 상부전극(326)을 형성한다. 이때, 도면상에 도시되지 않았으나, 데이터 라인 및 공통전원 인가선도 동시에 형성되어진다.
따라서, 상기 TFT 영역(310)에서의 층간 절연막(360)의 두께보다 상기 캐패시터 영역(330)에서의 층간 절연막(360)의 두께가 상대적으로 얇게 형성되어지므로, 상기 TFT영역(310)에서는 상기 게이트전극(312)과 소오스/드레인 전극(315, 316)간의 충분한 절연특성을 유지할 수 있을 뿐만 아니라 캐패시터영역(320)에서는 유전막으로 사용되는 층간 절연막(360)의 두께감소에 따라 캐패시턴스를 향상시킬 수 있다.
또한, 본 발명에서는 하프톤 마스크(30)를 이용하여 상기 소오스/드레인 전극용 콘택홀(361, 362)을 형성할 때 상기 캐패시터영역(320)에서의 층간 절연막(360)을 일정두께만큼 식각하여 줌으로써, 상기 TFT영역(310)보다 상대적으로 캐패시터영역(320)에서의 층간 절연막(360)의 두께를 감소시켜 주기 위한 별도의 공정은 추가되지 않는다.
도 3f를 참조하면, 상기 소오스/드레인 전극(315, 316)을 형성한 다음 기판전면에 패시베이션막(380)을 형성한 다음, 상기 소오스/드레인 전극(315, 316)중 다른 하나, 예를 들면 소오스 전극(315)을 노출시키는 화소전극용 비어홀(381)을 형성한다.
이어서, 상기 비어홀(381)을 포함한 상기 패시베이션막(380)상에 ITO 막과 같은 투명도전막을 증착한 다음 패터닝하여 화소전극(331)을 형성한다. 상기 화소전극(331)을 포함한 패시베이션막(380)상에 평탄화막(390)을 형성한다. 상기 화소전극(331)이 노출되도록 상기 평탄화막(390)을 식각하여 개구부(391)를 형성한다.
마지막으로, 상기 화소전극(331)을 노출시키는 개구부(391)을 포함한 상기 평탄화막(390)상에 유기박막층(332)과 금속물질로 된 음극(333)을 형성한다. 이로써, 본 발명의 제1실시예에 따른 액티브 매트릭스형 유기 EL 소자를 제조한다.
본 발명의 제1실시예에 따른 액티브 매트릭스형 유기 EL 소자에 있어서, 상기 층간 절연막(360)은 1000 내지 10000Å의 두께로 형성되며, 하프톤 마스크(30)를 이용하여 캐패시터영역(320)에서의 층간 절연막의 두께를 상기 TFT 영역에서 보다는 상대적으로 얇게 되도록 한다.
상기한 바와같은 본 발명의 액티브 매트릭스형 유기 EL 소자에 따르면, 하프톤 마스크를 사용하여 층간 절연막의 두께를 상기 TFT 영역에 비하여 상대적으로 캐패시터영역에서 감소시켜 줌으로써, 추가의 공정없이 TFT 영역에서의 충분한 절연특성을 얻음과 동시에 캐패시터영역에서의 충분한 캐패시턴스를 확보할 수 있는 이점이 있다.
또한, 본 발명은 동일 캐패시터 영역에서 종래의 액티브 매트릭스형 유기 EL 소자에 비하여 캐패시턴스를 증가시킬 수 있으므로, 종래와 동일한 캐패시턴스를 갖는 액티브 매트릭스형 유기 EL 소자에서는 상대적으로 캐패시터영역을 축소시키는 것이 가능하므로, 상대적으로 화소영역을 증가시켜 줄 수 있어 개구부를 증대시켜 줄 수 있는 이점이 있다.
상기한 바와같은 본 발명의 제1실시예에 따른 액티브 매트릭스형 유기 EL 소자는 소오스/드레인 전극(315, 316)을 형성한 다음, 도 3f에서 배면발광형 유기 EL 소자의 제조방법에 대하여 설명하였으나, 도 3f에 도시된 공정대신에 전면발광형 유기 EL 소자를 제조하는 공정을 대체할 수도 있다.
또한, 본 발명의 제1실시예에 따른 액티브 매트릭스형 유기 EL 소자는 박막 트랜지스터의 구조에 관계없이 적용가능하다. 즉, 스태거 타입, 역스태거 타입 및 코플라나 타입의 TFT 에 모두 적용가능하며, 박막 트랜지스터의 구조에 따라 층간 절연막 또는 게이트 절연막의 두께를 TFT영역에서보다 상대적으로 캐패시터영역에서 감소시켜 절연특성 및 고캐패시턴스를 얻을 수 있다.
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 액티브 매트릭스형 유기 EL소자의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 4a를 참조하면, 유리기판과 같은 절연기판(400)이 제공되는데, 상기 절연기판(400)은 후속공정에서 TFT 가 형성될 TFT 영역(410), 캐패시터가 형성될 캐패시터영역(420) 및 화소전극이 형성될 화소영역(430)으로 구분된다.
상기 절연기판(400)상에 산화막과 같은 버퍼층(440)을 형성하고, 상기 버퍼층(440)상에 폴리실리콘막과 같은 도전막을 형성한 다음 패터닝하여 상기 TFT 영역(410)의 버퍼층(440)상에 반도체층(411)을 형성한다.
상기 반도체층(411)을 포함한 상기 버퍼층(440)상에 상기 게이트 절연막(450)을 형성하고, 상기 게이트 절연막(450)상에 게이트 전극물질(401)을 증착한다.
도 4b를 참조하면, 상기 게이트전극물질(401)상에 감광막(460)을 도포하고, 상기 감광막(460)상에 게이트전극용 마스크(40)를 정렬시킨다. 상기 마스크(40)는 하프톤마스크로서, 투과영역(43), 반투과영역(44) 및 차단영역(45)으로 구분된다.
상기 마스크(40)의 차단영역(45)은 후속공정에서 게이트가 형성될 부분에 대응되며, 석영기판과 같은 투명한 기판(41)상에 크롬과 같은 광차단막(42-1)이 입사되는 광을 완전히 차단할 수 있을 정도의 두께로 형성된다. 투과영역(43)에는 광차단막(42-1)이 형성되지 않아 입사되는 광을 모두 투과시켜준다.
한편, 상기 마스크(40)의 반투과영역(44)은 후속공정에서 캐패시터 하부전극이 형성될 부분에 대응되며, 기판(41)상에 광차단막(42-1), (42-2)이 서로 단차지도록 형성되어 입사되는 광이 선택적으로 부분 통과되도록 한다. 이때, 상기 반투과영역(44)에서의 광차단(42-1), (42-2)의 단차는 후속공정에서 형성될 캐패시터 하부전극의 표면 단차에 의존한다.
상기 마스크(40)를 이용한 노광공정을 수행한 다음, 현상공정을 진행하면, 도 4c에서와 같이 TFT 영역(410)에는 표면이 균일한 게이트형성용 마스크패턴(461)과 캐패시터영역(420)에는 표면이 단차진 캐패시터 하부전극용 마스크패턴(462)을 구비한 감광막(460)이 패터닝된다.
도 4d를 참조하면, 상기 마스크패턴(461),(462)을 구비한 감광막(460)을 이용하여 상기 게이트 전극물질(401)을 식각하여 TFT 영역(410)에는 게이트(412)를 형성함과 동시에 캐패시터영역(420)에는 캐패시터 하부전극(422)이 형성된다.
이때, TFT 영역(410)에서는 상기 표면이 균일한 마스크패턴(461)에 의해 게이트(412)가 균일한(uniform) 표면을 갖지만, 상기 캐패시터 영역(420)에서는 상기 표면이 단차진 마스크 패턴(462)에 의해 상기 캐패시터 하부전극(422)은 그의 표면이 단차를 갖는다.
도 5a는 게이트 전극형성용 마스크(40)에 있어서, 반투과영역(44)에서의 광차단막(42)의 패턴의 일예를 도시한 것이고, 도 5b는 도 5a와 같은 패턴을 구비한 마스크(40)를 이용하여 형성된 캐패시터 하부전극(422)의 구조의 일예를 도시한 것이다.
도 5a에 도시된 바와같이, 상기 게이트 전극형성용 마스크(40)에 있어서, 반투과영역(44)의 서로 다른 두께를 갖는 광차단막(42-1), (42-2)이 스트라이프형태로 교대로 반복형성되는 구조를 갖는다. 상기한 바와같은 마스크(40)를 이용하여상기 게이트 전극물질(401)을 패터닝하면 도 5b에 도시된 바와같은 표면단차를 갖는 캐패시터 하부전극(422)이 형성된다.
이때, 상기 캐패시터 하부전극(422)은 스트라이프형태의 홈(423)이 파인 구조를 갖는데, 상기 홈(423)은 사각형의 단면구조를 갖는다. 따라서, 동일한 캐패시터 영역내에서 상기 캐패시터 하부전극(422)의 표면적을 증가시킬 수 있다.
도 6a 내지 도 6c는 상기 도 5a 에 도시된 바와같은 패턴의 반투과영역(44)을 갖는 마스크(40)를 이용하여 상기 캐패시터 하부전극(422)을 형성하였을 경우, 상기 캐패시터 하부전극(422)의 구조를 도시한 것이다.
도 6a 는 상기 캐패시터 하부전극에 형성된 홈(423)이 삼각형의 단면구조를 갖으며, 도 6b는 사다리꼴형의 단면구조를 갖으며, 도 6c는 라운딩된 구조를 갖는 것을 각각 도시한 것이다. 상기한 바와같이 단면구조의 캐패시터 하부전극(422)은 도 5b와 같이 홈(423)이 사각형의 직각 에지를 갖는 경우보다 전기장의 집중현상을 방지할 수 있어 절연파괴특성을 향상시킬 수 있다.
도 6a 내지 도 6c의 홈을 갖는 캐패시터 하부전극(422)은 하프톤 마스크(40)를 이용한 건식 또는 습식식각공정을 통해 상기 게이트 전극물질(401)을 식각하여 형성하는데, 특히 건식식각을 이용하는 경우에는 노광공정후 감광막의 하드 베이킹시 조건을 달리하여 하드베이킹공정을 수행하고, 후속의 게이트 전극물질(401)의 건식식각시 바이어스조건을 달리하여 감광막(460)이 상기한 하부전극과 같은 형태로 침식(erosion)되도록 함으로써 얻어진다.
도 7a는 게이트 전극형성용 마스크(40)에 있어서, 반투과영역(44)에서의 광차단막(42-1), (42-2)의 패턴의 다른 예를 도시한 것이고, 도 7b는 도 7a와 같은 패턴을 구비한 마스크(40)를 이용하여 형성된 캐패시터 하부전극(422)의 구조를 도시한 것이다.
도 7a에 도시된 바와같이, 상기 게이트 전극형성용 마스크(40)에 있어서, 반투과영역(44)의 광차단막(42-1)이 그리드형태로 형성되어 광차단막(42-2)이 도트형태를 갖는다. 상기한 바와같은 마스크(40)를 이용하여 상기 게이트 전극물질(401)을 패터닝하면 도 7b에 도시된 바와같은 표면단차를 갖는 캐패시터 하부전극(422)이 형성된다.
이때, 상기 캐패시터 하부전극(422)은 도트형태의 홈(424)이 파인 구조를 갖는다. 따라서, 동일한 캐패시터 영역내에서 상기 캐패시터 하부전극(422)의 표면적이 증가하게 된다.
도 4e를 참조하면, 상기 게이트(412) 및 캐패시터 하부전극(422)을 형성한 다음, 상기 반도체층(411)으로 소정도전형, 예를 들면 n형 또는 P형 불순물을 이온주입하여 소오스/드레인 영역(413), (414)을 형성한다.
이어서, 상기 게이트 절연막(450)상에 층간 절연막(470)을 형성한다. 도면상에는 도시되지 않았으나, 소오스/드레인 전극용 콘택홀을 형성하기 위한 마스크를 사용하여 상기 층간 절연막(470) 및 게이트 절연막(450)을 식각하여 상기 소오스/드레인 전극용 콘택홀(471), (472)을 형성한다.
도 4f를 참조하면, 상기 콘택홀(471), (472)을 포함한 상기 층간 절연막(470)상에 소오스/드레인 전극용 금속물질을 증착한 다음, 소오스/드레인 전극용 마스크(도면상에는 도시되지 않음)를 이용하여 상기 소오스/드레인 전극용 금속물질을 식각하여 상기 콘택홀(471), (472)을 통해 상기 반도체층(411)에 형성된 소오스/드레인 영역(413), (414)와 콘택되는 소오스/드레인 전극(415), (416)을 형성한다.
이때, 상기 소오스/드레인 전극(415), (416)중 하나, 예를 들면 드레인 전극(416)으로부터 연장되는 캐패시터 상부전극(426)이 형성됨과 동시에 도면상에는 도시되지 않았으나 데이터 라인과 공통전원 인가선이 형성되어진다.
도 4g를 참조하면, 상기 소오스/드레인 전극(415, 416) 및 캐패시터 상부전극(426)을 포함한 상기 층간 절연막(470)상에 패시베이션막(480)을 형성한다. 이어서, 도면상에는 도시되지 않았으나, 화소전극용 비어홀을 형성하기 위한 마스크를 이용하여 상기 소오스/드레인 전극(415, 416)중 하나, 예를 들면 소오스 전극(415)이 노출되도록 상기 패시베이션막(480)을 식각하여 비어홀(481)을 형성한다.
다음, 상기 화소전극용 비어홀(481)을 포함한 패시베이션막(480)상에 ITO 막과 같은 투명도전막을 증착한 다음 패터닝하여 상기 소오스전극(415)과 비어홀(481)을 통해 콘택되는 양극전극인 화소전극(431)을 형성한다.
이어서, 상기 화소전극(431)을 포함한 상기 패시베이션막(480)상에 평탄화막(490)을 형성하고, 도면상에는 도시되지 않았으나 개구부 형성용 마스크를 이용하여 상기 평탄화막(490)을 식각하여 개구부(491)를 형성한다.
마지막으로, 개구부(491)를 포함한 평탄화막(490)상에 유기박막층(432) 및 금속물질로 된 음극전극(433)을 형성하여 본 발명의 제2실시예에 따른 유기 EL 소자를 제조한다.
상기한 바와같은 본 발명의 제2실시예에 따른 유기 EL 소자의 제조방법은 하프톤 마스크를 사용하여 표면단차를 갖는 캐패시터 하부전극(422)을 형성하여 줌으로써 추가의 공정없이 캐패시터의 표면적을 증대시켜 캐패시턴스를 향상시켜 줄 수 있다.
따라서, 본 발명의 제2실시예는 동일 캐패시터 면적에서 종래의 액티브 매트릭스형 유기 EL 소자에 비하여 캐패시터 하부전극에 단차를 형성하여 그의 표면적을 증대시켜 줌으로써 캐패시턴스를 증가시킬 수 있다. 또한, 종래와 동일한 캐패시턴스를 갖는 액티브 매트릭스형 유기 EL 소자에서는 상대적으로 캐패시터면적을 축소시키는 것이 가능하므로, 화소전극의 개구부를 상대적으로 증가시켜 줄 수 있는 이점이 있다.
또한, 본 발명의 제2실시예에 따른 액티브 매트릭스형 유기 EL 소자는 소오스/드레인 전극(415, 416)을 형성한 다음, 도 4g에서 배면발광형 유기 EL 소자의 제조방법에 대하여 설명하였으나, 도 4g에 도시된 공정대신에 전면발광형 유기 EL 소자를 제조하는 공정을 대체할 수도 있다. 또한, 스태거구조, 역스태거구조 및 코플라나구조의 박막 트랜지스터를 이용한 유기 EL 소자에도 적용가능하다.
상기한 바와같은 본 발명의 제1 및 제2실시예는 평판표시소자중 액티브 매트릭스형 유기 EL 소자에 대하여 설명하였으나, LCD 와 같은 다른 액티브 매트릭스형 평판표시소자에도 적용가능하다.
상기한 바와같은 본 발명의 유기 EL 소자의 제조방법에 따르면, 소오스/드레인 전극용 콘택홀 형성시, 하프톤 마스크를 이용하여 TFT 영역에서의 층간 절연막의 두께보다 상대적으로 캐패시터 영역에서의 층간 절연막의 두께를 얇게 형성하여 줌으로써, 추가의 공정없이 TFT 영역에서의 충분한 절연특성을 확보함과 동시에 캐패시터 영역에서의 충분한 캐패시터를 확보할 수 있는 이점이 있다.
또한, 게이트 전극형성시 하프톤 마스크를 이용하여 캐패시터 하부전극의 표면단자를 형성하여 그의 표면적을 증대시켜 줌으로써, 추가의 공정없이 캐패시턴스를 향상시켜 줄 수 있는 이점이 있다.
따라서, 본 발명의 유기 EL 소자에 따르면, 동일한 캐패시터영역에서 종래에 비하여 캐패시턴스를 향상시켜 줄 수 있으며, 이에 따라 동일한 캐패시턴스를 얻기 위하여 종래보다 캐패시터 영역을 축소시켜 주는 것이 가능하므로 유기 EL 소자의 개구율을 향상시켜 줄 수 있는 이점이 있다.
즉, 도 1의 2개의 트랜지스터와 1개의 캐패시터로 구성된 종래의 유기 EL 소자의 경우, 3.4인치에서 개구율이 33%정도되는데, 본 발명에서 처럼 캐패시터영역에서의 층간 절연막의 두께를 1/2로 감소시키면 상기 캐패시터영역의 면적을 1/2로 감소시킬 수 있으므로 개구율을 38%로 향상시킬 수 있으며, 층간 절연막의 두께를 1/3으로 감소시키면 상기 캐패시터영역의 면적을 1/3으로 감소시킬 수 있으므로 개구율을 40% 정도 향상시킬 수 있다.
특히, 종래의 4개의 트랜지스터와 1개의 캐패시터로 구성된 유기 EL 소자에 적용하는 경우에는 트랜지스터가 차지하는 면적이 상대적으로 증가하기 때문에 개구율이 현재 20% 정도 밖에 되지 않으므로, 본 발명을 적용하게 되면 개구율 증가효과는 더욱 더 증대될 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. TFT 영역에 반도체층과 게이트 및 소오스/드레인 전극을 구비한 TFT 가 형성되고, 캐패시터영역에 캐패시터 상부전극 및 캐패시터 하부전극을 구비한 캐패시터가 형성된 평판표시소자에 있어서,
    상기 TFT 영역에서 상기 소오스/드레인 전극과 상기 게이트를 절연시켜주고 상기 캐패시터영역에서 상기 캐패시터 상부전극 및 캐패시터 하부전극사이의 유전체막으로 사용되는 절연막이 상기 TFT 영역보다 상기 캐패시터영역에서 상대적으로 얇게 형성된 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  2. 제1항에 있어서, 상기 평판표시소자는 유기 EL 또는 LCD 중 하나인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  3. TFT 영역과 캐패시터영역을 구비한 절연기판과;
    상기 절연기판중 상기 TFT 영역상에 형성된 반도체층과;
    상기 반도체층을 포함한 상기 절연기판상에 형성된 게이트 절연막과;
    상기 TFT 영역의 상기 게이트 절연막상에 형성된 게이트와;
    상기 캐패시터 영역의 상기 게이트 절연막상에 형성된 캐패시터 하부전극과;
    상기 게이트와 캐패시터 하부전극을 포함한 게이트 절연막상에 형성되고, 상기 TFT 영역에서보다 상기 캐패시터영역에서 그의 두께가 상대적으로 감소하며, 상기 반도체층을 노출시키는 콘택홀을 구비한 층간 절연막과;
    상기 층간 절연막의 콘택홀을 통해 상기 반도체층과 콘택되도록 상기 TFT 영역의 층간 절연막상에 형성된 소오스/드레인 전극과;
    상기 소오스/드레인 전극중 하나와 연결되어 상기 캐패시터영역의 층간 절연막상에 형성된 캐패시터 상부전극을 포함하는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  4. 제3항에 있어서, 상기 평판표시소자는 유기 EL 또는 LCD 중 하나인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  5. TFT 영역과 캐패시터영역을 구비한 절연기판을 제공하는 단계와;
    상기 절연기판중 상기 TFT 영역상에 반도체층을 형성하는 단계와;
    상기 반도체층을 포함한 상기 절연기판상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막중 상기 TFT 영역상에 게이트를 형성하고, 상기 상기 캐패시터 영역에 캐패시터 하부전극을 형성하는 단계와;
    상기 게이트와 캐패시터 하부전극을 포함한 게이트 절연막상에 층간 절연막을 형성하는 단계와;
    하프톤 마스크를 이용하여 상기 TFT 영역에서는 상기 반도체층이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성함과 동시에 상기 캐패시터영역에서는상기 층간 절연막을 일정두께만큼만 식각하는 단계를 포함하는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자의 제조방법.
  6. 제5항에 있어서, 상기 평판표시소자는 유기 EL 또는 LCD 중 하나인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자의 제조방법.
  7. TFT 영역에 반도체층과 게이트 및 소오스/드레인 전극을 구비한 TFT 가 형성되고, 상기 캐패시터영역에 캐패시터 상부전극 및 캐패시터 하부전극을 구비한 캐패시터가 형성된 평판표시소자에 있어서,
    상기 캐패시터 하부전극은 그의 표면이 단차진 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  8. 제7항에 있어서, 상기 캐패시터 하부전극의 단차진 표면은 스트라이프형태의 홈이 파인 구조를 갖는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  9. 제8항에 있어서, 상기 캐패시터 하부전극의 홈은 그의 단면이 사각형인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  10. 제8항에 있어서, 상기 캐패시터 하부전극의 홈은 그의 단면이 삼각형인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  11. 제8항에 있어서, 상기 캐패시터 하부전극의 홈은 그의 단면이 사다리꼴인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  12. 제8항에 있어서, 상기 캐패시터 하부전극의 홈은 그의 단면이 라운딩된 구조를 갖는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  13. 제7항에 있어서, 상기 캐패시터 하부전극은 도트형태의 홈이 파인 표면을 갖는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  14. 제7항에 있어서, 상기 평판표시소자는 유기 EL 또는 LCD 중 하나인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  15. TFT 영역과 캐패시터영역을 구비한 절연기판과;
    상기 절연기판중 상기 TFT 영역상에 형성된 반도체층과;
    상기 반도체층을 포함한 상기 절연기판상에 형성된 게이트 절연막과;
    상기 TFT 영역의 상기 게이트 절연막상에 형성된 게이트와;
    상기 캐패시터 영역의 상기 게이트 절연막상에 형성되고, 그의 표면이 단차진 캐패시터 하부전극과;
    상기 게이트와 캐패시터 하부전극을 포함한 게이트 절연막상에 형성된 층간절연막과;
    상기 층간 절연막의 콘택홀을 통해 상기 반도체층과 콘택되도록 상기 TFT 영역의 층간 절연막상에 형성된 소오스/드레인 전극과;
    상기 소오스/드레인 전극중 하나와 연결되어 상기 캐패시터영역의 층간 절연막상에 형성된 캐패시터 상부전극을 포함하는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  16. 제15항에 있어서, 상기 캐패시터 하부전극의 단차진 표면은 스트라이프형태의 홈이 파인 구조를 갖으며, 상기 홈은 그의 단면이 사각형, 삼각형, 사다리꼴, 라운??된 구조중 하나인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  17. 제15항에 있어서, 상기 캐패시터 하부전극은 도트형태의 홈이 파인 표면을 갖는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  18. 제15항에 있어서, 상기 평판표시소자는 유기 EL 또는 LCD 중 하나인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자.
  19. TFT 영역과 캐패시터영역을 구비한 절연기판을 제공하는 단계와;
    상기 절연기판중 상기 TFT 영역상에 반도체층을 형성하는 단계와;
    상기 반도체층을 포함한 상기 절연기판상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 게이트 전극물질을 형성하는 단계와;
    하프톤 마스크를 이용하여 상기 게이트 전극물질을 식각하여 상기 TFT 영역의 상기 게이트 절연막상에 게이트를 형성함과 동시에 상기 캐패시터 영역의 상기 게이트 절연막상에 그의 표면이 단차진 캐패시터 하부전극을 형성하는 단계와;
    상기 게이트와 캐패시터 하부전극을 포함한 게이트 절연막상에 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자의 제조방법.
  20. 제19항에 있어서, 상기 캐패시터 하부전극의 단차진 표면은 스트라이프형태의 홈이 파인 구조를 갖으며, 상기 홈은 그의 단면이 사각형, 삼각형, 사다리꼴, 또는 라운딩된 구조중 하나인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자의 제조방법.
  21. 제19항에 있어서, 상기 캐패시터 하부전극은 도트형태의 홈이 파인 표면을 갖는 것을 특징으로 하는 액티브 매트릭스형 평판표시소자의 제조방법.
  22. 제19항에 있어서, 상기 평판표시소자는 유기 EL 또는 LCD 중 하나인 것을 특징으로 하는 액티브 매트릭스형 평판표시소자의 제조방법.
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