JPH07170458A - 内部増幅型固体撮像装置 - Google Patents
内部増幅型固体撮像装置Info
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- JPH07170458A JPH07170458A JP5313785A JP31378593A JPH07170458A JP H07170458 A JPH07170458 A JP H07170458A JP 5313785 A JP5313785 A JP 5313785A JP 31378593 A JP31378593 A JP 31378593A JP H07170458 A JPH07170458 A JP H07170458A
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Landscapes
- Picture Signal Circuits (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 内部増幅型固体撮像装置において、ショート
チャネル効果を抑えて画素ＭＯＳトランジスタの縮小化
を可能にし、周辺回路におけるＭＯＳキャパシタの容量
を大きくとれることを可能にする。 【構成】 画素ＭＯＳトランジスタ３１のゲート絶縁膜
７６の膜厚ｔ1 を周辺回路内のＭＯＳトランジスタ９０
のゲート絶縁膜８３の膜厚ｔ2 より小となし、さらに、
周辺回路のＭＯＳキャパシタ９６の誘電体膜９２及び多
結晶シリコンによる他方の電極９３を、夫々画素ＭＯＳ
トランジスタ３１のゲート絶縁膜７６及びゲート電極７
７と同一材質、同一膜厚（ｔ1 ＝ｔ3 ，ｄ1 ＝ｄ3 ）で
形成する。
チャネル効果を抑えて画素ＭＯＳトランジスタの縮小化
を可能にし、周辺回路におけるＭＯＳキャパシタの容量
を大きくとれることを可能にする。 【構成】 画素ＭＯＳトランジスタ３１のゲート絶縁膜
７６の膜厚ｔ1 を周辺回路内のＭＯＳトランジスタ９０
のゲート絶縁膜８３の膜厚ｔ2 より小となし、さらに、
周辺回路のＭＯＳキャパシタ９６の誘電体膜９２及び多
結晶シリコンによる他方の電極９３を、夫々画素ＭＯＳ
トランジスタ３１のゲート絶縁膜７６及びゲート電極７
７と同一材質、同一膜厚（ｔ1 ＝ｔ3 ，ｄ1 ＝ｄ3 ）で
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、内部増幅型固体撮像装
置に関する。
置に関する。
【０００２】
【従来の技術】近年、ＷＡＭ型と呼ばれる内部増幅型固
体撮像素子が開発されている。このＷＡＭ型とは、Well
Control Amplified MOS imager の略称である。従来の
内部増幅型固体撮像素子では、光電変換により得られた
ホール（信号電荷）をＮチャネルＭＯＳトランジスタ
（画素ＭＯＳトランジスタ）のＰ型ウエル領域に蓄積し
ておき、このＰ型ウエル領域における電位変動（すなわ
ち、バックゲートの電位変化）に基づくチャネル電流の
変化を画素信号として出力するようにしている。尚、こ
のような増幅型固体撮像素子の詳細な形成については、
後述の実施例と同じ部分もあるので、後で説明する。
体撮像素子が開発されている。このＷＡＭ型とは、Well
Control Amplified MOS imager の略称である。従来の
内部増幅型固体撮像素子では、光電変換により得られた
ホール（信号電荷）をＮチャネルＭＯＳトランジスタ
（画素ＭＯＳトランジスタ）のＰ型ウエル領域に蓄積し
ておき、このＰ型ウエル領域における電位変動（すなわ
ち、バックゲートの電位変化）に基づくチャネル電流の
変化を画素信号として出力するようにしている。尚、こ
のような増幅型固体撮像素子の詳細な形成については、
後述の実施例と同じ部分もあるので、後で説明する。
【０００３】上述の内部増幅型固体撮像装置では、例え
ば単位画素を垂直走査回路により垂直選択線を通じて選
択し、単位画素と信号線の端に接続した負荷ＭＯＳトラ
ンジスタとで構成されたソースフォロワ回路から画素信
号を得、サンプルホールド回路で水平走査線１本分の画
素信号をメモリーし、水平走査回路に接続したスイッチ
ング用ＭＯＳトランジスタを順次オンすることで各画素
の信号を出力する。この動作を選択する垂直選択線を変
えながら、水平走査線毎に行うことで固体撮像装置の信
号出力を得る。
ば単位画素を垂直走査回路により垂直選択線を通じて選
択し、単位画素と信号線の端に接続した負荷ＭＯＳトラ
ンジスタとで構成されたソースフォロワ回路から画素信
号を得、サンプルホールド回路で水平走査線１本分の画
素信号をメモリーし、水平走査回路に接続したスイッチ
ング用ＭＯＳトランジスタを順次オンすることで各画素
の信号を出力する。この動作を選択する垂直選択線を変
えながら、水平走査線毎に行うことで固体撮像装置の信
号出力を得る。
【０００４】図５は、内部増幅型固体撮像装置の画素Ｍ
ＯＳトランジスタ１と、サンプルホールド回路等の周辺
回路内のＭＯＳトランジスタ２及びＭＯＳ型のキャパシ
タ（以下、ＭＯＳキャパシタと記す）３の断面構造を示
す参考例である。
ＯＳトランジスタ１と、サンプルホールド回路等の周辺
回路内のＭＯＳトランジスタ２及びＭＯＳ型のキャパシ
タ（以下、ＭＯＳキャパシタと記す）３の断面構造を示
す参考例である。
【０００５】図５では、第１導電型例えばＰ型のシリコ
ン半導体基板４の撮像領域Ａに第２導電型即ちＮ型のウ
エル領域５及びホール（信号電荷）を蓄積するＰ型領域
６を形成し、このＰ型領域６上にＳｉＯ2 等によるゲー
ト絶縁膜７を介して光を透過しうる薄膜多結晶シリコン
からなるリング状ゲート電極８を形成し、このリング状
ゲート電極８の中心孔及び外周に対応する領域に夫々ゲ
ート電極８をマスクとするイオン注入により夫々Ｎ型の
ソース領域９及びドレイン領域１０を形成し、ソース領
域９にＡｌ信号線１１を接続し、ドレイン領域１０にＡ
ｌ電源線１２を接続して画素ＭＯＳトランジスタ１が構
成される。
ン半導体基板４の撮像領域Ａに第２導電型即ちＮ型のウ
エル領域５及びホール（信号電荷）を蓄積するＰ型領域
６を形成し、このＰ型領域６上にＳｉＯ2 等によるゲー
ト絶縁膜７を介して光を透過しうる薄膜多結晶シリコン
からなるリング状ゲート電極８を形成し、このリング状
ゲート電極８の中心孔及び外周に対応する領域に夫々ゲ
ート電極８をマスクとするイオン注入により夫々Ｎ型の
ソース領域９及びドレイン領域１０を形成し、ソース領
域９にＡｌ信号線１１を接続し、ドレイン領域１０にＡ
ｌ電源線１２を接続して画素ＭＯＳトランジスタ１が構
成される。
【０００６】また、基板４の周辺回路領域Ｂには、Ｐ型
ウエル領域１４を形成し、このＰ型ウエル領域１４の選
択酸化によるフィールド絶縁層１５で分離された１の素
子形成領域に、ＳｉＯ2 等によるゲート絶縁膜１６を介
して多結晶シリコンからなるゲート電極１７を形成し、
さらにＮ型のソース領域１８及びドレイン領域１９を形
成して、周辺回路を構成するＭＯＳトランジスタ２が構
成される。２０及び２１は夫々Ａｌのソース電極及びド
レイン電極である。
ウエル領域１４を形成し、このＰ型ウエル領域１４の選
択酸化によるフィールド絶縁層１５で分離された１の素
子形成領域に、ＳｉＯ2 等によるゲート絶縁膜１６を介
して多結晶シリコンからなるゲート電極１７を形成し、
さらにＮ型のソース領域１８及びドレイン領域１９を形
成して、周辺回路を構成するＭＯＳトランジスタ２が構
成される。２０及び２１は夫々Ａｌのソース電極及びド
レイン電極である。
【０００７】周辺回路領域Ｂの他の素子形成領域では一
方の電極となるＮ型拡散領域２３を形成し、この上にＳ
ｉＯ2 等による誘電体膜２４を介して多結晶シリコンに
よる他方の電極２５を形成し、Ｎ型拡散領域２３及び多
結晶シリコンによる電極２５に夫々Ａｌ取出し電極２
６，２７を形成してＭＯＳキャパシタ３が構成される。
２８はフィールド絶縁層１５の直下に形成したチャネル
ストップ用のＰ型領域である。
方の電極となるＮ型拡散領域２３を形成し、この上にＳ
ｉＯ2 等による誘電体膜２４を介して多結晶シリコンに
よる他方の電極２５を形成し、Ｎ型拡散領域２３及び多
結晶シリコンによる電極２５に夫々Ａｌ取出し電極２
６，２７を形成してＭＯＳキャパシタ３が構成される。
２８はフィールド絶縁層１５の直下に形成したチャネル
ストップ用のＰ型領域である。
【０００８】
【発明が解決しようとする課題】ところで、画素ＭＯＳ
トランジスタ１のゲート絶縁膜７およびゲート電極８
と、周辺回路内のＭＯＳトランジスタ２の絶縁膜１６及
びゲート電極１７と、ＭＯＳキャパシタの誘電体膜２４
は、夫々最適な特性が得られるように別々に形成され
る。この場合、一般的に画素ＭＯＳトランジスタ１のゲ
ート絶縁膜７とゲート電極８は、周辺回路のそれよりも
薄くすると特性が向上するといわれており、それに従っ
たとき、周辺回路用の厚いゲート絶縁膜で誘電体膜２４
を形成したＭＯＳキャパシタ３では、容量を大きくとり
たい場合に、ＭＯＳキャパシタの面積が大きくなってし
まう欠点があった。
トランジスタ１のゲート絶縁膜７およびゲート電極８
と、周辺回路内のＭＯＳトランジスタ２の絶縁膜１６及
びゲート電極１７と、ＭＯＳキャパシタの誘電体膜２４
は、夫々最適な特性が得られるように別々に形成され
る。この場合、一般的に画素ＭＯＳトランジスタ１のゲ
ート絶縁膜７とゲート電極８は、周辺回路のそれよりも
薄くすると特性が向上するといわれており、それに従っ
たとき、周辺回路用の厚いゲート絶縁膜で誘電体膜２４
を形成したＭＯＳキャパシタ３では、容量を大きくとり
たい場合に、ＭＯＳキャパシタの面積が大きくなってし
まう欠点があった。
【０００９】一方、特開昭６３−２６０１６７号公報に
は、画素ＭＯＳトランジスタと、周辺回路のＭＯＳトラ
ンジスタとのゲート絶縁膜構造を異ならせ構成が示され
ている。この場合、画素ＭＯＳトランジスタの絶縁膜厚
を６０〜１０００ｎｍ、周辺回路のＭＯＳトランジスタ
の絶縁膜厚を１０〜４０ｎｍとして、画素ＭＯＳトラン
ジスタの感度を得るようにしている。
は、画素ＭＯＳトランジスタと、周辺回路のＭＯＳトラ
ンジスタとのゲート絶縁膜構造を異ならせ構成が示され
ている。この場合、画素ＭＯＳトランジスタの絶縁膜厚
を６０〜１０００ｎｍ、周辺回路のＭＯＳトランジスタ
の絶縁膜厚を１０〜４０ｎｍとして、画素ＭＯＳトラン
ジスタの感度を得るようにしている。
【００１０】しかし乍ら、画素ＭＯＳトランジスタのサ
イズは現在縮小化の傾向にあり、チャネル長が短くなる
ことによってショートチャネル効果の問題が無視できな
くなりつつある。ショートチャネル効果は、トランジス
タの閾値が不安定となること、画素毎に閾値がばらつき
固定パターンノイズが発生する、といった大きな問題を
引き起こす。
イズは現在縮小化の傾向にあり、チャネル長が短くなる
ことによってショートチャネル効果の問題が無視できな
くなりつつある。ショートチャネル効果は、トランジス
タの閾値が不安定となること、画素毎に閾値がばらつき
固定パターンノイズが発生する、といった大きな問題を
引き起こす。
【００１１】本発明は、上述の点に鑑み、画素ＭＯＳト
ランジスタの縮小化にともなうショートチャネル効果の
抑制を可能に、また、周辺回路のキャパシタ容量を大き
くしてチップサイズの縮小化を可能にした内部増幅型固
体撮像装置を提供するものである。
ランジスタの縮小化にともなうショートチャネル効果の
抑制を可能に、また、周辺回路のキャパシタ容量を大き
くしてチップサイズの縮小化を可能にした内部増幅型固
体撮像装置を提供するものである。
【００１２】
【課題を解決するための手段】本発明に係る内部増幅型
固体撮像装置は、画素ＭＯＳトランジスタ３１のゲート
絶縁膜７６の膜厚ｔ1 を周辺回路内のＭＯＳトランジス
タ９０のゲート絶縁膜８３の膜厚ｔ2 より小となるよう
に構成する。
固体撮像装置は、画素ＭＯＳトランジスタ３１のゲート
絶縁膜７６の膜厚ｔ1 を周辺回路内のＭＯＳトランジス
タ９０のゲート絶縁膜８３の膜厚ｔ2 より小となるよう
に構成する。
【００１３】本発明は、上記内部増幅型固体撮像装置に
おいて、さらに周辺回路内のＭＯＳキャパシタ９６の絶
縁膜９２を画素ＭＯＳトランジスタ３１のゲート絶縁膜
７６と同一材質、同一膜厚（ｔ3 ＝ｔ1 ）にて構成す
る。
おいて、さらに周辺回路内のＭＯＳキャパシタ９６の絶
縁膜９２を画素ＭＯＳトランジスタ３１のゲート絶縁膜
７６と同一材質、同一膜厚（ｔ3 ＝ｔ1 ）にて構成す
る。
【００１４】本発明は、上記内部増幅型固定撮像装置に
おいて、さらに、周辺回路のＭＯＳキャパシタ９６の電
極膜９３を画素ＭＯＳトランジスタ３１のゲート電極膜
７７と同一材質、同一膜厚（ｄ3 ＝ｄ1 ）にて構成す
る。
おいて、さらに、周辺回路のＭＯＳキャパシタ９６の電
極膜９３を画素ＭＯＳトランジスタ３１のゲート電極膜
７７と同一材質、同一膜厚（ｄ3 ＝ｄ1 ）にて構成す
る。
【００１５】
【作用】第１の発明においては、画素ＭＯＳトランジス
タ３１のゲート絶縁膜７６の膜厚ｔ1 を周辺回路内のＭ
ＯＳトランジスタ９０のゲート絶縁膜８３の膜厚ｔ2 よ
り小とすることにより、画素ＭＯＳトランジスタ３１を
縮小化していっても、ショートチャネル効果を抑制する
ことができる。
タ３１のゲート絶縁膜７６の膜厚ｔ1 を周辺回路内のＭ
ＯＳトランジスタ９０のゲート絶縁膜８３の膜厚ｔ2 よ
り小とすることにより、画素ＭＯＳトランジスタ３１を
縮小化していっても、ショートチャネル効果を抑制する
ことができる。
【００１６】第２の発明においては、さらに周辺回路内
のＭＯＳキャパシタ９６の絶縁膜９２を画素ＭＯＳトラ
ンジスタ３１のゲート絶縁膜７６と同一材質、同一膜厚
にすることによりＭＯＳキャパシタ９６の容量を大きく
することでき、ＭＯＳキャパシタ９６の面積の縮小化が
可能になる。
のＭＯＳキャパシタ９６の絶縁膜９２を画素ＭＯＳトラ
ンジスタ３１のゲート絶縁膜７６と同一材質、同一膜厚
にすることによりＭＯＳキャパシタ９６の容量を大きく
することでき、ＭＯＳキャパシタ９６の面積の縮小化が
可能になる。
【００１７】第３の発明においては、周辺回路内のＭＯ
Ｓキャパシタ９６の絶縁膜（いわゆる誘電体膜）９２を
画素ＭＯＳトランジスタ３１のゲート絶縁膜７６と同一
材質、同一膜厚とすると共に、さらに、ＭＯＳキャパシ
タ９６の電極膜９３を画素ＭＯＳトランジスタ３１のゲ
ート電極膜７７と同一材質、同一膜厚にすることによ
り、ＭＯＳキャパシタ９６を画素ＭＯＳトランジスタ３
１と同一工程で形成することが可能となり、内部増幅型
固体撮像装置の製造プロセスの簡素化が図れる。
Ｓキャパシタ９６の絶縁膜（いわゆる誘電体膜）９２を
画素ＭＯＳトランジスタ３１のゲート絶縁膜７６と同一
材質、同一膜厚とすると共に、さらに、ＭＯＳキャパシ
タ９６の電極膜９３を画素ＭＯＳトランジスタ３１のゲ
ート電極膜７７と同一材質、同一膜厚にすることによ
り、ＭＯＳキャパシタ９６を画素ＭＯＳトランジスタ３
１と同一工程で形成することが可能となり、内部増幅型
固体撮像装置の製造プロセスの簡素化が図れる。
【００１８】
【実施例】以下、本発明の実施例について説明する。
【００１９】まず、増幅型固体撮像素子の回路構成の一
例について図２を参照して説明する。図２において、３
１はＭＯＳトランジスタから形成される単位画素（セ
ル）（以下、画素ＭＯＳトランジスタと記す）、３２は
この画素ＭＯＳトランジスタ３１のゲート端子に接続さ
れる垂直選択線である。垂直選択線３２はシフトレジス
タ等から構成される垂直走査回路３３に入力される。画
素ＭＯＳトランジスタ３１のソース端子は信号線３４に
接続され、ドレイン端子は電極ＶDDが供給される電源線
３５に接続される。３６は信号線３４に接続された負荷
ＭＯＳトランジスタ、３７は信号線３４に接続された画
素信号をサンプルホールドするサンプルホールド回路で
ある。３８はシフトレジスタ等から構成される水平走査
回路である。水平走査回路３８は水平ＭＯＳスイッチ３
９のゲート端子へ順次走査信号を供給してサンプルホー
ルド回路３７の画素信号を水平信号線４０を通じて出力
端子４１に出力する。
例について図２を参照して説明する。図２において、３
１はＭＯＳトランジスタから形成される単位画素（セ
ル）（以下、画素ＭＯＳトランジスタと記す）、３２は
この画素ＭＯＳトランジスタ３１のゲート端子に接続さ
れる垂直選択線である。垂直選択線３２はシフトレジス
タ等から構成される垂直走査回路３３に入力される。画
素ＭＯＳトランジスタ３１のソース端子は信号線３４に
接続され、ドレイン端子は電極ＶDDが供給される電源線
３５に接続される。３６は信号線３４に接続された負荷
ＭＯＳトランジスタ、３７は信号線３４に接続された画
素信号をサンプルホールドするサンプルホールド回路で
ある。３８はシフトレジスタ等から構成される水平走査
回路である。水平走査回路３８は水平ＭＯＳスイッチ３
９のゲート端子へ順次走査信号を供給してサンプルホー
ルド回路３７の画素信号を水平信号線４０を通じて出力
端子４１に出力する。
【００２０】この構成では、単位画素３１を垂直選択線
３２を介して垂直走査回路３３により選択する一方、単
位画素３１と信号線３４に接続された負荷ＭＯＳトラン
ジスタ３６とから構成されるソースフォロワ回路から得
られる信号を、サンプルホールド回路３７で水平走査線
１本分の画素信号としてサンプルホールドしておく。そ
して、水平走査回路３８から出力される走査信号に応じ
て水平ＭＯＳスイッチ３９を順次オンさせてサンプルホ
ールドした画素信号を次段へ出力する。
３２を介して垂直走査回路３３により選択する一方、単
位画素３１と信号線３４に接続された負荷ＭＯＳトラン
ジスタ３６とから構成されるソースフォロワ回路から得
られる信号を、サンプルホールド回路３７で水平走査線
１本分の画素信号としてサンプルホールドしておく。そ
して、水平走査回路３８から出力される走査信号に応じ
て水平ＭＯＳスイッチ３９を順次オンさせてサンプルホ
ールドした画素信号を次段へ出力する。
【００２１】そして、以上の動作を、選択する選択線３
２を順次変えながら水平走査線毎に行うことで固体撮像
素子全体の画素信号が得られる。ただし、この場合、水
平ブランキング期間中に２回、選択する垂直選択線３２
を変えて（偶数、奇数）上述した読み出し動作を行い、
これら読み出し動作で得られた信号をサンプルホールド
回路３７で合成することでフィールド読出が行われる。
２を順次変えながら水平走査線毎に行うことで固体撮像
素子全体の画素信号が得られる。ただし、この場合、水
平ブランキング期間中に２回、選択する垂直選択線３２
を変えて（偶数、奇数）上述した読み出し動作を行い、
これら読み出し動作で得られた信号をサンプルホールド
回路３７で合成することでフィールド読出が行われる。
【００２２】図４は、単位画素３１の半導体構造を示す
断面図である。この図４において、４４はＰ型シリコン
基板、４５はＮ型ウエル領域、４６は光電変換されたホ
ール（信号電荷）４７を蓄積するＰ型ウエル領域であ
る。このＰ型ウエル領域４６の表面にＮ型のソース領域
４８及びドレイン領域４９が形成され、両領域４８と４
９間のＰ型ウエル領域４６上にゲート絶縁膜５０を介し
て例えば多結晶シリコンによるゲート電極５１が形成さ
れる。３４はソース領域４８に接続されたＡｌ信号線、
３５はドレイン領域４９に接続されたＡｌ電源線であ
る。
断面図である。この図４において、４４はＰ型シリコン
基板、４５はＮ型ウエル領域、４６は光電変換されたホ
ール（信号電荷）４７を蓄積するＰ型ウエル領域であ
る。このＰ型ウエル領域４６の表面にＮ型のソース領域
４８及びドレイン領域４９が形成され、両領域４８と４
９間のＰ型ウエル領域４６上にゲート絶縁膜５０を介し
て例えば多結晶シリコンによるゲート電極５１が形成さ
れる。３４はソース領域４８に接続されたＡｌ信号線、
３５はドレイン領域４９に接続されたＡｌ電源線であ
る。
【００２３】Ｐ型ウエル領域４６に蓄積されたホール４
７は、上述した読み出し動作時におけるチャネル電流を
制御し、これにより、単位画素３１と負荷ＭＯＳトラン
ジスタ３６とで構成されるソースフォロワ回路における
ソース端子の電位が変化し、この電位変化が画素信号出
力となる。
７は、上述した読み出し動作時におけるチャネル電流を
制御し、これにより、単位画素３１と負荷ＭＯＳトラン
ジスタ３６とで構成されるソースフォロワ回路における
ソース端子の電位が変化し、この電位変化が画素信号出
力となる。
【００２４】図３は増幅型固体撮像素子の他の回路構成
を示す。この例は容量負荷型の増幅型固体撮像素子であ
り、前述の図２と対応する部分には同一符号を付して重
複説明を省略する。この増幅型固体撮像素子において
は、図２の例と違って、信号線３４に読み出しＭＯＳス
イッチ６１を介して負荷容量６２に接続される。
を示す。この例は容量負荷型の増幅型固体撮像素子であ
り、前述の図２と対応する部分には同一符号を付して重
複説明を省略する。この増幅型固体撮像素子において
は、図２の例と違って、信号線３４に読み出しＭＯＳス
イッチ６１を介して負荷容量６２に接続される。
【００２５】この増幅型固体撮像素子では、単位画素１
が垂直選択線３２を介して垂直回路３３により選択さ
れ、一方、動作パリスφS が印加されて動作ＭＯＳスイ
ッチ６１がオン状態になると、信号電圧が負荷容量３２
に保持される。保持された信号電圧は、水平ＭＯＳスイ
ッチ３９が順次オンすることにより、信号が電荷として
水平信号線６０に流れ、流れた信号電荷は図示せざる
も、例えば出力抵抗の電圧降下で信号電圧として出力さ
れる。
が垂直選択線３２を介して垂直回路３３により選択さ
れ、一方、動作パリスφS が印加されて動作ＭＯＳスイ
ッチ６１がオン状態になると、信号電圧が負荷容量３２
に保持される。保持された信号電圧は、水平ＭＯＳスイ
ッチ３９が順次オンすることにより、信号が電荷として
水平信号線６０に流れ、流れた信号電荷は図示せざる
も、例えば出力抵抗の電圧降下で信号電圧として出力さ
れる。
【００２６】そして、本発明は上述した図２及び図３の
内部増幅型固体撮像装置等に適用して好適ならしめるも
のである。
内部増幅型固体撮像装置等に適用して好適ならしめるも
のである。
【００２７】次に、図１を参照して本発明に係る内部増
幅型固体撮像装置の一例を説明する。
幅型固体撮像装置の一例を説明する。
【００２８】本例においては、図１に示すように、第１
導電型例えばＰ型のシリコン基板７１の撮像領域７２
に、第２導電型即ちＮ型のウエル領域７４及びホール
（信号電荷）を蓄積するＰ型領域７５を形成し、このＰ
型領域７５上にＳｉＯ2 等によるゲート絶縁膜７６を介
して光を透過しうる薄膜の多結晶シリコンからなるリン
グ状ゲート電極７７を形成し、このリング状ゲート電極
７７の中心孔及び外周に対応する領域に夫々ゲート電極
７７をマスクとするイオン注入により夫々Ｎ型のソース
領域７８及びドレイン領域７９を形成し、ソース領域７
８にＡｌの信号線３４を接続し、ドレイン領域７９にＡ
ｌの電源線３５を接続して画素ＭＯＳトランジスタ３１
を構成する。
導電型例えばＰ型のシリコン基板７１の撮像領域７２
に、第２導電型即ちＮ型のウエル領域７４及びホール
（信号電荷）を蓄積するＰ型領域７５を形成し、このＰ
型領域７５上にＳｉＯ2 等によるゲート絶縁膜７６を介
して光を透過しうる薄膜の多結晶シリコンからなるリン
グ状ゲート電極７７を形成し、このリング状ゲート電極
７７の中心孔及び外周に対応する領域に夫々ゲート電極
７７をマスクとするイオン注入により夫々Ｎ型のソース
領域７８及びドレイン領域７９を形成し、ソース領域７
８にＡｌの信号線３４を接続し、ドレイン領域７９にＡ
ｌの電源線３５を接続して画素ＭＯＳトランジスタ３１
を構成する。
【００２９】また、Ｐ型シリコン基板７１の周辺回路領
域７３には、Ｐ型ウエル領域８１を形成し、選択酸化に
よるフィールド絶縁層（いわゆる素子分離領域）８２で
分離された１の素子形成領域に、ＳｉＯ2 等によるゲー
ト絶縁膜８３を介して多結晶シリコンからなるゲート電
極８４を形成し、例えばゲート電極８４をマスクにして
イオン注入でＮ型のソース領域８５及びドレイン領域８
６を形成し、このソース領域８５及びドレイン領域８６
の夫々にＡｌのソース電極８７及びドレイン電極８８を
形成して周辺回路用のＭＯＳトランジスタ９０を形成す
る。
域７３には、Ｐ型ウエル領域８１を形成し、選択酸化に
よるフィールド絶縁層（いわゆる素子分離領域）８２で
分離された１の素子形成領域に、ＳｉＯ2 等によるゲー
ト絶縁膜８３を介して多結晶シリコンからなるゲート電
極８４を形成し、例えばゲート電極８４をマスクにして
イオン注入でＮ型のソース領域８５及びドレイン領域８
６を形成し、このソース領域８５及びドレイン領域８６
の夫々にＡｌのソース電極８７及びドレイン電極８８を
形成して周辺回路用のＭＯＳトランジスタ９０を形成す
る。
【００３０】他方の素子形成領域では、一方の電極とな
るＮ型拡散領域９１を形成し、この上にＳｉＯ2 等によ
る誘電体膜（即ち絶縁膜）９２を介して多結晶シリコン
からなる他方の電極９３を形成し、Ｎ型拡散領域９１及
び多結晶シリコンの他方の電極９３に夫々Ａｌの取り出
し電極９４及び９５を形成して、例えば前述のサンプル
ホールド回路、或は負荷容量等の周辺回路内のＭＯＳキ
ャパシタ９６を構成する。９８はフィールド絶縁層８２
直下に形成されたＰ型チャネルストップ領域である。
るＮ型拡散領域９１を形成し、この上にＳｉＯ2 等によ
る誘電体膜（即ち絶縁膜）９２を介して多結晶シリコン
からなる他方の電極９３を形成し、Ｎ型拡散領域９１及
び多結晶シリコンの他方の電極９３に夫々Ａｌの取り出
し電極９４及び９５を形成して、例えば前述のサンプル
ホールド回路、或は負荷容量等の周辺回路内のＭＯＳキ
ャパシタ９６を構成する。９８はフィールド絶縁層８２
直下に形成されたＰ型チャネルストップ領域である。
【００３１】しかして、本例においては、特に、画素Ｍ
ＯＳトランジスタ３１のゲート絶縁膜７６の膜厚ｔ1 を
周辺回路を構成するＭＯＳトランジスタ９０のゲート絶
縁膜８３の膜厚ｔ2 よりも小さくする。例えは画素ＭＯ
Ｓトランジスタのゲート絶縁膜の膜厚ｔ1 を１５ｎｍ、
周辺回路のＭＯＳトランジスタのゲート絶縁膜の膜厚ｔ
2 を４０ｎｍとする。
ＯＳトランジスタ３１のゲート絶縁膜７６の膜厚ｔ1 を
周辺回路を構成するＭＯＳトランジスタ９０のゲート絶
縁膜８３の膜厚ｔ2 よりも小さくする。例えは画素ＭＯ
Ｓトランジスタのゲート絶縁膜の膜厚ｔ1 を１５ｎｍ、
周辺回路のＭＯＳトランジスタのゲート絶縁膜の膜厚ｔ
2 を４０ｎｍとする。
【００３２】また、周辺回路を構成するＭＯＳキャパシ
タ９６の誘電体膜（即ち絶縁膜）９２を画素ＭＯＳトラ
ンジスタ３１の薄いゲート絶縁膜７６と同一材質、同一
膜厚ｔ3 （＝ｔ1 ）をもって形成し、更に、ＭＯＳキャ
パシタ９６の多結晶シリコンによる他方の電極９３を画
素ＭＯＳトランジスタ３１のゲート電極７７と同一材
質、同一膜厚（ｄ3 ＝ｄ1 ）をもって形成する。周辺回
路内のＭＯＳトランジスタ９０の多結晶シリコンからな
るゲート電極８４の膜厚ｄ2 は、ＭＯＳキャパシタ９６
の電極９３、画素ＭＯＳトランジスタ３１のゲート電極
７７の膜厚ｄ1 ，ｄ2 より大に形成される（ｄ2 ＞
ｄ1 ，ｄ2 ）。
タ９６の誘電体膜（即ち絶縁膜）９２を画素ＭＯＳトラ
ンジスタ３１の薄いゲート絶縁膜７６と同一材質、同一
膜厚ｔ3 （＝ｔ1 ）をもって形成し、更に、ＭＯＳキャ
パシタ９６の多結晶シリコンによる他方の電極９３を画
素ＭＯＳトランジスタ３１のゲート電極７７と同一材
質、同一膜厚（ｄ3 ＝ｄ1 ）をもって形成する。周辺回
路内のＭＯＳトランジスタ９０の多結晶シリコンからな
るゲート電極８４の膜厚ｄ2 は、ＭＯＳキャパシタ９６
の電極９３、画素ＭＯＳトランジスタ３１のゲート電極
７７の膜厚ｄ1 ，ｄ2 より大に形成される（ｄ2 ＞
ｄ1 ，ｄ2 ）。
【００３３】次に、本例の製造工程の一例を説明する。
先ず、Ｐ型シリコン基板７１の撮像領域７２にＮ型ウエ
ル領域７４、ホール（信号電荷）を蓄積するＰ型領域７
５を形成し、周辺回路領域７３にＰ型ウエル領域８１、
Ｐ型チャネルストップ領域９８を形成し、選択酸化によ
るフィールド絶縁層（素子分離領域）８２を形成する。
先ず、Ｐ型シリコン基板７１の撮像領域７２にＮ型ウエ
ル領域７４、ホール（信号電荷）を蓄積するＰ型領域７
５を形成し、周辺回路領域７３にＰ型ウエル領域８１、
Ｐ型チャネルストップ領域９８を形成し、選択酸化によ
るフィールド絶縁層（素子分離領域）８２を形成する。
【００３４】次に、周辺回路のＭＯＳトランジスタを形
成すべき素子形成領域に所定の膜厚ｔ2 のＳｉＯ2 によ
るゲート絶縁膜８３を形成し、この上に膜厚ｄ2 の多結
晶シリコンによるゲート電極８４を形成する。次にＭＯ
Ｓキャパシタを形成すべき素子形成領域に一方の電極と
なるＮ型拡散領域９１を形成する。
成すべき素子形成領域に所定の膜厚ｔ2 のＳｉＯ2 によ
るゲート絶縁膜８３を形成し、この上に膜厚ｄ2 の多結
晶シリコンによるゲート電極８４を形成する。次にＭＯ
Ｓキャパシタを形成すべき素子形成領域に一方の電極と
なるＮ型拡散領域９１を形成する。
【００３５】次に、同じ工程で、撮像領域７２に画素Ｍ
ＯＳトランジスタのゲート絶縁膜７６を形成すると同時
にＭＯＳキャパシタを形成すべき素子形成領域にキャパ
シタの誘電体膜９２を形成する。ゲート絶縁膜７６及び
誘電体膜９２は同一ＳｉＯ2膜及び同一膜厚（ｔ1 ＝ｔ
3 ）で形成される。
ＯＳトランジスタのゲート絶縁膜７６を形成すると同時
にＭＯＳキャパシタを形成すべき素子形成領域にキャパ
シタの誘電体膜９２を形成する。ゲート絶縁膜７６及び
誘電体膜９２は同一ＳｉＯ2膜及び同一膜厚（ｔ1 ＝ｔ
3 ）で形成される。
【００３６】次に、同じ工程で、画素ＭＯＳトランジス
タのゲート電極７７とＭＯＳキャパシタの他方の電極９
３を形成する。ゲート電極７７及び他方の電極９３は、
同一の多結晶シリコン膜及び同一の膜厚（ｄ1 ＝ｄ3 ）
で形成される。
タのゲート電極７７とＭＯＳキャパシタの他方の電極９
３を形成する。ゲート電極７７及び他方の電極９３は、
同一の多結晶シリコン膜及び同一の膜厚（ｄ1 ＝ｄ3 ）
で形成される。
【００３７】次に、セルファラインにて、周辺回路にお
けるＭＯＳトランジスタのソース領域８５及びドレイン
領域８６と、画素ＭＯＳトランジスタのソース領域７８
及びドレイン領域７９を同時に形成する。
けるＭＯＳトランジスタのソース領域８５及びドレイン
領域８６と、画素ＭＯＳトランジスタのソース領域７８
及びドレイン領域７９を同時に形成する。
【００３８】しかる後、Ａｌによる各信号線３４、電源
線３５、取り出し電極９４，９５、ソース電極８７、ド
レイン電極８８を夫々形成する。
線３５、取り出し電極９４，９５、ソース電極８７、ド
レイン電極８８を夫々形成する。
【００３９】なお、周辺回路のＭＯＳトランジスタのゲ
ート絶縁膜８３、ゲート電極８４、さらにソース領域８
５、ドレイン領域８６を形成した後の工程で、ＭＯＳキ
ャパシタ及び画素ＭＯＳトランジスタ３１を形成するこ
ともできる。
ート絶縁膜８３、ゲート電極８４、さらにソース領域８
５、ドレイン領域８６を形成した後の工程で、ＭＯＳキ
ャパシタ及び画素ＭＯＳトランジスタ３１を形成するこ
ともできる。
【００４０】上述の実施例によれば、内部増幅型固体撮
像装置において、その画素ＭＯＳトランジスタ３１のゲ
ート絶縁膜７６の膜厚ｔ1 を周辺回路内のＭＯＳトラン
ジスタ９０のゲート絶縁膜８３の膜厚ｔ2 より小さくす
ることにより、画素ＭＯＳトランジスタ３１のサイズを
縮小化していった場合にも、ショートチャネル効果を抑
制することができる。このため、画素ＭＯＳトランジス
タ３１の閾値が安定し、画素毎の閾値のばらつき、固定
パターンノイズ等の問題が回避される。
像装置において、その画素ＭＯＳトランジスタ３１のゲ
ート絶縁膜７６の膜厚ｔ1 を周辺回路内のＭＯＳトラン
ジスタ９０のゲート絶縁膜８３の膜厚ｔ2 より小さくす
ることにより、画素ＭＯＳトランジスタ３１のサイズを
縮小化していった場合にも、ショートチャネル効果を抑
制することができる。このため、画素ＭＯＳトランジス
タ３１の閾値が安定し、画素毎の閾値のばらつき、固定
パターンノイズ等の問題が回避される。
【００４１】また、サンプルホールド回路、負荷容量等
の周辺回路内のＭＯＳキャパシタ９６の誘電体膜（絶縁
膜）９２を画素ＭＯＳトランジスタ３１のゲート絶縁膜
７６と同じ材質（ＳｉＯ2 ）、同じ膜厚ｔ3 （＝ｔ1 ）
で形成するので、ＭＯＳキャパシタ９６の容量を大きく
できる。従って、ＭＯＳキャパシタ９６が大きな面積を
占める周辺回路の占有面積を減らすことができるため、
撮像チップサイズを小さくでき、撮像チップの収率、歩
留りの増加を図り、コスト低減を図ることができる。
の周辺回路内のＭＯＳキャパシタ９６の誘電体膜（絶縁
膜）９２を画素ＭＯＳトランジスタ３１のゲート絶縁膜
７６と同じ材質（ＳｉＯ2 ）、同じ膜厚ｔ3 （＝ｔ1 ）
で形成するので、ＭＯＳキャパシタ９６の容量を大きく
できる。従って、ＭＯＳキャパシタ９６が大きな面積を
占める周辺回路の占有面積を減らすことができるため、
撮像チップサイズを小さくでき、撮像チップの収率、歩
留りの増加を図り、コスト低減を図ることができる。
【００４２】また、ＭＯＳキャパシタ９６の容量を大き
くとれるため、ＫＴＣノイズが減少し、撮像素子のＳＮ
比を向上することができる。
くとれるため、ＫＴＣノイズが減少し、撮像素子のＳＮ
比を向上することができる。
【００４３】また、ＭＯＳキャパシタ９６の誘電体膜９
２と画素ＭＯＳトランジスタ３１のゲート絶縁膜７６を
同一のＳｉＯ2 膜及び同一膜厚（ｔ3 ＝ｔ1 ）をもって
同時に形成すると共に、ＭＯＳキャパシタ９６の電極９
３と画素ＭＯＳトランジスタ３１のゲート電極７７を同
一の多結晶シリコン及び同一膜厚（ｄ3 ＝ｄ1 ）をもっ
て同時に形成するので、製造プロセスの簡素化が図れ
る。
２と画素ＭＯＳトランジスタ３１のゲート絶縁膜７６を
同一のＳｉＯ2 膜及び同一膜厚（ｔ3 ＝ｔ1 ）をもって
同時に形成すると共に、ＭＯＳキャパシタ９６の電極９
３と画素ＭＯＳトランジスタ３１のゲート電極７７を同
一の多結晶シリコン及び同一膜厚（ｄ3 ＝ｄ1 ）をもっ
て同時に形成するので、製造プロセスの簡素化が図れ
る。
【００４４】
【発明の効果】本発明によれば、内部増幅型固体撮像装
置において、ショートチャネル効果を抑制して画素ＭＯ
Ｓトランジスタのサイズを縮小化することができる。
置において、ショートチャネル効果を抑制して画素ＭＯ
Ｓトランジスタのサイズを縮小化することができる。
【００４５】また、周辺回路内のＭＯＳキャパシタの容
量を大きくとることができる。従って、ＭＯＳキャパシ
タが大きな面積を占める周辺回路の面積を減らすことが
できるので、撮像チップサイズを小さくでき、撮像チッ
プの収率、歩留りを向上し、コスト低減を図ることがで
きる。
量を大きくとることができる。従って、ＭＯＳキャパシ
タが大きな面積を占める周辺回路の面積を減らすことが
できるので、撮像チップサイズを小さくでき、撮像チッ
プの収率、歩留りを向上し、コスト低減を図ることがで
きる。
【００４６】ＭＯＳキャパシタの容量を大きくとれるの
で、ＫＴＣノイズが減少し、撮像装置のＳＮ比を向上で
きる。
で、ＫＴＣノイズが減少し、撮像装置のＳＮ比を向上で
きる。
【００４７】さらに、画素ＭＯＳトランジスタとＭＯＳ
キャパシタを同一工程で形成できるので、撮像装置の製
造プロセスの簡素化が図れる。
キャパシタを同一工程で形成できるので、撮像装置の製
造プロセスの簡素化が図れる。
【図１】本発明による内部増幅型固体撮像装置の要部の
断面図である。
断面図である。
【図２】内部増幅型固体撮像装置の構成の一例を示す回
路図である。
路図である。
【図３】内部増幅型固体撮像装置の構成の他の例を示す
回路図である。
回路図である。
【図４】単位画素の半導体構造を示す断面図である。
【図５】内部増幅型固体撮像装置の参考例を示す要部の
断面図である。
断面図である。
３１ 画素ＭＯＳトランジスタ ３２ 垂直選択線 ３３ 垂直走査回路 ３４ 信号線 ３５ 電源線 ３６ 負荷ＭＯＳトランジスタ ３７ サンプルホールド回路 ３８ 水平走査回路 ８３，７６ ゲート絶縁膜 ８４，７７ ゲート電極 ８５，７８ ソース領域 ８６，７９ ドレイン領域 ９０ 周辺回路のＭＯＳトランジスタ ９１ 一方の電極（Ｎ型拡散領域） ９２ 誘電体膜 ９３ 他方の電極（多結晶シリコン） ９６ 周辺回路のＭＯＳキャパシタ
Claims (3)
- 【請求項１】 画素ＭＯＳトランジスタのゲート絶縁膜
の膜厚が周辺回路内のＭＯＳトランジスタのゲート絶縁
膜の膜厚より小とされたことを特徴とする内部増幅型固
体撮像装置。 - 【請求項２】 上記周辺回路内のＭＯＳキャパシタの絶
縁膜が上記画素ＭＯＳトランジスタのゲート絶縁膜と同
一材質、同一膜厚にて構成された請求項１に記載の内部
増幅型固体撮像装置。 - 【請求項３】 上記周辺回路内のＭＯＳキャパシタの電
極膜が上記画素ＭＯＳトランジスタのゲート電極膜と同
一材質、同一膜厚にて構成された請求項２に記載の内部
増幅型固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313785A JPH07170458A (ja) | 1993-12-14 | 1993-12-14 | 内部増幅型固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313785A JPH07170458A (ja) | 1993-12-14 | 1993-12-14 | 内部増幅型固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07170458A true JPH07170458A (ja) | 1995-07-04 |
Family
ID=18045505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313785A Pending JPH07170458A (ja) | 1993-12-14 | 1993-12-14 | 内部増幅型固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07170458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100454604C (zh) * | 2001-08-06 | 2009-01-21 | 三星Sdi株式会社 | 平板显示器及其制造方法 |
| JP2013156653A (ja) * | 2008-07-16 | 2013-08-15 | Semiconductor Energy Lab Co Ltd | 発光装置 |
-
1993
- 1993-12-14 JP JP5313785A patent/JPH07170458A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100454604C (zh) * | 2001-08-06 | 2009-01-21 | 三星Sdi株式会社 | 平板显示器及其制造方法 |
| JP2013156653A (ja) * | 2008-07-16 | 2013-08-15 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| US9076694B2 (en) | 2008-07-16 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and driving method thereof |
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