CN1317596C - 像素结构及其制造方法 - Google Patents

Abstract

本发明是关于一种像素结构及其制造方法，其中的像素结构包括一薄膜晶体管、一像素电极、一共用配线、一第一介电层与一第二介电层。薄膜晶体管与像素电极均配置在基板上，且像素电极是与薄膜晶体管电性连接。共用配线是配置在像素电极下方的基板上，而第一介电层由薄膜晶体管中延伸至像素电极下方，以覆盖共用配线。第二介电层是覆盖薄膜晶体管，并由薄膜晶体管延伸至像素电极下方。像素电极与共用配线是耦合为一储存电容，且像素电极与共用配线之间的最小距离是小于薄膜晶体管中的第一介电层与第二介电层的厚度总和。

Description

像素结构及其制造方法

技术领域

本发明涉及一种像素结构及其制造方法，且特别是涉及一种薄膜晶体管阵列基板的像素结构及其制造方法(PIXEL STRUCTURE ANDMANUFRACTURING METHOD THEREOF)。

背景技术

薄膜晶体管液晶显示器(thin film transistor liquid crystaldisplay，TFT-LCD)主要由薄膜晶体管阵列基板、彩色滤光阵列基板和液晶层所构成，其中薄膜晶体管阵列基板是由多个阵列排列的薄膜晶体管以及与每一个薄膜晶体管对应配置的像素电极(pixel electrode)所组成。而薄膜晶体管是用来作为液晶显示单元的开关元件。此外，为了控制个别的像素单元，通常会经由扫描配线(scan line)与信号线(date line)以选取特定的像素，并藉由提供适当的操作电压，以显示对应此像素的显示资料。另外，上述的像素电极的部分区域通常会覆盖于扫描配线或是共用配线(common line)上，以形成储存电容。现有习知技术中，常见的储存电容可区分为金属层-绝缘层-金属层(metal-insulator-metal，MIM)以及金属层-绝缘层-铟锡氧化物层(metal-insulator-ITO，MII)两种架构，以下将针对上述两种架构的储存电容结构进行详细的说明。

请参阅图1所示，其为现有习知金属层-绝缘层-金属层(MIM)架构的储存电容的剖面示意图。如图1所示，在现有习知的像素结构中，金属层-绝缘层-金属层(MIM)架构的储存电容Cst通常是藉由扫描配线或共用配线100与其上方的上电极120耦合而成。值得注意的是，在金属层-绝缘层-金属层(MIM)架构的储存电容中，扫描配线或共用配线100与上电极120是藉由闸极绝缘层110彼此电性绝缘，因此储存电容值Cst与闸极绝缘层110的厚度有关。换言之，闸极绝缘层110的厚度越小，储存电容值Cst就越大。此外，像素电极140是藉由保护层130中的接触窗132与上电极120电性连接。

请参阅图2所示，其为现有习知金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容的剖面示意图。如图2所示，在现有习知的像素结构中，金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容通常是藉由扫描配线或共用配线200与其上方的像素电极230耦合而成。与金属层-绝缘层-金属层(MIM)架构不同之处在于，金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容中的扫描配线或共用配线200与像素电极230是藉由闸极绝缘层210与保护层220彼此电性绝缘，因此储存电容值Cst与闸极绝缘层210及保护层220的总厚度有关。换言之，闸极绝缘层210及保护层220的总厚度越小，储存电容值Cst就越大。

在现有习知的薄膜晶体管阵列基板中，若要在不影响开口率的前提下增加储存电容值Cst，则必须直接缩减闸极绝缘层210及/或保护层220的整体厚度。特别地，若直接缩减闸极绝缘层210及/或保护层220的整体厚度则有可能使得薄膜晶体管的元件可靠性(reliability)下降。

由此可见，上述现有的薄膜晶体管阵列基板仍存在有不便与缺陷，而亟待加以进一步改进。为了解决薄膜晶体管阵列基板存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，此显然是相关业者急欲解决的问题。

有鉴于上述现有的薄膜晶体管阵列基板存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的像素结构及其制造方法，能够改进一般现有的薄膜晶体管阵列基板，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的像素结构存在的缺陷，而提供一种新的像素结构，所要解决的技术问题是使其具有较高储存电容值Cst，从而更加适于实用。

本发明的另一目的在于，提供一种像素结构，所要解决的技术问题是使其在不改变开口率的情况下具有较高的储存电容值Cst，从而更加适于实用。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明提出一种像素结构，其适于藉由一基板上的一扫描配线以及一信号线控制。此像素结构包括一薄膜晶体管、一像素电极、一共用配线、一第一介电层与一第二介电层。其中，薄膜晶体管是配置在基板上，且薄膜晶体管是藉由扫描配线与信号线控制。此外，像素电极是配置在基板上，且像素电极是与薄膜晶体管电性连接。另外，共用配线是配置在像素电极下方的基板上，而第一介电层由薄膜晶体管中延伸至像素电极下方，以覆盖共用配线。再者，第二介电层是覆盖薄膜晶体管，并由薄膜晶体管延伸至像素电极下方。特别地，像素电极与其用配线是耦合为一储存电容，且像素电极与其用配线之间的最小距离是小于薄膜晶体管中的第一介电层与第二介电层的厚度总和。

依照本发明的较佳实施例，上述的第二介电层例如具有一凹陷，其是位于共用配线上方，且像素电极与共用配线之间的最小距离是大于薄膜晶体管中第一介电层的厚度。

依照本发明的较佳实施例，上述的第二介电层例如具有一开口，其是暴露出共用配线上方的第一介电层的部分区域，且像素电极与共用配线之间的最小距离是等于薄膜晶体管中第一介电层的厚度。

依照本发明的较佳实施例，上述的第一介电层与第二介电层例如具有一凹陷，其是位于共用配线上方，且像素电极与共用配线之间的最小距离是小于薄膜晶体管中第一介电层的厚度。

依照本发明的较佳实施例，上述的薄膜晶体管包括一闸极、一通道层(channel layer)与一源极/汲极。闸极是配置在基板上，而闸极是与扫描配线电性连接，且第一介电层是覆盖闸极。此外，通道层是配置在闸极上方的第一介电层上，而源极/汲极是配置在通道层上，其中源极/汲极分别电性连接至信号线与像素电极，且第二介电层是覆盖源极/汲极。

依照本发明的较佳实施例，上述的第一介电层与第二介电层具有一接触窗，其中像素电极是经由接触窗电性连接至源极/汲极。

依照本发明的较佳实施例，上述的薄膜晶体管更包括一欧姆接触层(ohmic contact layer)，其是配置在通道层与源极/汲极之间。

基于上述目的或其他目的，本发明提出一种像素结构，其适于藉由一基板上的一扫描配线以及一信号线控制。此像素结构包括一薄膜晶体管、一像素电极、一共用配线、一第一介电层与一第二介电层。其中，薄膜晶体管是配置在基板上，且薄膜晶体管是藉由扫描配线与信号线控制。此外，像素电极是配置在基板上，并延伸至扫描配线上方，且像素电极是与薄膜晶体管电性连接。另外，第一介电层由薄膜晶体管中延伸至像素电极下方，而第二介电层是覆盖薄膜晶体管，并由薄膜晶体管延伸至像素电极下方。特别地，像素电极与扫描配线是耦合为一储存电容，且像素电极与扫描配线之间的最小距离是小于薄膜晶体管中的第一介电层与第二介电层的厚度总和。

依照本发明的较佳实施例，上述的第二介电层例如具有一凹陷，其是位于扫描配线上方，且像素电极与扫描配线之间的最小距离是大于薄膜晶体管中第一介电层的厚度。

依照本发明的较佳实施例，上述的第二介电层例如具有一开口，其是暴露出位于扫描配线上方的第一介电层的部分区域，且像素电极与扫描配线之间的最小距离是等于薄膜晶体管中第一介电层的厚度。

依照本发明的较佳实施例，上述的第一介电层与第二介电层例如具有一凹陷，其是位于扫描配线上方，且像素电极与扫描配线之间的最小距离是小于薄膜晶体管中第一介电层的厚度。

依照本发明的较佳实施例，上述的薄膜晶体管包括一闸极、一通道层(channel layer)与一源极/汲极。闸极是配置在基板上，而闸极是与扫描配线电性连接，且第一介电层是覆盖闸极。此外，通道层是配置在闸极上方的第一介电层上，而源极/汲极是配置在通道层上，其中源极/汲极分别电性连接至信号线与像素电极，且第二介电层是覆盖源极/汲极。

依照本发明的较佳实施例，上述的第一介电层与第二介电层具有一接触窗，其中像素电极是经由接触窗电性连接至源极/汲极。

依照本发明的较佳实施例，上述的薄膜晶体管更包括一欧姆接触层，其是配置在通道层与源极/汲极之间。

基于上述，相较于现有习知技术，本发明的像素结构不仅不影响开口率，更具有较高的储存电容值。此外，本发明的像素结构的制造方法与现有制程相容，因此在不改变制程的情况下，能够增加单位面积的储存电容值。

经由上述可知，本发明是关于一种像素结构及其制造方法，其中的像素结构包括一薄膜晶体管、一像素电极、一共用配线、一第一介电层与一第二介电层。薄膜晶体管与像素电极均配置在基板上，且像素电极是与薄膜晶体管电性连接。共用配线是配置在像素电极下方的基板上，而第一介电层由薄膜晶体管中延伸至像素电极下方，以覆盖共用配线。第二介电层是覆盖薄膜晶体管，并由薄膜晶体管延伸至像素电极下方。像素电极与共用配线是耦合为一储存电容，且像素电极与共用配线之间的最小距离是小于薄膜晶体管中的第一介电层与第二介电层的厚度总和。

综上所述，本发明的像素结构及其制造方法至少具有下列优点：

1、相较于现有习知技术，本发明的像素结构具有较高的储存电容值。

2、相较于现有习知技术，本发明的像素结构在不改变开口率的情况下具有较高的储存电容值。

3、本发明的像素结构的制造方法与现有制程相容，在不改变制程的情况下，能够增加单位面积的储存电容值。

综上所述，本发明特殊的像素结构及其制造方法，其具有上述诸多的优点及实用价值，并在同类技术中未见有类似的设计公开发表或使用而确属创新，其不论在技术上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的像素结构及其制造方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是现有习知金属层-绝缘层-金属层架构的储存电容的剖面示意图。

图2是现有习知金属层-绝缘层-铟锡氧化物层架构的储存电容的剖面示意图。

图3A是依照本发明第一较佳实施例的像素结构的俯视图。

图3B是沿图3A的I-I’线的剖面示意图。

图3C是沿图3A的II-II’线的剖面示意图。

图4A至图4C是依照本发明第一较佳实施例的像素结构的制造方法的剖面示意图。

图5A至图5C是依照本发明第二较佳实施例的像素结构的制造方法的剖面示意图。

图6A至图6C是依照本发明第三较佳实施例的像素结构的制造方法的剖面示意图。

图7A是依照本发明第四较佳实施例的像素结构的俯视图。

图7B是依照本发明第四较佳实施例的像素结构的剖面示意图。

图8是依照本发明第五较佳实施例的像素结构的剖面示意图。

图9是依照本发明第六较佳实施例的像素结构的剖面示意图。

100、200：扫描配线或共用配线         110、210：闸极绝缘层

120：上电极                          130、220：保护层

132、440a、440c：接触窗              230、450：像素电极

310：基板                            310a：周边电路区

320：扫描配线                        330：信号线

340：图案化光阻层

340a、340c、442b、542b：开口

340b、342b、344b、440b、444b、540b、544b：凹陷

400：像素结构                        412：闸极

414：源极/汲极                       416：通道层

418：欧姆接触层                      420：共用配线

430：第一介电层                      440：第二介电层

460：接垫

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的像素结构及其制造方法其具体实施方式及其功效，详细说明如后。

【第一实施例】

请参阅图3A所示，其是依照本发明第一较佳实施例的像素结构的俯视图。请参阅图3B所示，其是沿图3A的I-I’线的剖面示意图，而图3C是沿图3A的II-II’线的剖面示意图。请先参阅图3A所示，像素结构400适于藉由一基板310上的一扫描配线320以及一信号线330控制，其中基板310例如为玻璃基板、塑胶基板或是其他材质的基板。

同时参阅图3A至3C所示，像素结构400包括一薄膜晶体管410、一共用配线420、一第一介电层430、一第二介电层440与一像素电极450。其中，薄膜晶体管410是配置在基板310上，且薄膜晶体管410是藉由扫描配线320与信号线330控制。此外，薄膜晶体管410包括一闸极412、一源极/汲极414以及一通道层416，其中闸极412与共用配线420是配置在基板310上，而闸极412是与扫描配线320电性连接。此外，闸极412与共用配线420的材质例如是铬、铝或其他导体材质。

如图3C所示，第一介电层430是覆盖闸极412与共用配线420上，而第一介电层430的材质例如是氧化硅、氮化硅或是其他介电材质。此外，通道层416是配置在闸极412上方的第一介电层430上，而源极/汲极414是配置在通道层416上，而源极/汲极414其中之一是与信号线330电性连接。上述的源极/汲极414的材质例如是铬、铝或其他导体材质。

更详细而言，为了提高元件的效能，薄膜晶体管410更包括一欧姆接触层418，其配置在通道层416与源极/汲极414之间。此外，通道层416的材质例如是非晶硅(amorphous silicon)，而欧姆接触层418的材质例如为n型掺杂的非晶硅(n-type doped amorphous silicon)。

第二介电层440是覆盖源极/汲极414，其中第二介电层440的材质例如是氧化硅、氮化硅或是其他介电材质。此外，像素电极450是配置在基板310上，且像素电极450是与源极/汲极414电性连接，其中铟锡氧化物(indium tin oxide，ITO)、铟锌氧化物(indium zinc oxide，IZO)或是其他导体材料。更详细而言，第二介电层440具有一接触窗440a，而像素电极450是经由接触窗440a电性连接至源极/汲极414。

如图3C所示，上述的像素电极450与共用配线420是耦合为一储存电容，而此储存电容是属于一种金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容。值得注意的是，像素电极450与共用配线420之间的最小距离D1是小于薄膜晶体管410中的第一介电层430的厚度D2与第二介电层440的厚度D3的总和。

举例而言，第一介电层430与第二介电层440具有一凹陷440b，其是位于共用配线420上方，因此像素电极450与共用配线420之间的最小距离D1是小于位于闸极412上方的第一介电层430的厚度D2与第二介电层440的厚度D3的总和。

如图2所示，相较于现有习知技术，像素电极450与共用配线420之间的距离较近，因此像素结构400具有较高的储存电容值。此外，在不影响开口率(aperture ratio)的情况下，本发明的像素结构400具有较高的储存电容值，而有关于此种像素结构400的制造方法将详述于后。

请参阅图4A至图4C所示，其是依照本发明第一较佳实施例的像素结构的制造方法的剖面示意图。请先参阅图4A，上述的像素结构400的制造方法包括下列步骤：首先，在基板310上形成一闸极412与一共用配线420，并且在基板310的一周边电路区310a上，形成一接垫460，其中闸极412、扫描配线420与接垫460例如是同时形成，而扫描配线420是电性连接接垫460与闸极412。上述的接垫460适于与驱动晶片电性连接。此外，形成扫描配线320、闸极412、共用配线420与接垫460的步骤例如是先以溅镀(sputtering)或物理气相沉积(physics vapor deposition，PVD)在基板310上形成一导体材料层(图中未示)，再对于此导体材料层进行图案化制程，以形成扫描配线320、闸极412、共用配线420与接垫460。

然后，在基板310上形成一第一介电层430，其中第一介电层430是覆盖扫描配线320、闸极412、共用配线420与接垫460。此外，形成第一介电层430的方法例如是化学气相沉积(chemical vapor deposition，CVD)制程或等离子加强化学气相沉积(plasma enhanced CVD，PECVD)制程。

在第一介电层430上先形成一通道层416，然后在通道层416上形成一欧姆接触层418。接着，在欧姆接触层418上形成一源极/汲极414，其中源极/汲极414是与信号线330电性连接。此外，源极/汲极414与信号线330例如是同时形成，而形成源极/汲极414与信号线330的步骤例如是先以溅镀制程或物理气相沉积制程在基板310上形成一导体材料层(图中未示)，再对于此导体材料层进行图案化制程，以形成源极/汲极414与信号线330。

在基板310上形成一第二介电层440，以覆盖源极/汲极414、信号线330与接垫460。举例而言，形成第二介电层440的方式例如是化学气相沉积制程或等离子加强化学气相沉积制程。

在基板310上形成一图案化光阻层340，其中图案化光阻层340具有凹陷340b、开口340a以及开口340c。此外，凹陷340b是位于共用配线420上方，而凹陷340b与第二介电层440的最小距离为D4。另外，开口340a是暴露出源极/汲极414上方的第二介电层440的部分表面，而开口340c是暴露出接垫460上方的第二介电层440的部分表面。再者，图案化光阻层340的步骤例如是在基板310上形成一光阻材料层，再对于此光阻材料层进行曝光与显影制程，以形成图案化光阻层340。值得注意的是，共用配线420上方尚有厚度D4的图案化光阻层340，D4的厚度小于一般光阻厚度。

请参阅图4B与图4C，使用图案化光阻层340进行蚀刻，直到在第一介电层430与第二介电层440内形成一接触窗440a与440c，而接触窗440a与440c是分别暴露出源极/汲极414的部分表面与接垫460的部分表面，其中接垫460作为蚀刻终止层。此时，共用配线420上方的第二介电层440是完全移除，而第一介电层430是移除部分厚度，因此在共用配线420上方的第一介电层430与第二介电层440内形成凹陷440b。换言之，共用配线420上方尚余部分厚度的第一介电层430。

请继续参阅图4C，移除图案化光阻层340，然后在基板310上形成一像素电极450，其中像素电极450是经由接触窗440a电性连接至源极/汲极414，且像素电极450与共用配线420是耦合为一储存电容。值得注意的是，本发明的像素结构的制造方法与现有制程相容，在不增加制程步骤的情况下，能够增加单位面积的储存电容值。此外，由上述制程可知，共用配线420上方的图案化光阻层340的厚度D4将决定像素电极450与共用配线420之间的最小距离D1。换言之，藉由变更共用配线420上方的图案化光阻层340的厚度将可制造出具有不同储存电容值的像素结构，而有关于此种设计将详述如后。

【第二实施例】

请参阅图5A至图5C所示，其是依照本发明第二较佳实施例的像素结构的制造方法的剖面示意图。第二较佳实施例与第一较佳实施例相似，故此处仅针对二者的差异处进行详细的说明。

请先参阅图5A，在形成闸极412、共用配线420、接垫460、第一介电层430、半导体层416、源极/汲极414与第二介电层440之后，在基板310上形成一图案化光阻层340，而位于共用配线420上方的图案化光阻层340具有一凹陷342b，因此共用配线420上方尚有厚度D4’的图案化光阻层340。然后，使用此图案化光阻层340进行蚀刻，经过蚀刻与灰化(ashing)与蚀刻制程直到接垫460是暴露于外。此时，第二介电层440具有一开口442b，其是暴露出共用配线420上方的第一介电层430的部分表面。

接着，在移除图案化光阻层340之后，在第二介电层440形成一像素电极450，其中像素电极450与共用配线420的最小距离D1’是小于第一介电层430的厚度D2与第二介电层440的厚度D3的总和。相较于现有习知技术，第二实施例的像素结构的制造方法所形成的像素结构具有较高的储存电容值。

【第三实施例】

请参阅图6A至图6C所示，其是依照本发明第三较佳实施例的像素结构的制造方法的剖面示意图。第三较佳实施例与第一较佳实施例相似，故此处仅针对二者的差异处进行详细的说明。

请先参阅图6A，如同第一实施例，在形成闸极412、共用配线420、接垫460、第一介电层430、半导体层416、源极/汲极414与第二介电层440之后，在基板310上形成一图案化光阻层340，而位于共用配线420上方的图案化光阻层340具有一凹陷344b，因此共用配线420上方尚有厚度D4”的图案化光阻层340。

然后，使用此图案化光阻层340进行蚀刻，直到接垫460是暴露于外。此时，第二介电层440与第一介电层430具有一凹陷444b，其是位于共用配线420上方。接着，在移除图案化光阻层340之后，在第二介电层440形成一像素电极450，其中像素电极450与共用配线420的最小距离D1”是小于第一介电层430的厚度D2与第二介电层440的厚度D3的总和。

如上所述，第一实施例至第三实施例均是在共用配线上形成金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容，然而此种MII架构的储存电容亦可形成于扫描配线上，其是详述如后。

【第四实施例】

请参阅图7A所示，其是依照本发明第四较佳实施例的像素结构的俯视图，而图7B是依照本发明第四较佳实施例的像素结构的剖面示意图。第四较佳实施例与第一较佳实施例相似，故此处仅针对二者的差异处进行详细的说明。

请参阅图7A与图7B，像素电极550是延伸至扫描配线320上方，其中像素电极550与扫描配线320是耦合为一储存电容，且像素电极550与扫描配线320之间的最小距离是小于薄膜晶体管中的第一介电层430与第二介电层440的厚度总和。举例而言，第二介电层440具有一凹陷540b，其是位于扫描配线320上方，且像素电极550与扫描配线320之间的最小距离D1是小于薄膜晶体管中第一介电层430的厚度D2。此外，凹陷540b的形成方式与第一实施例的凹陷440b的形成方式相似。

【第五实施例】

请参阅图8所示，其是依照本发明第五较佳实施例的像素结构的剖面示意图。第五较佳实施例与第二较佳实施例相似，故此处仅针对二者的差异处进行详细的说明。

请参阅图8，第二介电层440具有一开口542b，其是位于扫描配线320上方，且开口542b是暴露出扫描配线320的部分区域。此外，开口542b的蚀刻过程是以暴露出接垫460为蚀刻中止。此时，像素电极550与扫描配线320之间的最小距离D1’是等于薄膜晶体管中第一介电层430的厚度D1。另外，开口542b的形成方式与第二实施例的开口442b的形成方式相似。

【第六实施例】

请参阅图9所示，其是依照本发明第六较佳实施例的像素结构的剖面示意图。请参阅图9，第六较佳实施例与第三较佳实施例相似，其不同之处在于：第二介电层440具有一凹陷544b，其是位于扫描配线320上方。特别地，像素电极550与扫描配线320之间的最小距离D1”是大于薄膜晶体管中第一介电层430的厚度D1。此外，凹陷544b的形成方式与第三实施例的凹陷442b的形成方式相似。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (14)

1、一种像素结构，适于藉由一基板上的一扫描配线以及一信号线控制，其特征在于其包括：

一薄膜晶体管，配置在该基板上，其中该薄膜晶体管是藉由该扫描配线与该信号线控制；

一像素电极，配置在该基板上，且该像素电极是与该薄膜晶体管电性连接；

一共用配线，配置在该像素电极下方的该基板上；

一第一介电层，由该薄膜晶体管中延伸至该像素电极下方，以覆盖该共用配线；以及

一第二介电层，覆盖该薄膜晶体管，并由该薄膜晶体管延伸至该像素电极下方，其中该像素电极是与该共用配线是耦合成一储存电容，且该像素电极与该共用配线之间的最小距离是小于该薄膜晶体管中该第一介电层与该第二介电层的厚度总和。

2、根据权利要求1所述的像素结构，其特征在于其中该第二介电层具有一凹陷，其是位于该共用配线上方，且该像素电极与该共用配线之间的最小距离是大于该薄膜晶体管中该第一介电层的厚度。

3、根据权利要求1所述的像素结构，其特征在于其中该第二介电层具有一开口，其暴露出位于该共用配线上方的该第一介电层的部分区域，且该像素电极与该共用配线之间的最小距离是等于该薄膜晶体管中该第一介电层的厚度。

4、根据权利要求1所述的像素结构，其特征在于其中该第一介电层与该第二介电层具有一凹陷，其是位于该共用配线上方，且该像素电极与该共用配线之间的最小距离是小于该薄膜晶体管中该第一介电层的厚度。

5、根据权利要求1所述的像素结构，其特征在于其中该薄膜晶体管包括：

一闸极，配置在该基板上，其中该闸极是与该扫描配线电性连接，且该第一介电层是覆盖该闸极；

一通道层，配置在该闸极上方的该第一介电层上；以及

一源极/汲极，配置在该通道层上，而该源极/汲极分别电性连接至该信号线与该像素电极，且该第二介电层是覆盖该源极/汲极。

6、根据权利要求5所述的像素结构，其特征在于其中该第一介电层与该第二介电层具有一接触窗，且该像素电极是经由该接触窗电性连接至该源极/汲极。

7、根据权利要求5所述的像素结构，其特征在于其中该薄膜晶体管更包括一欧姆接触层，配置在该通道层与该源极/汲极之间。

8、一种像素结构，适于藉由一基板上的一扫描配线以及一信号线控制，其特征在于其包括：

一薄膜晶体管，配置在该基板上，其中该薄膜晶体管是藉由该扫描配线与该信号线控制；

一像素电极，配置在该基板上，并延伸至该扫描配线上方，且该像素电极是与该薄膜晶体管电性连接；

一第一介电层，由该薄膜晶体管中延伸至该像素电极下方；以及

一第二介电层，覆盖该薄膜晶体管，并由该薄膜晶体管延伸至该像素电极下方，其中该像素电极是与该扫描配线是耦合成一储存电容，且该像素电极与该扫描配线之间的最小距离是小于该薄膜晶体管中该第一介电层与该第二介电层的厚度总和。

9、根据权利要求8所述的像素结构，其特征在于其中该第二介电层具有一凹陷，其是位于该扫描配线上方，且该像素电极与该扫描配线之间的最小距离是大于该薄膜晶体管中该第一介电层的厚度。

10、根据权利要求8所述的像素结构，其特征在于其中该第二介电层具有一开口，其是暴露出位于该扫描配线上方的该第一介电层的部分区域，且该像素电极与该扫描配线之间的最小距离是等于该薄膜晶体管中该第一介电层的厚度。

11、根据权利要求8所述的像素结构，其特征在于其中该第一介电层与该第二介电层具有一凹陷，其是位于该扫描配线上方，且该像素电极与该扫描配线之间的最小距离是小于该薄膜晶体管中该第一介电层的厚度。

12、根据权利要求8所述的像素结构，其特征在于其中该薄膜晶体管包括：

一闸极，配置在该基板上，其中该闸极是与该扫描配线电性连接，且该第一介电层是覆盖该闸极；

一通道层，配置在该闸极上方的该第一介电层上；以及

一源极/汲极，配置在该通道层上，而该源极/汲极分别电性连接至该信号线与该像素电极，且该第二介电层是覆盖该源极/汲极。

13、根据权利要求12所述的像素结构，其特征在于其中该第一介电层与该第二介电层具有一接触窗，且该像素电极是经由该接触窗电性连接至该源极/汲极。

14、根据权利要求12所述的像素结构，其特征在于其中该薄膜晶体管更包括一欧姆接触层，配置在该通道层与该源极/汲极之间。

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