CN101051626A - 显示装置的半导体结构及其制造方法、以及像素电容结构 - Google Patents

Abstract

本发明提供一种显示装置的半导体结构及其制造方法、以及一种像素电容结构。该显示装置的半导体结构包括：基底，具有薄膜晶体管区与像素电容区；薄膜晶体管，形成于该基底的该薄膜晶体管区之上，该薄膜晶体管包括栅极、源极、漏极、沟道层、及栅极介电层；像素电容，形成于该基底的该像素电容区之上，该像素电容包括：下电极，形成于底层介电层上；层间介电层，形成于该下电极之上；上电极，形成于该层间介电层之上；接触栓，贯穿该层间介电层，并且该上电极经由该接触栓与该下电极电性连接；电容介电层，形成于该上电极之上；以及透明电极，与该漏极电性连接，并形成于该上电极的电容介电层之上。本发明的像素电容具有高电容存储能力。

Description

显示装置的半导体结构及其制造方法、以及像素电容结构

技术领域

本发明涉及一种显示装置的半导体结构，特别是涉及一种具有高开口率及良好电容存储能力的显示装置的半导体结构。

背景技术

为了提高显示器的分辨率而使得像素尺寸缩小，显示器中每一个像素区域中可以用来放置存储电容(storage capacitor)的面积也必须相对地缩小，以维持像素的开口率。因此，薄膜晶体管液晶显示器的制造商，一直不断地寻求将存储电容器所需的面积最小化的方法。

提高分辨率对于非晶硅薄膜晶体管液晶显示器而言，是特别重要的。也就是说，当像素的整体尺寸缩小时，像素的最大部分的面积应该是用于配置像素电极，相对的，存储电容器使用的像素面积应缩到最小。

然而，为了提高薄膜晶体管液晶显示器的分辨率，却造成存储电容器的尺寸过小而无法存储必要的电容值，因此导致显示器内的像素闪烁、颜色对比不佳、及串扰(cross-talk)的问题，进而影响显示器的性能表现。

因此，如何能同时增加存储电容器的容量且增加像素电极的面积(换言之，在不影响像素的开口率的情况下增加存储电容器的容量)，是目前薄膜晶体管液晶显示器制造工艺中一个非常重要的课题。

发明内容

有鉴于此，本发明的目的是提供一种显示装置的半导体结构，其具有高电容存储能力的像素电容。此外，本发明的另一目的是提供一种像素电容，该像素电容可更进一步具有掺杂的半导体层并与该像素电极电性连接，作为电容电极，更进一步扩充该像素电容的电容存储能力。

本发明的另一目的是提供一种显示装置的半导体结构的制造方法，以获得本发明所述的显示装置的半导体结构。

为达上述目的，本发明所述的显示装置的半导体结构，包括：基底，具有薄膜晶体管区与像素电容区；薄膜晶体管，形成于该基底的该薄膜晶体管区之上，其中该薄膜晶体管包括栅极、源极、漏极、沟道层、栅极介电层、源极接触栓、及漏极接触栓；像素电容，形成于该基底的该像素电容区之上，该像素电容包括：下电极，形成于底层介电层上；层间介电层，形成于该下电极之上；上电极，形成于该层间介电层之上；接触栓，贯穿该层间介电层，并且该上电极经由该接触栓与该下电极电性连接；电容介电层，形成于该上电极之上；以及透明电极，与该漏极接触栓电性连接，并形成于该上电极的电容介电层之上。

如上所述显示装置的半导体结构，其中还包括半导体层，形成于该基底之上，并位于该下电极的正下方。

如上所述显示装置的半导体结构，其中半导体层与该漏极电性连接。

如上所述显示装置的半导体结构，其中该半导体层包括重掺杂的半导体层。

如上所述显示装置的半导体结构，其中该层间介电层包括含氧硅化物层、含氮硅化物层，或其叠层。

如上所述显示装置的半导体结构，其中该透明电极为铟锡氧化物(ITO)、铟锌氧化物(IZO)、锌铝氧化物(AZO)、氧化锌(ZnO)、镓化氮、镓化铟氮、硫化镉、硫化锌、镉化硒、或是硒化锌。

如上所述显示装置的半导体结构，其中该上电极与该下电极的材料包括钼、钨、铝、钛、铬或其合金。

如上所述显示装置的半导体结构，其中该栅极与该下电极为相同材料并以相同制造工艺步骤形成。

如上所述显示装置的半导体结构，其中该源极接触栓及该漏极接触栓与该上电极为相同材料并以相同制造工艺步骤形成。

此外，本发明所述的像素电容结构，包括：半导体层，形成于基底之上；底层介电层，形成于该半导体层之上；下电极，形成于该底层介电层上；层间介电层，形成于该下电极之上；第一接触栓，贯穿该层间介电层，并电性连接该下电极；上电极，形成于该层间介电层之上，并经由该第一接触栓与该下电极电性连接；电容介电层，形成于该上电极之上；平坦层，形成于该电容介电层上，且具有开口以露出位于该上电极正上方的该电容介电层；透明电极，形成于该上电极的电容介电层之上；以及一第二接触栓，贯穿该底层介电层、层间介电层、电容介电层与平坦层，该透明电极经由该第二接触栓电性连接至该半导体层。

如上所述的像素电容结构，其中该半导体层为重掺杂的半导体层。

如上所述的像素电容结构，其中该层间介电层为含氧硅化物、含氮硅化物，或其叠层。

如上所述的像素电容结构，其中该电容介电层为含氧硅化物、含氮硅化物，或其叠层。

如上所述的像素电容结构，其中该透明电极为铟锡氧化物(ITO)、铟锌氧化物(IZO)、锌铝氧化物(AZO)、氧化锌(ZnO)、镓化氮、镓化铟氮、硫化镉、硫化锌、镉化硒、或是硒化锌。

如上所述的像素电容结构，其中该上电极与该下电极的材料为钼、钨、铝、钛、铬、或其合金。

如上所述的像素电容结构，其中该下电极与上电极构成第一电容电极。

如上所述的像素电容结构，其中该第半导体层与该透明电极构成第二电容电极。

再者，本发明所述的显示装置的半导体结构的制造方法，可包括：提供基底，该基底上定义有薄膜晶体管区及像素电容区；形成第一半导体层于该基底上的薄膜晶体管区；形成栅极介电层于该基底；形成栅极于该薄膜晶体管区的栅极介电层上，及形成下电极于该像素电容区的栅极介电层上；对该第一半导体层进行重掺杂工艺以形成源极及漏极，未被掺杂的部分定义为沟道区；形成层间介电层于该基底；形成第一及第二接触窗以分别露出该源极及漏极，及形成第三接触窗以露出该下电极；形成源极接触栓及漏极接触栓，分别经由该第一及第二接触窗与该源极及漏极电性连接，及形成上电极，经由该第三接触窗与该下电极电性连接；依次形成电容介电层及平坦层于该基底；图形化该电容介电层及平坦层以形成第四接触窗贯穿该电容介电层及平坦层露出该漏极接触栓，及形成开口贯穿该平坦层露出该位于上电极正上方的电容介电层；以及形成像素电极填入该第四接触窗与该开口，并与该漏极接触栓电性连接。

如上所述的半导体结构的制造方法，其中该下电极与上电极构成第一电容电极。

如上所述的半导体结构的制造方法，其中形成第一半导体层于该基底上的薄膜晶体管区的步骤，还包括：

同时形成第二半导体层于该基底上的像素电容区。

如上所述的半导体结构的制造方法，其中该第二半导体层与该像素电极构成第二电容电极。

如上所述的半导体结构的制造方法，在形成该第二半导体层后，还包括对该第二半导体层进行重掺杂工艺。

如上所述的半导体结构的制造方法，其中该第一半导体层与该第二半导体层电性连接。

如上所述的半导体结构的制造方法，其中该第一与第二半导体层以相同材料并以相同制造工艺步骤形成。

如上所述的半导体结构的制造方法，在对该第一半导体层进行重掺杂工艺时，同时对该第二半导体层进行该重掺杂工艺。

如上所述的半导体结构的制造方法，还包括：

对该第一半导体层进行轻掺杂工艺以形成轻掺杂区。

如上所述的半导体结构的制造方法，其中对该第一半导体层进行的该重掺杂工艺及轻掺杂工艺包括使用栅极作为掩模来定义重掺杂区与轻掺杂区。

如上所述的半导体结构的制造方法，其中该第四接触窗及该开口为使用同一道光掩模进行光刻工艺制作而成。

如上所述的半导体结构的制造方法，其中形成该第四接触窗及该开口的光刻工艺是利用半色调光掩模或灰色调光掩模。

如上所述的半导体结构的制造方法，其中该栅极与该下电极以相同材料并以相同制造工艺步骤同时形成。

如上所述的半导体结构的制造方法，其中该源极接触栓及该漏极接触栓与该上电极以相同材料并以相同制造工艺步骤同时形成。

由于在本发明中，利用像素电极来构成像素电容电极，因此可在不影响显示面积(像素电极面积)的前提下，提高电容存储量。再者，该第一电容电极与该第二电容电极可在两个地方形成电容，因此可以在不减少像素电极开口率的状况下，大幅度增加电容存储量。此外，本发明在形成该源极与漏极的同时，可以同时形成具有重掺杂的半导体层作为存储电容的电容电极，与未掺杂的半导体层相比，该重掺杂的半导体层更能大幅度增加电容的电容值。

为使本发明的上述目的、特征能更明显易懂，下文特列举较佳实施例，并配合附图作详细说明。

附图说明

图1a-图li为一系列的制造流程剖面图，显示本发明一较佳实施例所述的显示装置半导体结构的制造方法。

图2显示本发明另一较佳实施例所述的显示装置半导体结构的剖面结构示意图。

图3显示本发明又一较佳实施例所述的显示装置半导体结构的剖面结构示意图。

其中，附图标记说明如下：

10：基板                     12：薄膜晶体管区

14：像素电容区               16：第一半导体层

18：第二半导体层             20：沟道区

21：源极                     22：漏极

23：轻掺杂区                 27：栅极介电层

28：栅极                     29：下电极

30：层间介电层               31：第一介电层

32：第二介电层               33：未进行重掺杂的半导体层

41：第一接触窗               42：第二接触窗

43：第三接触窗               44：源极接触栓

45：漏极接触栓               46：上电极

47：接触栓                   50：电容介电层

55：平坦层                   55’：残留的平坦层

56：具有第二厚度的平坦层     60：光掩模

61：第四接触窗               62：第一开口

71：第五接触窗               72：第二开口

73：电容介电层的上表面       80：像素电极

t1：第一厚度                 t2：第二厚度

具体实施方式

请参阅图1a至图li，显示符合本发明所述的显示装置的半导体结构的一较佳实施例，其制造工艺的流程剖面图。

首先，请参照图1a，提供一基板10，该基板的上表面定义有一薄膜晶体管区12及一像素电容区14。其中，该基板为一透明基板，可为玻璃或塑胶材料。该基板10上已形成有一第一半导体层16于该薄膜晶体管区12及一第二半导体层18于该像素电容区14。在本发明一较佳实施例中，该第一半导体层16及该第二半导体层18在同一制造工艺步骤中均以相同材料同时形成，适合的材料例如可为多晶硅、或非晶硅层。

接着，请参照图1b，对该第一半导体层16进行一重掺杂工艺，以形成一源极(重掺杂区)21、一漏极(重掺杂区)22。以及，坦覆性形成一栅极介电层27(也称为底层介电层)，并形成一栅极28于沟道区20的栅极介电层27上，且栅极28略小于沟道区20，及一导电层于该像素电容区14的栅极介电层27上，作为一下电极29。之后，对该第一半导体层16进行一轻掺杂工艺，以形成一轻掺杂区23；此外，在对该第一半导体层16进行该重掺杂工艺时，也可同时对该第二半导体层18进行该重掺杂工艺，以形成一重掺杂半导体层25。在本发明一较佳实施例中，重掺杂工艺通过使用一张光掩模进行光刻工艺，以定义源极21与漏极22重掺杂的区域，而轻掺杂区则是利用栅极28作为掩模进行轻掺杂工艺，以定义轻掺杂区23于沟道区20的两旁。然而，在本发明另一较佳实施例中，源极21与漏极22重掺杂的区域可利用栅极28作为掩模进行重掺杂工艺，之后对栅极28进行蚀刻，以缩小栅极28的尺寸，接着再次以栅极28作为掩模进行轻掺杂工艺，以定义沟道区20两旁的轻掺杂区23。在此较佳实施例中，该栅极28与该下电极29是以相同材料并在一制造工艺步骤中同时形成，适合的材料可为钼(Mo)、钨(W)、铝(Al)、钛(Ti)、铬(Cr)或其合金，或是其叠层。该栅极介电层27的材料例如可为介电材料，例如氧化硅，其厚度介于50nm～200nm之间，在此较佳实施例中可为100nm。

接着，请参照图1c，坦覆性形成一层间介电层30于该基底10之上。在此较佳实施例中，该层间介电层30可为一第一介电层31及一第二介电层32所构成的复合层，其中，该第一介电层31例如可为氮化硅或氧化硅，其厚度介于50nm至300nm之间，另外该第二介电层32例如可为氧化硅或氮化硅，其厚度介于50nm至300nm之间。

接着，请参照图1d，对该层间介电层30及该栅极介电层27进行图形化，以形成一第一接触窗41及一第二接触窗42贯穿该层间介电层30及该栅极介电层27以分别露出该源极21及漏极22，此外也同时形成一第三接触窗43贯穿该层间介电层30以露出该下电极29的上表面。

接着，请参照图1e，全面性形成一导电层(未图示)于该基板10，并回填该第一接触窗41、第二接触窗42、及第三接触窗43。接着，对该导电层进行光刻及蚀刻步骤，以形成一源极导线(未图示)、一源极接触栓44及一漏极接触栓45，后两者分别经由该第一及第二接触窗41及42与该源极21及漏极22电性连接，以及同时形成一上电极46，经由位于该第三接触窗43内的接触栓47与该下电极29电性连接。其中，该下电极29与上电极46构成第一电容电极，具有一第一电位。该上电极46的材料可与该下电极29相同或不同，例如可为钼(Mo)、钨(W)、铝(Al)、钛(Ti)、铬(Cr)或其合金，或是其叠层。

接着，请参照图1f，依次全面形成一电容介电层50及一平坦层55于该基板10之上。其中，该电容介电层50的材料可为介电材料，例如氧化硅或氮化硅，其厚度介于50nm～200nm之间，在此较佳实施例中可为100nm。该平坦层55的材料可为有机材料，例如高分子材料，厚度可介于2000nm～4000nm，可以旋转涂布、喷墨或网版印刷方式形成。

接着，请参照图1g，使用一光掩模60来图案化该平坦层55，以形成一第四接触窗61于该漏极接触栓45之上及一第一开口62于该上电极46之上。值得注意的是，该图案化后的平坦层55在设计上需具有不同的厚度，其中位于漏极接触栓45上方的平坦层55被完全移除以形成该第四接触窗61，以露出位于漏极接触栓45上方的电容介电层50的上表面；未被图形化的平坦层具有一第一厚度t1；以及，形成于该上电极46上方的平坦层55被部分移除以残留具有一第二厚度t2的平坦层56，构成该第一开口62。在此，该第一厚度t1可介于2000nm～4000nm，该第二厚度t2可介于200nm～500nm范围之间。该具有不同厚度的平坦层的形成方式例如可为一利用半色调光掩模(halftone mask)或灰色调光掩模(Gray-tone mask)的光刻工艺。

接着，请参照图1h，以该图案化的平坦层55作为蚀刻掩模，以非等向性蚀刻对该电容介电层50及平坦层55进行蚀刻，以形成一第五接触窗71，贯穿该电容介电层50及平坦层55以露出该漏极接触栓45，以及形成一第二开口72，贯穿平坦层55以露出形成于该上电极46之上的电容介电层50的上表面73。形成具有该不同厚度的平坦层55的目的在于，当进行此非等向蚀刻步骤时，可使得该具有第二厚度t2的平坦层55(亦即位于该上电极46上方的平坦层)完全被移除，并且残留部分平坦层55’于该第五接触窗71及第二开口72外的其他电容介电层50上。

最后，请参照图li，形成一图形化透明导电层于该电容介电层50之上，并填入该第五接触窗71及第二开口72内，作为像素电极80。其中，形成于该第五接触窗71内的像素电极80通过该漏极接触栓45与该漏极22电性连接。值得注意的是，形成于该第二开口内72的像素电极80与该重掺杂的第二半导体层25构成第二电容电极，具有一第二电位。该透明导电层可包括铟锡氧化物(ITO)、铟锌氧化物(IZO)、锌铝氧化物(AZO)、氧化锌(ZnO)、镓化氮、镓化铟氮、硫化镉、硫化锌、镉化硒、或是硒化锌。至此，完成本发明所述的显示装置的半导体结构的制造方法。如上所述，本发明可最少利用六道光掩模来完成具有高电容存储能力像素电容的半导体结构。

仍请参照图li，本发明所述的像素电容，可包括该第二半导体层25形成于该基底10之上；该底层介电层(栅极介电层)27形成于该第二半导体层27之上；该下电极29形成于该底层介电层27之上；该层间介电层30形成于该下电极29之上；该接触栓47贯穿该层间介电层30，并电性连接该下电极29；该上电极46形成于该层间介电层30之上，并经由该接触栓47与该下电极29电性连接；该电容介电层50形成于该上电极46之上；该平坦层55形成于该电容介电层50上，且具有第二开口72露出位于该上电极正46上方的该电容介电层50；该透明电极80形成于该上电极46的电容介电层50之上；以及该透明电极80经由漏极接触栓45，电性连接至漏极22与该第二半导体层25。

值得注意的是，由于在本发明中，利用像素电极来构成一像素电容电极，因此可在不影响显示面积(像素电极面积)的前提下，提高电容存储量。再者，该第一电容电极与该第二电容电极可在两个地方形成电容，因此可以在不减少像素电极开口率的状况下，大幅度增加电容存储量。此外，本发明在形成该源极与漏极的同时，可以同时形成一具有重掺杂的半导体层作为存储电容的电容电极，与未掺杂的半导体层相比，该重掺杂的半导体层更能大幅度增加电容的电容值。

根据本发明的另一较佳实施例，请参照图2，该第二半导体层也可为未进行重掺杂的半导体层33，由于可经由调整电容介电层50的厚度，或选择高介电常数的材料，可在不影响显示面积(像素电极透光面积)的前提下，提高电容存储量。此外，根据本发明的其他较佳实施例，请参照图3，也可仅利用该上电极46与该像素电极80来构成该像素电容，同样地，由于可经由调整电容介电层50的厚度，或选择高介电常数的材料，可在不影响显示面积(像素电极透光面积)的前提下，提高电容存储量。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (31)

1.一种显示装置的半导体结构的制造方法，包括：

提供基底，该基底上定义有薄膜晶体管区及像素电容区；

形成第一半导体层于该基底上的薄膜晶体管区；

形成栅极介电层于该基底上；

形成栅极于该薄膜晶体管区的栅极介电层上，及形成下电极于该像素电容区的栅极介电层上；

对该第一半导体层进行重掺杂工艺以形成源极及漏极，未被掺杂的部分定义为沟道区；

形成层间介电层于该基底上；

形成第一及第二接触窗以分别露出该源极及漏极，及形成第三接触窗以露出该下电极；

形成源极接触栓及漏极接触栓，分别经由该第一及第二接触窗与该源极及该漏极电性连接，及形成上电极，经由该第三接触窗与该下电极电性连接；

依次形成电容介电层及平坦层于该基底；

图形化该电容介电层及平坦层以形成第四接触窗，贯穿该电容介电层及平坦层以露出该漏极接触栓，及形成开口，贯穿该平坦层以露出该位于上电极正上方的电容介电层；以及

形成像素电极，填入该第四接触窗与该开口，并与该漏极电性连接。

2.如权利要求1所述的半导体结构的制造方法，其中该下电极与上电极构成第一电容电极。

3.如权利要求1所述的半导体结构的制造方法，其中形成第一半导体层于该基底上的薄膜晶体管区的步骤，还包括：

同时形成第二半导体层于该基底上的像素电容区。

4.如权利要求3所述的半导体结构的制造方法，其中该第二半导体层与该像素电极构成第二电容电极。

5.如权利要求3所述的半导体结构的制造方法，其中在形成该第二半导体层后，还包括对该第二半导体层进行重掺杂工艺。

6.如权利要求3所述的半导体结构的制造方法，其中该第一半导体层与该第二半导体层电性连接。

7.如权利要求3所述的半导体结构的制造方法，其中该第一与第二半导体层以相同材料并以相同制造工艺步骤形成。

8.如权利要求3所述的半导体结构的制造方法，其中在对该第一半导体层进行重掺杂工艺时，同时对该第二半导体层进行该重掺杂工艺。

9.如权利要求1所述的半导体结构的制造方法，其中还包括：

对该第一半导体层进行轻掺杂工艺以形成轻掺杂区。

10.如权利要求9所述的半导体结构的制造方法，其中对该第一半导体层进行的该重掺杂工艺及轻掺杂工艺包括使用栅极作为掩模来定义重掺杂区与轻掺杂区。

11.如权利要求1所述的半导体结构的制造方法，其中该第四接触窗及该开口为使用同一道光掩模进行光刻工艺制作而成。

12.如权利要求11所述的半导体结构的制造方法，其中形成该第四接触窗及该开口的光刻工艺是利用半色调光掩模或灰色调光掩模。

13.如权利要求1所述的半导体结构的制造方法，其中该栅极与该下电极以相同材料并以相同制造工艺步骤同时形成。

14.如权利要求1所述的半导体结构的制造方法，其中该源极接触栓及该漏极接触栓与该上电极以相同材料并以相同制造工艺步骤同时形成。

15.一种显示装置的半导体结构，至少包括：

基底，具有薄膜晶体管区与像素电容区；

薄膜晶体管、源极接触栓及漏极接触栓，形成于该基底的该薄膜晶体管区之上，该薄膜晶体管包括栅极、源极、漏极、沟道层、及栅极介电层，该源极接触栓与该漏极接触栓分别电性连接该源极与该漏极；

像素电容，形成于该基底的该像素电容区之上，该像素电容包括：

下电极，形成于底层介电层上；

层间介电层，形成于该基底与该下电极之上；

上电极，形成于该层间介电层之上，该上电极与该下电极电性连接；

电容介电层，形成于该基底与该上电极之上；以及

透明电极，形成于该上电极的电容介电层之上，并与该漏极接触栓电性连接。

16.如权利要求15所述显示装置的半导体结构，其中还包括半导体层，形成于该基底之上，并位于该下电极的正下方。

17.如权利要求16所述显示装置的半导体结构，其中半导体层与该漏极电性连接。

18.如权利要求16所述显示装置的半导体结构，其中该半导体层包括重掺杂的半导体层。

19.如权利要求15所述显示装置的半导体结构，其中该层间介电层包括含氧硅化物层、含氮硅化物层，或其叠层。

20.如权利要求15所述显示装置的半导体结构，其中该透明电极为铟锡氧化物、铟锌氧化物、锌铝氧化物、氧化锌、镓化氮、镓化铟氮、硫化镉、硫化锌、镉化硒、或是硒化锌。

21.如权利要求15所述显示装置的半导体结构，其中该上电极与该下电极的材料包括钼、钨、铝、钛、铬或其合金。

22.如权利要求15所述显示装置的半导体结构，其中该栅极与该下电极为相同材料并以相同制造工艺步骤形成。

23.如权利要求15所述显示装置的半导体结构，其中该源极接触栓及该漏极接触栓与该上电极为相同材料并以相同制造工艺步骤形成。

24.一种像素电容结构，包括：

半导体层，形成于基底之上；

底层介电层，形成于该半导体层之上；

下电极，形成于该底层介电层上；

层间介电层，形成于该下电极之上；

上电极，形成于该层间介电层之上，并经由贯穿该层间介电层的第一接触栓与该下电极电性连接；

电容介电层，形成于该上电极之上；以及

平坦层，形成于该电容介电层上，且具有开口以露出位于该上电极正上方的该电容介电层；

透明电极，形成于该上电极的电容介电层之上，该透明电极经由贯穿该电容介电层、该层间介电层及该底层介电层的第二接触栓电性连接至该半导体层。

25.如权利要求24所述的像素电容结构，其中该半导体层为重掺杂的半导体层。

26.如权利要求24所述的像素电容结构，其中该层间介电层为含氧硅化物、含氮硅化物，或其叠层。

27.如权利要求24所述的像素电容结构，其中该电容介电层为含氧硅化物、含氮硅化物，或其叠层。

28.如权利要求24所述的像素电容结构，其中该透明电极为铟锡氧化物、铟锌氧化物、锌铝氧化物、氧化锌、镓化氮、镓化铟氮、硫化镉、硫化锌、镉化硒、或是硒化锌。

29.如权利要求24所述的像素电容结构，其中该上电极与该下电极的材料为钼、钨、铝、钛、铬、或其合金。

30.如权利要求24所述的像素电容结构，其中该下电极与上电极构成第一电容电极。

31.如权利要求24所述的像素电容结构，其中该第半导体层与该透明电极构成第二电容电极。

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