KR20030010539A - 자계 센서 - Google Patents
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Abstract
본 발명은 자계의 극성과 관계없이 양극성에 대응한 자계강도의 검출을 간단한 구성이면서 소비전류를 저감할 수 있도록 한다.
자계 센서는 통과하는 자속밀도에 비례하여 홀(hole) 전압을 발생하는 홀 소자(11)와, 그 홀 소자(11)의 출력전압을 증폭하는 전압증폭기(12)와, 전압증폭기 (12)로부터의 증폭신호를 수신하고, 그 임계값에 의해 다른 출력전압을 출력하는 슈미트트리거(Schmidt trigger)회로(13)와, 슈미트트리거회로(13)로부터의 출력신호를 수신하여 이것을 래치하는 로직래치회로(15)를 갖고 있다. 전압증폭기(12)와 슈미트트리거회로(13)와의 사이에는 증폭신호의 극성을 반전하는 스위치회로(14)를 구비하고 있다. 슈미트트리거회로(13)는 자계를 검출하는 트리거가 되는 제 1 동기신호와 제 2 동기신호에 의해 자계강도의 기준값을 결정하는 히스테리시스전압의 극성을 반전한다.
Description
본 발명은 자계의 극성에 의존하지 않고 자계의 강도를 검출할 수 있는 자계 센서에 관한 것이다.
자계 센서는 홀 효과를 이용한 홀 소자를 통과하는 자속밀도에 비례하여, 그 홀 소자의 출력단자에 발생하는 전압을 증폭기로 증폭하여, 그 증폭신호를 비교기 등으로 판정하여, 검출된 자계(이하, 검출자계라 한다)의 강도가 소정의 자계강도와 비교하여 큰지의 여부의 판정결과를 외부에 출력하는 구성을 갖는다.
일반적으로, 자계 센서는 바이폴러 트랜지스터 또는 CMOS 디바이스 등을 이용하여 모놀리식(monolithic)으로 집적되어 구성되어 있다. 제품으로서의 자계 센서의 우열을 정하는 요인의 하나는 검출자계를 전압으로 변환하여 비교하는 동안에 생기는 검출값의 편차이다. 이 편차의 요인은 주로 2개로, 하나는 봉함용 패키지의 응력 등의 영향에 의한 홀 소자의 오프셋 신호성분이고, 다른 하나는 증폭기의 입력 오프셋 신호성분이다.
홀 소자의 오프셋 신호성분의 보상방법은 미국 특허 4,037,150호에 개시되어 있다. 즉, 기하학적으로 등가인 4단자를 갖는 홀 소자의 출력단자 중 각각 대각에 위치하는 2쌍의 출력단자의 전위차를 검출의 트리거가 되는 동기신호에서의 제 1 위상과 제 2 위상으로 교호로 바꿔서 출력하고, 그 출력값의 합을 취한다. 이로 인해, 유효신호성분은 같은 위상에서 2배가 되고, 오프셋 신호성분은 역위상이 되어 상쇄된다.
제품의 우열을 정하는 다른 요인은 자계의 검출을 제품에 내장되는 자석의 극성에 관계없이, 즉 양극성에 대응하여 행할 수 있는지의 여부라는 것이다. 자석의 극성에 관계없이 자계강도를 판정할 수 있다면, 자석과 홀 IC가 내장된 위치 센서 등에서 자석을 배치할 때 자석의 방향을 관리할 필요가 없어진다.
이하, 일본 특개평 7-83699호 공보에 개시된 양극성에 대응 가능한 자계강도를 판정하는 종래의 자계 센서에 대하여 도면을 참조하여 설명한다.
도 8은 종래의 양극성에 대응 가능한 자계강도 판정회로의 구성예를 나타내고 있다. 도 8에 나타내는 바와 같이, 종래의 자계 센서는 홀 소자(101)와, 그 홀소자(101)의 출력전압을 증폭하는 전압증폭기(102)와, 전압증폭기(102)로부터의 출력전압을 받아 그 임계값에 따라 다른 출력전압을 출력하는 제 1 슈미트트리거회로 (103A)와, 전압증폭기(102)로부터의 출력전압을 제 1 슈미트트리거회로(103A)의 입력신호의 극성과 반전시켜 받는 제 2 슈미트트리거회로(103B)와, 제 1 슈미트트리거회로(103A) 및 제 2 슈미트트리거회로(103B)로부터의 출력신호를 수신하여 래치하는 로직래치회로(104)를 갖고 있다.
이와 같이 구성된 종래의 자계 센서의 동작을 설명한다.
우선, 홀 소자(101)를 통과하는 자속밀도에 비례하여, 그 홀 소자(101)의 출력단자에 발생한 홀 전압을 증폭기(102)에 의해 증폭하여 증폭전압 VH를 얻는다.
다음에, 증폭전압 VH를 제 1 슈미트트리거회로(103A) 및 제 2 슈미트트리거회로(103B)에 입력하여, 증폭전압 VH의 값이 설정전압값보다도 큰지의 여부를 비교하여 그 판정값을 출력한다. 제 1 슈미트트리거회로(103A) 및 제 2 슈미트트리거회로(103B)는 등가이며, 입력신호의 극성을 서로 반전시킴으로써, N 극성 및 S 극성의 자계강도의 레벨검출을 이들 2개의 슈미트트리거회로(103A, 103B)에서 따로따로 행한다.
다음에, 제 1 슈미트트리거회로(103A) 및 제 2 슈미트트리거회로(103B)의 출력값은 로직래치회로(104)에 입력된다. 그 후, 로직래치회로(104)로부터 N 극성 및 S 극성의 자계강도에 대응한 2개의 슈미트트리거회로(103A, 103B)의 출력값에 어떤 연산을 실시한 출력값이 출력된다. 여기서, 로직래치회로(104)로부터의 출력값은 극성에 관계없으며, 설정자계의 강도보다 검출자계의 강도가 큰지의 여부를 나타내는 2진값이다.
그러나, 상기 종래의 자계 센서는 자계의 극성에 관계없이 양극성에 대응하여 자계강도를 검출하기 위해서는, 전압비교회로로서 2개의 슈미트트리거회로가 필요하므로, 회로규모와 소비전류를 모두 작게 하기가 곤란하다는 문제점이 있다.
본 발명은 상기 종래의 문제점을 해결하여, 자계의 극성에 관계없이, 양극성에 대응한 자계강도의 검출을 간단한 구성이면서 소비전류를 저감할 수 있도록 하는 것을 목적으로 한다.
도 1은 본 발명의 제 1 실시예에 관한 자계 센서를 나타내는 구성도.
도 2는 본 발명의 제 1 실시예에 관한 자계 센서에 적용되는 동기신호의 타이밍차트.
도 3의 (a) 및 (b)는 본 발명의 제 1 실시예에 관한 자계 센서에서의 슈미트트리거회로의 출력전압파형을 나타내는 것으로, (a)는 S 극성을 검출대상으로 하는 경우의 그래프이고, (b)는 N 극성을 검출대상으로 하는 경우의 그래프.
도 4는 본 발명의 제 1 실시예 또는 제 2 실시예에 관한 자계 센서에서의 로직래치회로의 출력전압파형을 나타내는 그래프.
도 5는 본 발명의 제 2 실시예에 관한 자계 센서를 나타내는 구성도.
도 6은 본 발명의 제 2 실시예에 관한 자계 센서에 적용되는 동기신호의 타이밍차트.
도 7은 본 발명의 제 2 실시예에 관한 자계 센서의 일례를 나타내는 회로도.
도 8은 종래의 양극성에 대응 가능한 자계강도 판정회로를 나타내는 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 홀 소자 12 : 전압증폭기
13 : 슈미트트리거회로(전압비교회로) 13A : 트리거회로본체
14 : (제 2) 스위치회로 15 : 로직래치회로
16 : 제 1 스위치회로 17 : (제 1) 기억소자
18 : 제 3 스위치회로 19 : 제 2 인버터
21A, 31B, 41B : 제 1 스위치 21B, 31C, 41C : 제 2 스위치
22A, 32B, 42B : 제 3 스위치 22B, 32C, 42C : 제 4 스위치
23A, 34A : 제 5 스위치 23B, 35A : 제 6 스위치
24A : 제 7 스위치 24B : 제 8 스위치
33 : 제 2 기억소자 36 : 제 1 MOS 스위치
37 : 제 2 MOS 스위치 38 : 설정용 전압원
39 : 제 1 인버터 51 : 제 1 플립플롭
52 : 2입력 NOR 게이트 53 : 제 2 플립플롭
본 발명은 상기의 목적을 달성하기 위해서, 자계 센서를 증폭된 홀 전압을 비교하는 전압비교회로의 전단에 홀 전압의 극성을 반전하는 스위치회로를 설치하는 동시에, 전압비교회로가 자계강도의 기준값을 결정하는 히스테리시스전압의 극성을 제 1 동기신호와 제 2 동기신호에 의해 반전하는 구성으로 한다.
구체적으로, 본 발명에 관한 제 1 자계 센서는 홀 소자와, 홀 소자의 출력전압을 증폭하여 증폭신호를 출력하는 전압증폭기와, 증폭신호를 수신하는 전압비교회로와, 전압증폭기와 전압비교회로와의 사이에 설치되어 증폭신호의 극성을 반전하는 스위치회로와, 전압비교회로로부터의 출력신호를 유지하는 래치회로를 구비하고, 전압비교회로는 자계를 검출하는 트리거가 되는 제 1 동기신호와 그 제 1 동기신호에 이어지는 제 2 동기신호에 의해 자계강도의 기준값을 결정하는 히스테리시스전압의 극성을 반전한다.
제 1 자계 센서에 의하면, 전압증폭기와 전압비교회로와의 사이에 설치되어 증폭신호의 극성을 반전하는 스위치회로를 구비하고 있고, 또한 전압비교회로는 제 1 동기신호와 제 2 동기신호에 의해 자계강도의 기준값을 결정하는 히스테리시스전압의 극성을 반전하기 때문에, 하나의 전압비교기로 자계의 극성에 관계없이 양극성에 대응할 수 있으므로, 자계강도의 검출을 간단한 구성으로 하면서 또한 소비전류를 저감할 수 있다.
제 1 자계 센서에서, 래치회로가 제 1 플립플롭회로 및 제 2 플립플롭회로를 갖고 있고, 제 1 동기신호 및 제 2 동기신호에 의해 각각 입력된 2진값을 도입하고, 도입된 2진값에 대하여 행한 연산결과를 제 2 동기신호에 의해 유지하여 출력값으로 하는 것이 바람직하다.
본 발명에 관한 제 2 자계 센서는 2세트의 외부단자를 갖는 홀 소자와, 2세트의 외부단자와 접속되어 그 2세트의 외부단자 중 1세트를 출력단자로서 선택하는 제 1 스위치회로와, 제 1 스위치회로를 통해 입력되는 홀 소자의 출력전압을 증폭하여 증폭신호를 출력하는 전압증폭기와, 증폭신호를 기억하는 기억소자와, 전압증폭기와 기억소자와의 사이에 설치되어 기억소자로의 입출력을 개폐하는 제 2 스위치회로와, 증폭신호를 수신하는 전압비교회로와, 전압증폭기와 전압비교회로와의 사이에 설치되어 증폭신호의 극성을 반전하는 제 3 스위치회로와, 전압비교회로로부터의 출력신호를 유지하는 래치회로를 구비하며, 자계를 검출하는 트리거가 되는 제 1 동기신호에 의해, 제 1 스위치회로는 홀 소자의 2세트의 외부단자 중 한쪽을 입력단자로 하면서 다른 쪽을 출력단자로 하여 제 2 스위치회로는 폐쇄되고, 제 1동기신호에 이어지는 제 2 동기신호에 의해 제 1 스위치회로는 홀 소자의 2세트의 외부단자 중 한쪽을 출력단자로 하면서 다른 쪽을 입력단자로 하여 제 2 스위치회로가 개방됨으로써, 기억소자에 기억되어 있던 증폭신호로 이루어지는 제 1 증폭신호와 전압증폭기로부터의 제 2 증폭신호와의 합이 전압비교회로에 입력되며, 제 2 동기신호에 이어지는 제 3 동기신호에 의해, 제 3 스위치회로는 제 1 증폭신호와 제 2 증폭신호와의 합의 극성을 반전하고, 전압비교회로는 제 2 동기신호와 제 3 동기신호를 트리거로 하여 자계강도의 기준값을 결정하는 히스테리시스전압의 극성을 반전한다.
제 2 자계 센서에 의하면, 제 1 자계 센서와 동일한 효과를 얻을 수 있는데다가, 홀 소자의 2세트의 외부단자와 접속되어 그 2세트의 외부단자 중 1세트를 출력단자로서 선택하는 제 1 스위치회로를 구비하고 있기 때문에, 제 1 동기신호와 제 2 동기신호에서 출력단자를 교체시키면, 홀 소자의 오프셋 신호성분을 보상할 수 있다. 또, 전압증폭기로부터의 증폭신호를 기억하는 기억소자와, 전압증폭기와 기억소자와의 사이에 설치되어 기억소자로의 입출력을 개폐하는 제 2 스위치회로와, 전압증폭기와 전압비교회로와의 사이에 설치되어 증폭신호의 극성을 반전하는 제 3 스위치회로를 구비하고 있기 때문에, 제 3 동기신호에 의해 제 3 스위치회로가 제 1 증폭신호와 제 2 증폭신호와의 합의 극성을 반전하므로, 전압증폭기의 입력오프셋 신호성분을 보상할 수 있다.
제 2 자계 센서에서, 래치회로가 제 1 플립플롭회로 및 제 2 플립플롭회로를 갖고 있고, 제 2 동기신호 및 제 3 동기신호에 의해 각각 입력되는 2진값을 도입하고, 도입된 2진값에 대하여 행한 연산결과를 제 3 동기신호에 의해 유지하여 출력값으로 하는 것이 바람직하다.
제 2 자계 센서에서, 기억소자가 커패시터를 갖고 있는 것이 바람직하다.
(실시예)
(제 1 실시예)
본 발명의 제 1 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 제 1 실시예에 관한 자계 센서의 기능구성을 나타내고 있다. 도 1에 나타내는 바와 같이, 제 1 실시예에 관한 자계 센서는 통과하는 자속밀도에 비례하여 홀 전압을 발생하는 홀 소자(11)와, 그 홀 소자(11)의 출력전압을 증폭하는 전압증폭기(12)와, 전압증폭기(12)로부터의 증폭신호를 수신하여 그 임계값에 의해 다른 출력전압을 출력하는 전압비교회로로서의 슈미트트리거회로(13)와, 전압증폭기(12)와 슈미트트리거회로(13)와의 사이에 설치되어 증폭신호의 극성을 반전하는 스위치회로(14)와, 슈미트트리거회로(13)로부터의 출력신호를 수신하여 이것을 래치하는 로직래치회로(15)를 구비하고 있다.
이하, 상기와 같이 구성된 자계 센서의 동작을 설명한다.
도 2는 제 1 실시예에 관한 자계 센서가 자계강도를 검출할 때의 트리거가 되는 제 1 동기신호 CK1과 그 제 1 동기신호 CK1에 이어지는 제 2 동기신호 CK2의 타이밍을 나타내고 있다.
우선, 도 2에 나타내는 제 1 동기신호 CK1이 온상태이면서 제 2 동기신호 CK2가 오프상태인 제 1 위상에서, 홀 소자(11)의 출력전압(홀 전압)에 비례한 증폭전압 VH가 전압증폭기(12)의 출력단자에 발생한다. 발생한 증폭전압 VH는 스위치회로(14)를 통해 슈미트트리거회로(13)에 도입된다. 여기서는, 도 3의 (a)에 나타내는 바와 같이 S 극성을 검출대상으로 하면, 검출자계의 강도가 설정자계의 강도보다도 큰지의 여부를 나타내는 출력값이 로직래치회로(15)에 입력되고, 제 1 위상의 종료시에 로직래치회로(15)에 의해 래치된다.
이어서, 도 2에 나타내는 제 1 동기신호 CK1이 오프상태이면서 제 2 동기신호 CK2가 온상태인 제 2 위상에서, 스위치회로(14)는 전압증폭기(12)로부터 출력되는 증폭전압 VH를 제 1 위상의 경우의 극성과 반전시켜 슈미트트리거회로(13)에 입력된다. 이 때문에, 검출자계의 극성은 제 1 위상의 경우와 역인 N 극성이 된다. 또한, 슈미트트리거회로(13)에서 결정되는 설정자계의 극성도 반전되기 때문에, 도 3의 (b)에 나타내는 바와 같이, N 극성에서, 검출자계의 강도가 설정자계의 강도보다도 큰지의 여부를 나타내는 출력값을 얻을 수 있고, 이 출력값은 로직래치회로(15)에 입력된다. 또, 여기서는 제 1 위상에서 S 극성을 검출하고, 제 2 위상에서 N 극성을 검출하였지만, 역이어도 된다.
계속해서, 로직래치회로(15)에서 도 3의 (a) 및 도 3의 (b)에 나타내는 제 1 위상 및 제 2 위상에서의 슈미트트리거회로(13)로부터의 출력값, 즉, N 극성 및 S 극성의 각각의 극성에서 검출자계의 강도가 설정자계보다도 큰지의 여부를 나타내는 2개의 출력값이 연산되어 원하는 출력값을 얻는다. 따라서, 제 2 위상의 종료시에 연산된 값이 래치되어, 도 4에 나타내는 바와 같이, 자계의 극성에 관계없이 검출자계의 강도가 설정자계보다도 큰지의 여부를 나타내는 2진값의 출력값을 얻을수 있다.
이와 같이, 제 1 실시예에 관한 자계 센서는 하나의 전압비교회로(슈미트트리거회로(13))로 구성할 수 있기 때문에, 회로규모를 작게 할 수 있는 동시에, 소비전류를 저감할 수 있다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 대하여 도면을 참조하여 설명한다.
도 5는 본 발명의 제 2 실시예에 관한 자계 센서의 회로구성을 나타내고 있다. 도 5에서, 도 1에 나타내는 구성요소와 동일한 구성요소에는 동일한 부호를 부여하고 설명을 생략한다. 여기서는, 부호 14의 스위치회로를 제 2 스위치회로라고 한다.
도 5에 나타내는 바와 같이, 제 2 실시예에 관한 자계 센서는 제 1 실시예에 관한 자계 센서에 대해, 기하학적으로 등가인 4단자를 갖는 홀 소자(11)와 전압증폭기(12)와의 사이에 홀 소자(11)의 출력단자 중 각각 소자의 대각에 위치하는 2쌍의 출력단자 중 한쪽을 입력단자로 하면서 다른 쪽을 출력단자로 하는 제 1 스위치회로(16)와, 전압증폭기(12)와 제 2 스위치회로(14)와의 사이에 설치되어 전압증폭기(12)로부터의 증폭신호를 기억(유지)하는 커패시터로 이루어지는 기억소자(17)와, 전압증폭기(12)의 한쪽의 출력단자와 기억소자(17)의 한쪽의 전극 및 제 2 스위치회로(14)의 한쪽의 입력단자와의 사이를 개폐하는 제 3 스위치회로(18)를 추가로 구비한 구성을 갖는다.
이하, 상기와 같이 구성된 자계 센서의 동작을 설명한다.
도 6은 제 2 실시예에 관한 자계 센서가 자계강도를 검출할 때의 트리거가 되는 제 1 동기신호 CK1, 그 제 1 동기신호 CK1에 이어지는 제 2 동기신호 CK2 및 그 제 2 동기신호 CK2에 이어지는 제 3 동기신호 CK3의 타이밍을 나타내고 있다.
우선, 도 6에 나타내는 제 1 동기신호 CK1이 온상태이면서 제 2 동기신호 CK2 및 제 3 동기신호 CK3이 오프상태인 제 1 위상에서, 홀 소자(11)의 출력전압(홀 전압)에 비례한 제 1 증폭전압 VH1이 전압증폭기(12)의 출력단자에 발생한다. 이 때, 제 3 스위치회로(18)는 폐쇄되어 있으므로, 제 1 증폭전압 VH1은 기억소자(17)에 유지된다.
다음에, 도 6에 나타내는 제 2 동기신호 CK2가 온상태이면서 제 1 동기신호 CK1 및 제 3 동기신호 CK3이 오프상태인 제 2 위상에서, 제 1 스위치회로(16)에 의해 홀 소자(11)로부터는 제 1 위상의 경우와 다른 출력단자로부터 홀 전압이 출력된다. 따라서, 전압증폭기(12)로부터 출력되는 제 2 증폭전압 VH2는 제 1 증폭전압 VH1과는 극성이 역인 전압으로 되어 있다. 게다가, 제 3 스위치회로(18)는 개방상태로 천이하기 때문에 기억소자(17)에 유지된 제 1 위상에서의 제 1 증폭전압 VH1과, 제 2 위상에서의 제 2 증폭전압 VH2와의 합 VH를 얻을 수 있다. 또한, 이 때, 제 1 스위치회로(16)의 작용에 의해 이 출력전압의 합 VH의 유효신호성분은 동일 위상에서 2배가 되고, 오프셋 신호성분은 역위상이 되어 상쇄된 값이 된다. 그 결과, 출력전압의 합 VH는 자계 센서를 봉함하는 봉함 패키지의 응력 등의 영향에 의한 홀 소자의 오프셋 신호성분과 증폭기의 입력오프셋 신호성분을 포함하지 않는 고정밀한 자계검출값이 된다.
계속해서, 출력전압의 합 VH는 제 1 실시예와 마찬가지로, 제 2 스위치회로(14)를 통해 슈미트트리거회로(13)에 도입된다. 슈미트트리거회로(13)는 N 극성 또는 S 극성 중 어느 하나를 검출대상으로 하여 검출자계의 강도와 대응하는 출력전압의 합 VH를 설정자계의 강도보다도 큰지의 여부를 나타내는 출력값으로서 로직래치회로(15)에 출력한다. 제 2 위상의 종료시에는 로직래치회로(15)에서 래치된다.
이어서, 도 6에 나타내는 제 3 동기신호 CK3이 온상태이면서 제 1 동기신호 CK1 및 제 2 동기신호 CK2가 오프상태인 제 3 위상에서, 제 2 스위치회로(14)에 의해 제 1 위상과 제 2 위상에서의 전압값 VH가 제 2 위상의 경우와 극성을 반전하여 슈미트트리거회로(13)에 인가되기 때문에, 검출자계의 극성은 제 2 위상의 경우와 역인 극성이 된다. 게다가, 슈미트트리거회로(13)에서 결정되는 설정자계의 극성도 반전되기 때문에, 제 2 위상과는 역인 극성으로 설정자계의 강도가 비교된다. 비교된 결과를 나타내는 슈미트트리거회로(13)로부터의 출력값은 로직래치회로(15)에 입력된다.
계속해서, 로직래치회로(15)는 제 2 및 제 3 위상에서의 슈미트트리거회로(13)로부터의 출력값, 즉, N 극성 및 S 극성의 각각의 극성에서 검출자계의 강도가 설정자계보다도 큰지의 여부를 나타내는 2개의 출력값이 연산되어 원하는 출력값을 얻을 수 있다. 따라서, 제 3 위상의 종료시에 연산된 값이 래치되어, 도 4에 나타내는 바와 같이, 자계의 극성에 관계없이 검출자계의 강도가 설정자계보다도 큰지의 여부를 나타내는 2진값의 출력값을 얻을 수 있다.
이와 같이, 제 2 실시예는 제 1 실시예에 관한 자계 센서의 구성에, 제 1 스위치회로(16), 기억소자(17) 및 제 3 스위치회로(18)를 부가함으로써, 자계의 극성에 관계없이 양극성에 대응한 자계강도를 검출하는 자계 센서의 회로규모를 축소할 수 있으면서 소비전류를 저감할 수 있다. 게다가, 봉함용 패키지응력 등의 영향에 의한 홀 소자의 오프셋 신호성분과 증폭기의 입력오프셋 신호성분에 의해 생기는, 검출자계를 전압으로 변환하여 비교할 때의 검출자계의 편차를 저감할 수 있다.
이하, 제 2 실시예에 관한 자계 센서의 구체적인 구성의 일례를 설명한다.
도 7은 본 발명의 제 2 실시예에 관한 자계 센서의 회로구성을 모식적으로 나타내고 있다. 도 7에서 도 5에 나타내는 구성요소와 동일한 구성요소에는 동일한 부호를 부여하고 있다. 여기서는, 부호 17의 기억소자를 제 1 기억소자라고 한다. 도 7에 나타내는 바와 같이, 제 1 스위치회로(16)는 일단에 전원전압이 인가되고 타단이 홀 단자(11)의 외부단자와 접속된 제 1 스위치(21A) 및 제 2 스위치(21B)와, 일단이 접지되고 타단이 홀 단자(11)의 외부단자와 접속된 제 3 스위치(22A) 및 제 4 스위치(22B)를 갖고 있다.
제 1 스위치(21A)는 홀 소자(11)의 4개의 꼭지각 중의 제 1 꼭지각에 위치하는 제 1 외부단자와 접속되어 제 1 동기신호 CK1에 동기하여 폐쇄상태가 되고, 제 2 스위치(21B)는 홀 소자(11)의 제 1 꼭지각과 인접한 제 2 꼭지각에 위치하는 제 2 외부단자와 접속되어 제 2 동기신호 CK2에 동기하여 폐쇄상태가 되며, 제 3 스위치(22A)는 홀 소자(11)의 제 1 꼭지각과 대향한 제 3 꼭지각에 위치하는 제 3 외부단자와 접속되어 제 1 동기신호 CK1에 동기하여 폐쇄상태가 되고, 제 4스위치(22B)는 홀 소자(11)의 제 2 꼭지각과 대향한 제 4 꼭지각에 위치하는 제 4 외부단자와 접속되어 제 2 동기신호 CK2에 동기하여 폐쇄상태가 된다.
또한, 제 1 스위치회로(16)는 일단이 홀 소자(11)의 제 2 외부단자와 접속되고 타단이 전압증폭기(12)의 정상(正相)단자와 접속되어 제 1 동기신호 CK1에 동기하여 폐쇄상태가 되는 제 5 스위치(23A)와, 일단이 홀 소자(11)의 제 1 외부단자와 접속되고 타단이 전압증폭기(12)의 정상입력단자와 접속되어 제 2 동기신호 CK2에 동기하여 폐쇄상태가 되는 제 6 스위치(23B)와, 일단이 홀 소자(11)의 제 4 외부단자와 접속되고 타단이 전압증폭기(12)의 역상입력단자와 접속되어 제 1 동기신호 CK1에 동기하여 폐쇄상태가 되는 제 7 스위치(24A)와, 일단이 홀 소자(11)의 제 3 외부단자와 접속되고 타단이 전압증폭기(12)의 역상단자와 접속되어 제 2 동기신호 CK2에 동기하여 폐쇄상태가 되는 제 8 스위치(24B)를 갖고 있다.
슈미트트리거회로(13)는 트리거회로본체(13A)와, 일단이 커패시터로 이루어지는 제 2 기억소자(33)의 1전극과 접속되고 타단이 전압증폭기(12)의 역상출력단자와 접속되어 제 2 동기신호 CK2에 동기하여 폐쇄상태가 되는 제 1 스위치(31B)와, 일단이 제 2 기억소자(33)의 타전극과 접속되고 타단이 전압증폭기(12)의 역상출력단자와 접속되어 제 3 동기신호 CK3에 동기하여 폐쇄상태가 되는 제 2 스위치(31C)와, 일단이 제 2 기억소자(33)의 타전극과 접속되고 타단이 제 2 스위치회로(14)와 접속되어 제 2 동기신호 CK2에 동기하여 폐쇄상태가 되는 제 3 스위치(32B)와, 일단이 제 2 기억소자(33)의 1전극과 접속되고 타단이 제 2 스위치회로(14)와 접속되어 제 3 동기신호 CK3에 동기하여 폐쇄상태가 되는 제 4스위치(32C)와, 일단이 제 2 기억소자(33)의 타전극과 접속되고 타단이 제 1 MOS 스위치(36)와 접속되어 제 1 동기신호 CK1에 동기하여 폐쇄상태가 되는 제 5 스위치(34A)와, 일단이 제 2 기억소자(33)의 1전극과 접속되고 타단이 히스테리시스값(설정자계)의 설정용 전압원(38)과 접속되어 제 1 동기신호 CK1에 동기하여 폐쇄상태가 되는 제 6 스위치(35A)를 갖고 있다.
또한, 슈미트트리거회로(13)는 일단이 제 1 MOS 스위치(36)의 제 5 스위치(34A)측의 단자와 접속되고 타단이 설정용 전압원(38)과 접속된 제 2 MOS 스위치(37)와, 입력단자가 로직래치회로(15)의 출력단자와 접속되고 출력단자가 제 1 MOS 스위치(36)의 PMOS의 게이트전극과 접속되면서 제 2 MOS 스위치(37)의 NMOS의 게이트전극과 접속된 제 1 인버터(39)를 갖고 있다.
또, 제 1 MOS 스위치(36)의 NMOS의 게이트전극 및 제 2 MOS 스위치(37)의 PMOS의 게이트전극은 로직래치회로(15)의 출력단자와 접속되어 있다.
제 2 스위치회로(14)는 일단이 제 1 기억소자(17)와 접속되고 타단이 트리거회로본체(13A)의 정상입력단자와 접속되어 제 2 동기신호 CK2에 동기하여 폐쇄상태가 되는 제 1 스위치(41B)와, 일단이 제 1 기억소자(17)와 접속되고 타단이 트리거회로본체(13A)의 역상입력단자와 접속되어 제 3 동기신호 CK3에 동기하여 폐쇄상태가 되는 제 2 스위치(41C)와, 일단이 슈미트트리거회로(13)의 제 3 스위치(32B)와 접속되고 타단이 트리거회로본체(13A)의 역상입력단자와 접속되어 제 2 동기신호 CK2에 동기하여 폐쇄상태가 되는 제 3 스위치(42B)와, 일단이 슈미트트리거회로 (13)의 제 3 스위치(32B)와 접속되고 타단이 트리거회로본체(13A)의 정상입력단자와 접속되어 제 3 동기신호 CK3에 동기하여 폐쇄상태가 되는 제 4 스위치(42C)로 구성되어 있다.
로직래치회로(15)는 입력단자가 트리거회로본체(13A)의 출력단자와 접속되어 클록단자에 제 2 동기신호 CK2를 수신하는 제 1 플립플롭(51)과, 한쪽 입력단자에 트리거회로본체(13A)로부터의 출력신호를 수신하고 다른 쪽 입력단자에 제 1 플립플롭(51)으로부터의 출력신호를 수신하는 2 입력 NOR 게이트(52)와, 입력단자가 2 입력 NOR 게이트(52)로부터의 출력신호를 수신하고 클록단자에 제 3 동기신호 CK3을 수신하는 제 2 플립플롭(53)으로 구성되어 있다.
로직래치회로(15) 후단에는 제 2 플립플롭(53)의 출력신호를 수신하는 출력버퍼로서의 제 2 인버터(19)가 접속되어 있다.
이하, 상기와 같이 구성된 자계 센서의 동작을 설명한다.
우선, 도 6에 나타내는 제 1 동기신호 CK1이 온상태이면서 제 2 동기신호 CK2 및 제 3 동기신호 CK3이 오프상태인 제 1 위상에서, 제 1 스위치회로(16)에서 제 1 스위치(21A), 제 3 스위치(22A), 제 5 스위치(23A) 및 제 7 스위치(24A)가 폐쇄되고, 제 2 스위치(21B), 제 4 스위치(22B), 제 6 스위치(23B) 및 제 8 스위치(24B)가 개방됨으로써, 홀 소자(11)의 제 2 외부단자 및 제 4 외부단자로부터의 출력전압이 전압증폭기(12)에 입력된다. 이 때의 전압증폭기(12)로부터의 출력전압을 제 1 증폭전압 VH1로 한다. 제 1 위상에서, 제 3 스위치회로(18)는 폐쇄되어 있기 때문에 제 1 증폭전압 VH1은 제 1 기억소자(17)에 유지된다.
이 때, 슈미트트리거회로(13)에서, 외부자계와 대응하는 히스테리시스값이설정용 전압원(38)에 의해 결정된다. 이 결정된 히스테리시스값이 제 5 스위치(34A) 및 제 6 스위치(35A)를 통해, 또한 제 1 MOS 스위치(36) 또는 제 2 MOS 스위치(37)를 통해 제 2 기억소자(33)에 도입된다.
이어서, 도 6에 나타내는 제 2 동기신호 CK2가 온상태이면서 제 1 동기신호 CK1 및 제 3 동기신호 CK3이 오프상태인 제 2 위상으로 천이하면, 제 1 스위치회로(16)에서 제 1 스위치(21A), 제 3 스위치(22A), 제 5 스위치(23A) 및 제 7 스위치(24A)가 개방되고, 제 2 스위치(21B), 제 4 스위치(22B), 제 6 스위치(23B) 및 제 8 스위치(24B)가 폐쇄됨으로써, 제 1 위상의 경우와는 반대로, 홀 소자(11)의 제 1 외부단자 및 제 3 외부단자로부터의 출력전압이 전압증폭기(12)에 입력된다. 이 때문에, 전압증폭기로부터의 제 2 증폭전압 VH2는 제 1 위상의 경우의 제 1 증폭전압 VH1과는 극성이 역인 전압으로 되어 있다. 또한, 이 경우에는, 제 3 스위치회로(18)가 개방되기 때문에 제 1 위상에서 제 1 기억소자(17)에 유지된 제 1 증폭신호 VH1과, 제 2 위상에서의 제 2 증폭전압 VH2와의 합 VH를 얻을 수 있다. 증폭전압의 합 VH는 상술한 바와 같이, 입력오프셋 신호성분을 포함하지 않는 고정밀한 자계검출값이다.
계속해서, 출력전압의 합 VH는 제 2 스위치회로(14)를 통해 슈미트트리거회로(13)에 도입된다. 이 때, 제 2 스위치회로(14)에서 제 1 스위치(41B) 및 제 3 스위치(42B)가 폐쇄되고, 제 2 스위치(41C) 및 제 4 스위치(42C)가 개방되어 있다. 이 때문에, 전압증폭기(12)와 트리거회로본체(13A)와의 극성은 일치하고 있다.
또, 슈미트트리거회로(13)에서 제 1 스위치(31B) 및 제 3 스위치(32B)가 폐쇄되고, 제 2 스위치(31C), 제 4 스위치(32C), 제 5 스위치(34A) 및 제 6 스위치(35A)가 개방되어 있다. 여기서, 트리거회로본체(13A)는 N 극성 또는 S 극성 중 어느 하나를 대상으로 하여, 검출자계의 강도와 대응하는 출력전압의 합 VH를 설정자계의 강도보다도 큰지의 여부를 나타내는 출력값으로서 로직래치회로(15)에 출력한다. 이 때, 슈미트트리거회로(13)에는 제 2 기억소자(33)에 유지된 설정자계와 대응하는 전압값도 입력된다.
계속해서, 트리거회로본체(13A)로부터의 출력신호는 로직래치회로(15)의 제 1 플립플롭(51)에 입력된다. 제 2 위상의 종료시에는 제 1 플립플롭(51)에서 래치되는 동시에, 2 입력 NOR 게이트(52)에도 입력된다.
다음에, 도 6에 나타내는 제 3 동기신호 CK3이 온상태이면서 제 1 동기신호 CK1 및 제 2 동기신호 CK2가 오프상태인 제 3 위상으로 천이하면, 제 2 스위치회로(14)에서 제 1 스위치(41B) 및 제 3 스위치(42B)가 개방되고, 제 2 스위치(41C) 및 제 4 스위치(42C)가 폐쇄된다. 이로 인해, 제 2 위상의 경우와는 반대로, 제 1 위상과 제 2 위상에서의 전압증폭기(12)로부터의 출력전압의 합 VH가 역인 극성이 되어 슈미트트리거회로(13)에 입력된다. 이 때문에, 검출자계의 극성은 제 2 위상의 경우와 역인 극성이 된다.
또한, 슈미트트리거회로(13)에서는 제 2 스위치(31C) 및 제 4 스위치(32C)가 폐쇄되고, 제 1 스위치(31B), 제 3 스위치(32B), 제 5 스위치(34A) 및 제 6 스위치(35A)가 개방되어 있다. 이로 인해, 제 2 기억소자(33)에 유지된 설정자계값의 극성도 반전되기 때문에 제 2 위상과 역인 극성을 갖는 설정자계와의 비교가 가능하게 되어 제 2 위상과 역인 극성을 갖는 검출자계의 강도를 나타내는 출력값을 얻을 수 있다. 이 출력값은 2 입력 NOR 게이트(52)의 입력단자 중 제 1 플립플롭(51)이 접속되어 있지 않은 입력단자에 입력된다. 2입력 NOR 게이트(52)에서, 제 2 위상 및 제 3 위상에서의 슈미트트리거회로(13)의 출력값, 즉 검출자계가 N 극성 및 S 극성의 각 극성에서 설정자계보다도 큰지의 여부를 나타내는 2개의 출력값으로부터 연산되는 출력값을 얻는다.
계속해서, 2 입력 NOR 게이트(52)로부터의 출력값은 제 3 위상의 종료시에 제 2 플립플롭(53)에 의해 래치되어 자계의 극성에 관계없이 검출자계의 강도가 설정자계보다도 큰지의 여부를 나타내는 2진값의 출력값을 얻을 수 있다.
또, 제 1 실시예에서도 슈미트트리거회로(13)에 제 2 실시예에 관한 슈미트트리거회로(13)의 회로구성을 적용하여도 되고, 또, 스위치회로(14)에 제 2 실시예에 관한 제 2 스위치회로(14)의 회로구성을 적용하여도 되며, 또, 로직래치회로 (15)에 제 2 실시예에 관한 로직래치회로(15)의 회로구성을 적용하여도 된다.
본 발명에 관한 자계 센서에 의하면, 하나의 전압비교기에서 자계의 극성에 관계없이 양극성에 대응할 수 있어, 자계강도의 검출을 간단한 구성이면서 소비전류를 저감할 수 있다.
Claims (5)
- 홀 소자와,상기 홀 소자의 출력전압을 증폭하여 증폭신호를 출력하는 전압증폭기와,상기 증폭신호를 수신하는 전압비교회로와,상기 전압증폭기와 상기 전압비교회로와의 사이에 설치되어 상기 증폭신호의 극성을 반전하는 스위치회로와,상기 전압비교회로로부터의 출력신호를 유지하는 래치회로를 구비하며,상기 전압비교회로는 자계를 검출하는 트리거가 되는 제 1 동기신호와 그 제 1 동기신호에 이어지는 제 2 동기신호에 의해 자계강도의 기준값을 결정하는 히스테리시스 전압의 극성을 반전하는 것을 특징으로 하는 자계 센서.
- 제 1항에 있어서,상기 래치회로는 제 1 플립플롭회로 및 제 2 플립플롭회로를 갖고 있고, 상기 제 1 동기신호 및 제 2 동기신호에 의해 각각 입력된 2진값을 도입하며, 도입된 2진값에 대하여 행한 연산결과를 상기 제 2 동기신호에 의해 유지하여 출력값으로 하는 것을 특징으로 하는 자계 센서.
- 2세트의 외부단자를 갖는 홀 소자와,상기 2세트의 외부단자와 접속되어 그 2세트의 외부단자 중 1세트를 출력단자로서 선택하는 제 1 스위치회로와,상기 제 1 스위치회로를 통해 입력되는 상기 홀 소자의 출력전압을 증폭하여 증폭신호를 출력하는 전압증폭기와,상기 증폭신호를 기억하는 기억소자와,상기 전압증폭기와 상기 기억소자와의 사이에 설치되어 상기 기억소자로의 입출력을 개폐하는 제 2 스위치회로와,상기 증폭신호를 수신하는 전압비교회로와,상기 전압증폭기와 상기 전압비교회로와의 사이에 설치되어 상기 증폭신호의 극성을 반전하는 제 3 스위치회로와,상기 전압비교회로로부터의 출력신호를 유지하는 래치회로를 구비하며,자계를 검출하는 트리거가 되는 제 1 동기신호에 의해,상기 제 1 스위치회로는 상기 홀 소자의 2세트의 외부단자 중 한쪽을 입력단자로 하면서 다른 쪽을 출력단자로 하여 상기 제 2 스위치회로는 폐쇄되고,상기 제 1 동기신호에 이어지는 제 2 동기신호에 의해,상기 제 1 스위치회로는 상기 홀 소자의 2세트의 외부단자 중 상기 한쪽을 출력단자로 하면서 상기 다른 쪽을 입력단자로 하여 상기 제 2 스위치회로가 개방됨으로써, 상기 기억소자에 기억되어 있던 상기 증폭신호로 이루어지는 제 1 증폭신호와 상기 전압증폭기로부터의 제 2 증폭신호와의 합이 상기 전압비교회로에 입력되고,상기 제 2 동기신호에 이어지는 제 3 동기신호에 의해,상기 제 3 스위치회로는 상기 제 1 증폭신호와 상기 제 2 증폭신호와의 합의 극성을 반전하고,상기 전압비교회로는 상기 제 2 동기신호와 상기 제 3 동기신호를 트리거로 하여 자계강도의 기준값을 결정하는 히스테리시스 전압의 극성을 반전하는 것을 특징으로 하는 자계 센서.
- 제 3항에 있어서,상기 래치회로는 제 1 플립플롭회로 및 제 2 플립플롭회로를 갖고 있고, 상기 제 2 동기신호 및 제 3 동기신호에 의해 각각 입력되는 2진값을 도입하고, 도입된 2진값에 대하여 행한 연산결과를 상기 제 3 동기신호에 의해 유지하여 출력값으로 하는 것을 특징으로 하는 자계 센서.
- 제 3항에 있어서,상기 기억소자는 커패시터를 갖고 있는 것을 특징으로 하는 자계 센서.
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