KR20030006984A - 역레벨 시프트회로 및 파워용 반도체장치 - Google Patents

Abstract

Pch-DMOS 트랜지스터를 사용하지 않고, 또한, 레벨 시프트회로와 동일 반도체기판 상에 구성함으로써 저비용으로 신뢰성이 우수한 역레벨 시프트회로를 제공한다. 하이사이드의 입력전압신호 VIN을, 전압-전류 변환회로 CV1 및 전류원 CS1에서 전류신호로 변환한다. 그 전류신호를, 게이트 접지구성의 Nch-DMOS 트랜지스터 ND1을 고내압 저항으로서 사용하여 로우사이드에 전달한다. 로우사이드에서는, 전류원 CS2 및 전류-전압 변환회로 CV2에서 전류신호를 전압신호로 변환한다. 이것에 의해, 전위 HGND를 기준전위로 하는 신호 VIN의 신호변화를, 전위 GND를 기준전위로 하는 신호 VOUT의 신호변화로서 출력할 수 있다. 따라서, Pch-DM0S 트랜지스터를 사용하지 않고, 또한, 저비용으로 신뢰성이 우수한 역레벨 시프트회로를 실현할 수 있다.

Description

역레벨 시프트회로 및 파워용 반도체장치{REVERSE LEVEL SHIFT CIRCUIT AND POWER SEMICONDUCTOR DEVICE}

본 발명은, 파워용 반도체장치 내부에 채용되는, 고압측의 전압신호를 저압측의 전압신호로 변환하는 역레벨 시프트회로에 관한 것이다.

예를 들면, 인버터나 그것의 구동회로, 보호회로 등을 한 개의 칩에 넣은 HVIC(High Voltage Integrated Circuit)에 있어서는, 일반적으로, 전압신호를 검출하는 검출회로가 설치된다. 이 검출회로는, 각 상의 하프브리지의 고압측 및 저압측의 각 스위칭소자에 이상한 전압상승이 생기고 있지 않은지 어떤지를 검출한다.

도 6은, 단상 하프브리지의 고압측 스위칭소자에 이상한 전압상승이 생기고 있지 않은지 어떤지를 검출하는 회로를 포함하는 파워용 반도체장치의 구성예를 나타낸 도면이다. 이 회로에서는, 예를 들면 IGBT(Insulated Gate Bipolar Transistor) 등의 스위칭소자 SW1, SW2가 직접 접속되고, 각각에 귀환 다이오드(Free Wheel Diode) D1, D2가 역병렬 접속되어 있다. 그리고, 이들이 1상분의 하프브리지를 구성하고 있다. 그리고, 고압측 스위칭소자 SW1이 멀티에미터가 되고 있고, 그중에서 한 개의 출력단에 분로(shunt)저항 SH의 일단이 접속되어 있다. 이 분로저항 SH에서의 전압강하의 값을 감시함으로써, 스위칭소자에 이상한 전압상승이 생기고 있지 않은지 어떤지를 검출할 수 있다. 이때, 분로저항 SH의 타단은, 스위칭소자 SW1, SW2의 접속점 MP에 접속된다.

분로저항 SH에서의 전압강하의 출력신호는, 예를 들면 AD(Analog→Digital)변환회로 AD를 거쳐 디지탈 신호로 변환된 후, 역레벨 시프트회로 IS에 입력된다. 여기서, 역레벨 시프트회로 IS란, 분로저항 SH에서의 전압강하의 신호변화(=VIN-HGND)를, 그 기준전위를 접속점 MP의 전위 HGND로부터 다른 회로의 기준전위인 접지전위 GND로 하강시키면서 전달하는 기능을 갖는 회로이다.

접속점 MP의 전위 HGND는 고전위이고, 또한, 부유상태에 있다. 따라서, 출력신호의 검출을 행하기 위해서는, 기준전위를 접지전위 GND로 하강시키는 쪽이 바람직하다. 특히, 3상회로 등 다상의 경우, HVIC 내의 한개의 마이크로프로세서가 각 상의 출력신호를 검출하여 이상인지 아닌지의 판단을 행하기(예를 들면 분로저항에서의 전압상승이 2상분 있으면 이상으로 판단한다) 때문에, 출력신호의 기준전위가 접지전위 GND에 맞추어져 있을 필요가 있다. 역레벨 시프트회로 IS는, 이 이유에 때문에 설치되어 있다.

그리고, 역레벨 시프트회로 IS의 출력신호(=VOUT-GND)는, 상기한 마이크로프로세서에 해당하는 이상검출/정지신호 출력회로 DT에 입력된다. 이상검출/정지신호 출력회로 DT에서는, 각 상의 분로저항 SH에 있어서 전압강하에 이상이 보이는지 아닌지가 검출되어, 이상이 있으면 스위칭소자 SW1의 동작을 정지시키는 정지신호 Sc가 출력된다.

정지신호 Sc는, 레벨 시프트회로 LS 및 출력회로 OU를 거쳐 스위칭소자 SW1의 제어전극에 주어진다. 레벨 시프트회로 LS는, 정지신호 Sc를, 그것의 기준전위를 접지전위 GND로부터 접속점 MP의 전위 HGND로 상승시키면서 전달하는 기능을 갖는다. 또한, 출력회로 OU는, 레벨 시프트회로 LS의 출력을 증폭하는 기능을 갖는다.

이때, 상기한 내용에 있어서, 분로저항 SH의 전압강하의 출력신호를 AD 변환회로 AD에 의해 디지털 신호로 변환하는 것은 필수적인 것은 아니다. 예를 들면, 역레벨 시프트회로 IS나 이상검출/정지신호 출력회로 DT가 아날로그 입력의 신호를 처리가능한 것이라면, AD 변환회로 AD를 생략하고, 전압강하의 신호변화를 그대로 역레벨 시프트회로 IS에 입력하면 된다.

도 7은, 역레벨 시프트회로 IS의 종래의 구성예를 나타낸 도면이다. 이 역레벨 시프트회로 IS4에 있어서는, 비교기 등으로 구성되는 하이사이드 신호검출회로 HD가, 입력신호 VIN을 받아, 소정의 값보다도 분로저항 SH의 전압강하의 값이 큰지 아닌지를 판단한다. 그리고, 큰 경우에는, 하이사이드 신호검출회로 HD는 출력을 액티브화한다.

하이사이드 신호검출회로 HD의 출력은, 인버터 IV6을 통해 Pch-DMOS(P­ channel Double diffusion Metal Oxide Semiconductor) 트랜지스터 PD1의 게이트전극에 주어진다. Pch-DMOS 트랜지스터 PD1은, 하이사이드 신호검출회로 HD의 출력이 액티브화되었을 때에 온되어, 그것의 소스·드레인 사이에 전류를 흘린다. 이때, 이들 하이사이드측의 각 회로는, 전원 V1에 의해 전위 HGND로부터 생성된 보다 고전위의 전위 HVCC에 의해 구동된다.

Pch-DMOS 트랜지스터 PD1은 고내압으로, 수백 V 레벨의 내압성능을 갖는다. 따라서, 고전위인 전위 HVCC와 저전위인 접지전위 GND 사이에 신호의 역레벨 시프트를 행하기 위한 고내압 저항으로서 기능한다. 그리고, Pch-DMOS 트랜지스터 PD1에 흐르는 전류가 로우사이드측의 저항 R5에 흘러, 저항 R5에서 전압신호로 변환된다. 그리고, 저항 R5에서의 전압강하가, 인버터 IV7과 앰프 등으로 구성되는 출력회로 OT를 거쳐 출력신호 VOUT로서 출력된다. 이때, 로우사이드측의 각 회로는, 전원 V2에 의해 접지전위 GND에서 생성된 보다 고전위의 전위 VCC에 의해 구동된다.

그런데, 상기한 것과 같이, 이 역레벨 시프트회로 IS4에서는, Pch-DMOS 트랜지스터 PD1이 채용되어 있다. 소스·게이트 사이의 전압제어의 관점에서, 일반적으로, 역레벨 시프트회로에서는 Pch의 트랜지스터가, 레벨 시프트회로에서는 Nch의 트랜지스터가 채용된다. 이 때문에, 예를 들면 레벨 시프트회로와 역레벨 시프트회로를 혼재시키는 경우 등은, HVIC 내부에 Nch, Pch 양쪽의 DM0S 트랜지스터를 형성해야 한다.

그런데, DMOS 트랜지스터의 제조에 있어서는, 양 트랜지스터의 경계값 등의 특성을 각각의 원하는 값으로 조정하면서, 한개의 HVIC 내에 Nch, Pch의 양쪽을 형성하는 것이 어렵다. 특히, Pch-DMOS 트랜지스터를 Nch-DMOS 트랜지스터가 존재하는 기판 내에 만들어 넣는 것은 곤란이다. 따라서, Pch-DMOS 트랜지스터를 사용하지 않고 역레벨 시프트회로를 구성하는 것이 요구된다.

이때, DMOS 트랜지스터를 사용하지 않고 포토 커플러를 사용하여 역레벨 시프트회로를 구성하는 것도 생각할 수 있다. 그러나, 포토 커플러는 부품개수가 많아져, 그 때문에 고비용화에 결부되기 쉽고, 또한, 고온에서는 신뢰성이 우수하지 않다. 따라서, 세트 전체로 생각한 경우, 전기적으로 동작을 하는 트랜지스터를 사용한 구성으로 하는 것이 필요하다.

따라서, 본 발명의 과제는, Pch-DMOS 트랜지스터를 사용하지 않고, 또한, 드라이버 IC(레벨 시프트회로를 포함한 HVIC)에 내장시키는 것으로 저비용으로 신뢰성이 우수한 역레벨 시프트회로를 제공하는 것에 있다.

도 1은 실시예 1에 관한 역레벨 시프트회로를 나타낸 도면이다.

도 2는 실시예 1에 관한 역레벨 시프트회로의 보다 상세한 구성예를 나타낸 도면이다.

도 3은 실시예 1에 관한 역레벨 시프트회로의 보다 상세한 구성예를 나타낸 도면이다.

도 4는 실시예 2에 관한 역레벨 시프트회로를 나타낸 도면이다.

도 5는 실시예 3에 관한 역레벨 시프트회로를 나타낸 도면이다.

도 6은 역레벨 시프트회로를 포함하는 파워용 반도체장치를 나타낸 도면이다.

도 7은 종래의 역레벨 시프트회로를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

ND1: Nch-DMOS 트랜지스터CV1: 전압-전류 변환회로

CV2: 전류-전압 변환회로CS1, CS2: 전류원

BI: DC 전압 바이어스수단V1, V2: 전원

IN: 적분회로FF1, FF2: RS 플립플롭

제 1 국면에 따른 발명은, 제 1 전위를 기준전위로 하는 입력전압신호를, 상기 제 1 전위보다도 낮은 제 2 전위를 기준전위로 하는 출력전압신호로 변환하여 출력하는 역레벨 시프트회로에 있어서, 상기 제 1 전위에 근거하여 동작하여, 상기 입력전압신호를, 그 값에 따른 전류신호로 변환하여 출력하는 전압-전류 변환부와, 부하를 거쳐 상기 제 2 전위가 주어지는 소스, 상기 전압-전류 변환부가 출력하는 전류신호에 따르는 드레인 및 일정전위가 주어지는 게이트를 갖는 Nch-MOS 트랜지스터와, 상기 제 2 전위에 근거하여 동작하여, 상기 Nch-MOS 트랜지스터의 소스로부터 출력되는 전류를, 그 값에 따른 전압신호로 변환하여, 상기 출력전압신호로서 출력하는 전류-전압 변환부를 구비한 역레벨 시프트회로이다.

제 2 국면에 따른 발명은, 제 1 국면에 따른 역레벨 시프트회로에 있어서, 상기 제 1 전위에 근거하여 동작하여, 상기 전압-전류 변환부가 출력하는 상기 전류신호에 따른 전류를, 상기 Nch-MOS 트랜지스터의 드레인에 출력하는 제 1 전류원과, 상기 제 2 전위에 근거하여 동작하여, 상기 부하를 포함하고, 상기 Nch-MOS 트랜지스터의 소스로부터 출력되는 전류에 따른 전류신호를, 상기 전류-전압 변환부에 출력하는 제 2 전류원을 더 구비한 역레벨 시프트회로이다.

제 3 국면에 따른 발명은, 제 2 국면에 따른 역레벨 시프트회로에 있어서, 상기 전압-전류 변환부는, 상기 입력 전압신호가 인가되어, 상기 전류신호를 생성하는 제 1 저항을 포함하고, 상기 제 1 전류원은, 상기 전압-전류 변환부가 출력하는 상기 전류신호를 받아, 그것에 따른 전류를 출력하는 제 1 커런트미러회로를 포함하며, 상기 제 2 전류원은, 상기 Nch-MOS 트랜지스터의 소스로부터 출력되는 전류를 받아, 그것에 따른 전류신호를 출력하는, 상기 부하인 제 2 커런트미러회로를 포함하고, 상기 전류-전압변환부는, 상기 제 2 전류원이 출력하는 전류신호를 받아 상기 출력전압신호가 되는 전압강하를 생기게 하는 제 2 저항을 포함하는 역레벨 시프트회로이다.

제 4 국면에 따른 발명은, 제 3 국면에 따른 역레벨 시프트회로에 있어서, 상기 제 2 전류원은, 상기 제 2 전위보다 일정값만큼 높은 제 3 전위에 근거하여 동작하고, 상기 제 2 커런트미러회로에서 출력되는 전류신호를 받아, 그것에 따른 전류신호를 상기 전류-전압 변환부의 상기 제 2 저항의 일단에 출력하는 제 3 커런트미러회로를 더 포함하고, 상기 제 2 저항의 타단에는 상기 제 2 전위가 주어지는 역레벨 시프트회로이다.

제 5 국면에 따른 발명은, 제 1 국면에 따른 역레벨 시프트회로에 있어서,상기 입력전압신호는 PWM 신호이고, 상기 전류-전압 변환부가 출력하는 전압신호를 적분하여 상기 출력전압신호로서 출력하는 적분회로를 더 구비한 역레벨 시프트회로이다.

제 6 국면에 따른 발명은, 제 1 국면에 따른 역레벨 시프트회로에 있어서, 상기 입력전압신호에 근거하여, 상기 제 1 전위를 기준전위로 하는 다른 출력전압신호를 생성하여 출력하는 신호출력부를 더 구비한 역레벨 시프트회로이다.

제 7 국면에 따른 발명은, 제 1 국면에 따른 역레벨 시프트회로에 있어서, 상기 전류-전압 변환부로부터의 상기 출력전압신호의 변화에 따라, 상기 Nch-MOS 트랜지스터의 동작을 정지시키는 제어부를 더 구비한 역레벨 시프트회로이다.

제 8 국면에 따른 발명은, 제 1 국면 내지 제 7 국면 중 어느 하나에 따른 역레벨 시프트회로와, 직렬접속된 고압측 및 저압측의 스위칭소자와, 상기 역레벨 시프트회로의 상기 출력전압신호를 받아, 상기 고압측의 스위칭소자의 동작을 정지시키는 정지신호를 출력가능한 정지신호 출력회로를 구비하고, 상기 고압측의 스위칭소자의 출력전압이 상기 역레벨 시프트회로에의 상기 입력전압신호로 되는 파워용 반도체장치이다.

(실시예)

<실시예 1>

본 실시예는, 하이사이드의 입력전압신호를 전류신호로 변환하고, 그 전류신호를, 게이트 접지 구성의 Nch-DMOS 트랜지스터를 고내압 저항으로서 사용하여 로우사이드로 전달하여, 출력전압신호로 변환하는 역레벨 시프트회로를 실현한 것이다. 이것에 의해, Pch-DMOS 트랜지스터를 사용하지 않고, 또한, 저비용으로 신뢰성이 우수한 역레벨 시프트회로를 실현할 수 있다.

도 1은, 본 실시예에 관한 역레벨 시프트회로 IS1의 구성을 나타낸 도면이다. 이 역레벨 시프트회로 IS1은, 도 6의 접속점 MP의 전위 HGND와 같이 고전위를 기준전위로 하는 입력전압신호 VIN을, 도 6의 접지전위 GND와 같이 저전위를 기준전위로 하는 출력전압신호 VOUT로 변환하여 출력한다.

도 1에 나타낸 것과 같이, 이 역레벨 시프트회로 IS1은, 하이사이드측의 회로로서, 입력전압신호 VIN을, 그 값에 따른 전류신호로 변환하여 출력하는 전압-전류 변환회로 CV1와, 전압-전류 변환회로 CV1이 출력하는 전류신호에 따른 전류를 출력하는 전류원 CS1을 구비하고 있다.

이때, 전압-전류 변환회로 CV1 및 전류원 CS1은 어느 것도, 전위 HGND와 전원 V1에 의해 전위 HGND에서 생성된 보다 고전위의 전위 HVCC에 근거하여 동작한다.

그리고, 역레벨 시프트회로 IS1에는 Nch-DMOS 트랜지스터 ND1이 설치되어 있다. Nch-DMOS 트랜지스터 ND1의 드레인에는, 전류원 CS1에서 출력되는 전류가 주어진다. 또한, 그것의 게이트에는, DC 전압 바이어스 수단 BI에 의해 접지전위 GND에서 생성된 일정전위가 주어진다.

더구나, 이 역레벨 시프트회로 IS1은, 로우사이드측의 회로로서, Nch-DMOS 트랜지스터 ND1의 소스에서 출력되는 전류신호에 따른 전류를 출력하는 전류원 CS2와, 전류원 CS2으로부터 출력되는 전류를, 그 값에 따른 전압신호에 변환하여 출력하는 전류-전압 변환회로 CV2를 구비하고 있다.

이때, 전류-전압 변환회로 CV2 및 전류원 CS2는 어느 것도, 접지전위 GND와 전원 V2에 의해 접지전위 GND에서 생성된 보다 고전위의 전위 VCC에 근거하여 동작한다.

또한, 전류원 CS2는, Nch-DMOS 트랜지스터 ND1의 소스에 접속된 부하로서 기능한다.

다음에, 이 역레벨 시프트회로 IS1의 동작에 관해 설명한다. 입력전압신호 VIN(2치의 펄스열인 디지탈 신호, 또는, 연속하여 변화되는 아날로그 신호, 어느 것이라도 된다)은 전압-전류 변환회로 CV1에 있어서 전류신호로 변환되어, 전류원 CS1을 통해 Nch-DMOS 트랜지스터 ND1에 주어진다.

Nch-DMOS 트랜지스터 ND1은 고내압으로, 수백 V 레벨의 내압성능을 갖는다. 따라서, 고전위인 전위 HVCC와 저전위인 접지전위 GND 사이에서 신호의 역레벨 시프트를 행하기 위한 고내압 저항으로서 기능한다.

여기서, Nch-DMOS 트랜지스터 ND1의 게이트에는 일정전위가 주어지고, 드레인에는 전류원 CS1으로부터 변화하는 전류신호가 주어진다. 그리고, 소스에는 전류원 CS2가 부하로서 접속되어 있다. 즉, Nch-DMOS 트랜지스터 ND1은 게이트 접지(Common Gate) 구성으로 되어 있다. 따라서, 드레인·소스 사이에서 전류이득은 1이 된다.

Nch-DMOS 트랜지스터 ND1의 소스에서 출력되는 전류신호는, 전류원 CS1을 통해 전류-전압 변환회로 CV2에 주어진다. 그리고, 전류신호의 값에 따른 전압신호로 변환되어, 출력전압신호 VOUT으로서 출력된다.

이와 같이, Nch-DMOS 트랜지스터 ND1을 게이트 접지의 구성으로 사용하기 때문에, 드레인·소스 사이에서 전류이득을 1로 할 수 있다. 그 결과, 하이사이드인 전압-전류 변환회로 CV1에서 출력되는 전류신호를 그대로, 로우사이드인 전류-전압 변환회로 CV2로 전할 수 있다. 따라서, Pch-DMOS를 사용하지 않고 역레벨 시프트회로를 구성할 수 있다. 그 때문에, 한개의 HVIC 내에 레벨 시프트회로와 역레벨 시프트회로를 혼재시키는 경우라도, Nch, Pch 양쪽의 트랜지스터를 형성할 필요가 없고, 용이하게 HVIC를 제조할 수 있다.

또한, 이 역레벨 시프트회로 IS1에서는, 전압-전류 변환회로 CV1와 전류-전압 변환회로 CV2를 직접, Nch-DMOS 트랜지스터 ND1에 접속하지 않고, 그 사이에 전류원 CS1, CS2를 설치하고 있다. 따라서, 전압-전류 변환회로 CV1 및 전류-전압 변환회로 CV2를 직접, Nch-DMOS 트랜지스터 ND1에 접속한 경우에 비해, 전압-전류 변환회로 CV1의 출력 임피던스, 및, 전류-전압 변환회로 CV2의 입력 임피던스에 영향을 미치지 않도록 할 수 있다. 따라서, 입력전압신호 VIN의 변화를 충실히 반영한 출력전압신호 VOUT를 생성할 수 있다.

이때, 이 역레벨 시프트회로 IS1을 도 6의 파워용 반도체장치에 적용하면, 저비용으로 제조가능하며, 신뢰성이 우수한 파워용 반도체장치를 얻을 수 있다.

한편, 도 2 및 도 3은, 역레벨 시프트회로 IS1의 보다 상세한 구성예를 나타낸 도면이다. 이때, 이들 회로에 있어서는, 입력전압신호 VIN이 예를 들면 도 6의분로저항 SH의 전압강하의 값 그 자체, 즉 아날로그 신호인 경우를 상정하고 있다.

우선, 도 2의 역레벨 시프트회로 IS1a에서는, 전압-전류 변환회로 CV1이, 연산증폭기 OP1과 Nch-MOS 트랜지스터 N1과 저항 R1으로 구성되어 있다. 연산증폭기 OP1의 정 입력단에는 입력전압신호 VIN이 주어지고, 연산증폭기 OP1의 부 입력단에는, 저항 R1의 일단과 Nch-MOS 트랜지스터 N1의 소스가 공통으로 접속된다. 또한, 연산증폭기 OP1의 출력은 Nch-MOS 트랜지스터 N1의 게이트에 주어진다. 저항 Rl의 타단에는 전위 HGND가 주어진다.

이 저항 R1, 연산증폭기 OP1 및 Nch-MOS 트랜지스터 N1은, 소위 흡입형 정전류회로를 구성하고 있다. 흡입형 정전류회로에서는, 연산증폭기 OP1의 정 입력단에 입력되는 입력전압신호 VIN이, 이매지너리 쇼트(imaginary short)에 의해 저항 R1으로 인가되어, 입력전압신호 VIN의 변화가 저항 R1에 흐르는 전류신호로 변환된다. 이 전류신호의 값은 입력전압신호 VIN의 값에 비례한다. 그리고, Nch-MOS 트랜지스터 N1의 드레인으로부터 이 전류신호와 동일한 값의 전류를 인입한다. 즉, 흡입형 정전류회로는 전압-전류 변환회로로서 기능한다.

다음에, 전류원 CS1은, Pch-MOS 트랜지스터 P1, P2를 포함하는 커런트미러회로로 구성되어 있다. 이 커런트미러회로는, 전압-전류 변환회로 CV1이 출력하는 전류신호를 받아, 그것에 따른 같은 값의 전류를 출력한다.

이 커런트미러회로의 구체적 구성은 이하와 같다. Pch-MOS 트랜지스터 P1 및 P2의 소스에는 공통하여 전위 HVCC가 주어진다. 그리고, Pch-MOS 트랜지스터 P1의 게이트는 그것의 드레인에 접속된다. Pch-MOS 트랜지스터 P1의 드레인에는, 전압-전류 변환회로 CV1의 Nch-MOS 트랜지스터 N1의 드레인도 접속된다. Pch-MOS 트랜지스터 P2의 게이트는 Pch-MOS 트랜지스터 P1의 게이트에 접속된다. 그리고, Pch-MOS 트랜지스터 P2의 드레인이 Nch-DMOS 트랜지스터 ND1의 드레인에 접속되어, 전류신호를 전달한다.

다음에, Nch-DMOS 트랜지스터 ND1의 게이트에 일정전위를 제공하는 DC 전압 바이어스수단 BI는, 예를 들면 직류전압원 V3로 구성된다.

그리고, 전류원 CS2는, Nch-MOS 트랜지스터 N2, N3을 포함하는 커런트미러회로(게이트 접지 구성의 부하가 된다)와, Pch-M0S 트랜지스터 P3, P4를 포함하는 커런트미러회로로 구성되어 있다. 트랜지스터 N2, N3를 포함하는 커런트미러회로는, Nch-DMOS 트랜지스터 ND1이 출력하는 전류신호를 받아, 그것에 따른 같은 값의 전류를 출력한다. 그리고, 그것의 출력이 트랜지스터 P3, P4를 포함하는 커런트미러회로에 전달되고, 거기서 다시, 그것에 따른 같은 값의 전류가 출력된다.

트랜지스터 N2, N3를 포함하는 커런트미러회로의 구체적 구성은 이하와 같다. Nch-M0S 트랜지스터 N2 및 N3의 소스에는 공통하여 전위 GND가 주어진다. 그리고, Nch-MOS 트랜지스터 N2의 게이트는 그것의 드레인에 접속된다. Nch-MOS 트랜지스터 N2의 드레인에는, Nch-DMOS 트랜지스터 ND1의 소스도 접속된다. Nch-MOS 트랜지스터 N3의 게이트는 N h-MOS 트랜지스터 N2의 게이트에 접속된다.

한편, 트랜지스터 P3, P4를 포함하는 커런트미러회로의 구체적 구성은 이하와 같다. Pch-MOS 트랜지스터 P3 및 P4의 소스에는 공통하여 전위 VCC가 주어진다. 그리고, Pch-MOS 트랜지스터 P3의 게이트는 그것의 드레인에 접속된다. Pch-MOS 트랜지스터 P3의 드레인에는, Nch-MOS 트랜지스터 N3의 드레인도 접속된다. Pch-MOS 트랜지스터 P4의 게이트는 Pch-MOS 트랜지스터 P3의 게이트에 접속된다. 그리고, Pch-MOS 트랜지스터 P2의 드레인에서 출력되는 전류신호가, 전류-전압 변환회로 CV2에 주어진다.

그리고, 전류-전압 변환회로 CV2는 저항 R2로 구성되어 있다. 저항 R2에는, 전류원 CS2가 출력하는 전류신호가 주어져, 그것의 전압강하가 출력전압신호 V0UT로 된다.

이와 같이, 전압-전류 변환회로 CV1 및 전류-전압 변환회로 CV2가 저항을 포함하고, 전류원 CS1, CS2이 커런트미러회로를 포함하는 구성으로 하면, 트랜지스터 및 저항을 사용하고 역레벨 시프트회로를 용이하게 구성할 수 있다.

이때, 도 3의 회로 IS1b는, 도 2의 구성으로부터 트랜지스터 P3, P4를 포함하는 커런트미러회로를 생략하고, 저항 R2의 일단에 트랜지스터 N2, N3을 포함하는 커런트미러회로의 출력을 접속하며, 저항 R2의 타단에 전위 VCC를 제공하도록 구성한 변형예이다. 이러한 구성으로 하면, 출력전압신호 V0UT는 전위 VCC를 기준전위로 하는 신호가 되지만, 보다 적은 트랜지스터로 구성할 수 있다.

한편, 도 2의 구성의 경우에는, 트랜지스터수는 증가하지만, 접지전위 GND를 기준전위로 하는 출력전압신호를 얻을 수 있다.

이때, 상기한 설명에서는, Nch-DMOS 트랜지스터로 설명을 행하였지만, 그 외에도, 예를 들면 게이트 전극을 V자 홈 형태로 형성하는 VMOS 트랜지스터 등, 다른 고내압형 MOS 트랜지스터의 Nch 형을 채용하여도 된다.

또한, 도 2 및 도 3은, 입력전압신호 VIN이 아날로그 신호인 경우의 회로구성예이었지만, 예를 들면 입력전압신호 VIN이 디지탈 신호인 경우에는, 전압-전류 변환회로 CV1에 예를 들면 DA(Digital→Analog) 변환회로를 설치하여, 아날로그화된 전압신호를 저항 R1에 제공하도록 하여도 된다.

<실시예 2>

본 실시예는, 실시예 1에 관한 역레벨 시프트회로의 변형예로서, 입력전압신호 VIN이 PWM 신호인 경우를 상정하여, 전류-전압 변환회로 CV2가 출력하는 전압신호를 적분하여 출력전압신호 VOUT로서 출력하는 적분회로를 추가한 것이다.

입력전압신호 VIN으로서는, 도 6에 나타낸 것과 같이 AD 변환회로 AD가 출력하는 디지털 신호이거나, 실시예 1의 도 2 및 도 3의 회로의 설명에서 서술한 것과 같이 아날로그 신호의 여러가지 신호를 생각할 수 있다. 본 실시예에서는, 입력전압신호 VIN이, 펄스폭이 변조된 PWM(Pulse Width Modulation) 펄스신호인 경우를 생각한다.

예를 들면, 입력전압신호 VIN이 아날로그 신호인 경우, 실시예 1의 도 2 및 도 3의 회로를 사용하면, 입력전압신호 VIN의 신호변화를 어느 정도 충실하게 반영한 신호가 출력전압신호 VOUT로서 얻어진다.

그러나, 엄밀히 생각한 경우, 입력전압신호 VIN의 신호변화는, Nch-DMOS 트랜지스터 ND1의 채널길이 변조 효과의 영향을 받기 때문에, 그것의 신호변화가 정확히 출력전압신호 VOUT로 전해지지 않은 것도 생각할 수 있다.

한편, 입력전압신호 VIN이 PWM 신호이면 전압진폭은 일정하며, 그것의 펄스폭의 길고짧음이 다를 뿐이다. 따라서, 도 2 및 도 3의 회로에서 저항 R1에 흐르는 전류의 값은 일정하게 되며, 전류가 흐르는 시간이 펄스마다 다를 뿐이 된다. 이 경우, 전류는 일정값이기 때문에, Nch-DMOS 트랜지스터 ND1의 채널길이 변조 효과의 영향을 받기 어렵다.

그리고, 저항 R2에 있어서의 전압강하의 값도 일정값이 되며, 전압발생시간이 펄스마다 다를 뿐인 PWM 전압신호가 출력된다. 따라서, 저항 R2에 있어서의 전압강하를 시간적으로 적분하는 적분회로를 추가하면, 적분회로가 출력하는 전압파형은, PWM 신호의 변조 이전의 신호변화를 충실히 재현한 것으로 된다.

이때, PWM 신호에의 변조는, 예를 들면 도 6의 파워용 반도체장치의 경우라면, AD 변환회로 AD 대신에 공지의 PWM 변조회로를 채용하면 용이하게 행할 수 있다.

도 4는, 본 실시예에 관한 역레벨 시프트회로 IS2를 나타낸 도면이다. 이때, 도 4에서는, 실시예 1에 관한 역레벨 시프트회로 IS1와 동일한 기능을 갖는 요소에 대해서는 동일부호를 붙이고 있다. 도 4에 나타낸 것과 같이, 이 역레벨 시프트회로 IS2는, 실시예 1에 관한 역레벨 시프트회로 IS1의 구성에 적분회로 IN이 추가되었을 뿐이다. 이때, 적분회로 IN에는, 공지의 CR 회로나 연산증폭기를 사용한 회로를 채용하면 된다.

그 밖의 구성은 실시예 1에 관한 역레벨 시프트회로와 동일하기 때문에, 설명을 생략한다.

<실시예 3>

본 실시예는, 실시예 1에 관한 역레벨 시프트회로의 변형예로서, 하이사이드의 전위 HGND를 기준전위로 하는 다른 출력전압신호도 출력가능한 신호출력부를 설치하고, 더구나, 전류-전압 변환회로 CV2로부터의 출력전압신호의 변화에 따라서, Nch-DMOS 트랜지스터 ND1의 동작을 정지시키도록 한 것이다.

예를 들면 도 6의 파워용 반도체장치에 있어서, 하이사이드의 전위 HGND를 기준전위로서 동작하는, 이상검출/정지신호 출력회로 DT와 동일한 회로가 별도로 설치되어 있는 경우, 역레벨 시프트회로 IS에 있어서 전위 HGND를 기준전위로 하는 새로운 출력신호를 생성하고, 그 회로에 제어신호로서 제공하여, 그 회로에 고압측 스위칭소자 SW1의 제어를 행하게 하도록 하여도 된다. 그리고, 이상검출/정지신호 출력회로 DT의 정지신호 Sc에 관해서는 예를 들면, 레벨 시프트회로 LS를 개재하지 않고 저압측 스위칭소자 SW2의 제어전극에 입력하도록 하여도 된다. 이 경우, 역레벨 시프트회로 IS에서, 하이사이드의 전위 HGND를 기준전위로 하는 새로운 출력전압신호를, 고압측의 정지신호로서 생성할 필요가 있다.

또한, 실시예 1에 관한 역레벨 시프트회로에 있어서는, 입력전압신호 VIN이 입력되는 한, Nch-DMOS 트랜지스터 ND1은 전류를 계속 흘린다. 그러나, 도 6의 파워용 반도체장치의 경우와 마찬가지로, 이상이 검출가능하기만 하면, 그 후는 Nch-DMOS 트랜지스터 ND1에 전류가 흐르지 않더라도 되는 경우를 생각할 수 있다. 이 경우는, 출력전압신호 VOUT에 변화가 있은 다음에, Nch-DMOS 트랜지스터 ND1에 흐르는 전류를 정지시키는 제어부를 설치하면, 소비전력의 저감을 도모할 수 있다.

본 실시예는, 상기한 것과 같은 요청에 부합하는 역레벨 시프트회로를 실현하는 것이다.

도 5는, 본 실시예에 관한 역레벨 시프트회로 IS3를 나타낸 도면이다. 이때, 도 5에서는, 실시예 1에 관한 역레벨 시프트회로 IS1과 동일한 기능을 갖는 요소에 대해서는 동일부호를 붙이고 있다.

도 5에 나타낸 것과 같이, 이 역레벨 시프트회로 IS3에서는 하이사이드에 있어서, 전위 HVCC와 전위 HGND 사이에 직렬로 접속된 저항 R3, R4를 설치하고, 양 저항에 의해 분할된 전압값을 연산증폭기 OP1의 부 입력단에 입력하고 있다. 요컨대, 여기서는 연산증폭기 OP1를 비교기로서 사용하고, 저항 분할의 전압값과 입력전압신호 VIN을 비교하여, 입력전압신호 VIN 쪽이 크면 출력신호를 액티브화한다.

그리고, Nch-MOS 트랜지스터 N1에는 연산증폭기 0P1의 출력을, 인버터 IV1, IV2의 직렬접속된 것을 통해 전달한다. 이때, Nch-MOS 트랜지스터 N1은, 여기서는 스위치로서 기능한다.

이때, 본 실시예에 있어서는, 연산증폭기 OP1 및 Nch-MOS 트랜지스터 N1의 역할이 실시예 1과 다르기는 하지만, 전압-전류 변환회로 CV1의 기능은 실시예 1에 있어서와 마찬가지이다. 즉, 입력전압신호 VIN을 저항 R1에 있어서 전류신호로 변환하는 기능에 대해서는 변함은 없다.

인버터 IV1의 출력은, 인버터 IV3를 통해, 전위 HGND를 기준전위로 하는 RS 플립플롭 FF1의 세트입력단에 입력된다. 이 RS 플립플롭 FF1이, 본 실시예의 첫머리에서 서술한 신호출력부에 해당하며, 그것의 출력전압신호 HVOUT이, 전술한 다른 출력전압신호에 해당한다. 이때, 각 인버터 IV1∼IV3에 있어서의 지연량은, 원하는 동작에 알맞는 값이 되도록, 각각 설계된다. 또한, RS 플립플롭 FF1의 리셋트 입력단에는, 외부에서의 리셋트 신호 Sr1이 입력된다.

이와 같이, 신호출력부인 RS 플립플롭 FF1에 전위 HGND를 기준전위로 하는 출력전압신호 HVOUT를 생성하여 출력시키면, 전위 HGND를 기준전위로서 동작하는 회로에 대해, 출력전압신호 HVOUT를 제어신호로서 제공하는 것이 가능해진다.

또한, 이 역레벨 시프트회로 IS3에서는 로우사이드에 있어서, Nch-DMOS 트랜지스터 ND1의 게이트와 접지전위 GND 사이에, 스위치인 Nch-MOS 트랜지스터 N4를 설치하고 있다. 그리고, 그것의 게이트전압을 제어하는 것에 의해 Nch-DMOS 트랜지스터 ND1의 게이트에 접지전위 GND를 제공하여, Nch-DMOS 트랜지스터 ND1에 흐르는 전류가 정지하도록 하고 있다.

Nch-MOS 트랜지스터 N4의 게이트 전압에 관해서는, RS 플립플롭 FF2를 설치하여, 그것의 출력으로 제어한다. RS 플립플롭 FF2의 세트 입력단에는, 전류-전압 변환회로 CV2로부터의 출력전압신호가 입력된다. 또한, 리셋트 입력단에는, 외부에서의 리셋트 신호 Sr2가 입력된다.

이때, RS 플립플롭 FF2의 출력은 출력전압신호 VOUT가 되고, 또한, 인버터 IV4, IV5를 통해 Nch-MOS 트랜지스터 N4의 게이트에 주어진다. 각 인버터 IV4, IV5에 있어서의 지연량은, 원하는 동작에 알맞는 값이 되도록, 각각 설계된다.

이 Nch-MOS 트랜지스터 N4 및 RS 플립플롭 FF2가, 본 실시예의 첫머리에서서술한 제어부에 해당하고, 전류-전압 변환회로 CV2로부터의 출력전압신호의 변화에 근거하여, Nch-DM0S 트랜지스터 ND1의 동작을 정지시킨다. 따라서, 출력전압신호 VOUT가 변화한 후에, 제어부가 Nch-DMOS 트랜지스터 ND1에 흐르는 전류를 정지시킴으로써, 소비전력의 저감을 도모할 수 있다.

그 밖의 구성은 실시예 1에 관한 역레벨 시프트회로와 동일하기 때문에, 설명을 생략한다.

제 1 국면에 관한 발명에 따르면, 부하를 통해 제 2 전위가 주어지는 소스, 전압-전류 변환부가 출력하는 전류신호에 따르는 드레인 및 일정전위가 주어지는 게이트를 갖는 Nch-MOS 트랜지스터를 구비한다. 즉, Nch-MOS 트랜지스터를 게이트 접지의 구성으로 사용하고 있기 때문에, 드레인·소스 사이에서 전류이득을 1로 할 수 있어, 하이사이드인 전압-전류 변환부에서 출력되는 전류신호를 그대로, 로우사이드인 전류-전압 변환부로 전할 수 있다. 따라서, Pch-DMOS 트랜지스터를 사용하지 않고 역레벨 시프트회로를 구성할 수 있다. 그 때문에, 한개의 HVIC 내부에 레벨 시프트회로와 역레벨 시프트회로를 혼재시키는 경우라도, Nch, Pch 양쪽의 트랜지스터를 형성할 필요가 없어, 용이하게 HVIC를 제조할 수 있다.

제 2 국면에 관한 발명에 따르면, 제 1 및 제 2 전류원을 구비하고 있다. 따라서, 전압-전류 변환부 및 전류-전압 변환부를 직접, Nch-M0S 트랜지스터에 접속한 경우에 비해, 전압-전류 변환부의 출력 임피던스, 및, 전류-전압 변환부의 입력임피던스에 영향을 주지 않도록 할 수 있다. 따라서, 입력전압신호의 변화를 충실하게 반영한 출력전압신호를 생성할 수 있다.

제 3 국면에 관한 발명에 따르면, 전압-전류 변환부 및 전류-전압 변환부가 저항을 포함하고, 제 1 및 제 2 전류원이 커런트미러회로를 포함한다. 따라서, 트랜지스터 및 저항을 사용하여 역레벨 시프트회로를 용이하게 구성할 수 있다.

제 4 국면에 관한 발명에 따르면, 제 2 전류원이 제 3 커런트미러회로를 더 포함하고, 제 3 커런트미러회로의 출력이 전류-전압 변환부의 제 2 저항의 일단에 주어지며, 제 2 저항의 타단에 제 2 전위가 주어진다. 따라서, 제 2 전위를 기준전위로 하는 출력전압신호를 얻을 수 있다.

제 5 국면에 관한 발명에 따르면, 입력전압신호는 PWM 신호이고, 적분회로를 더 구비한다. 즉, 입력전압신호는 진폭이 일정한 펄스열이기 때문에, Nch-M0S 트랜지스터의 채널길이 변조효과의 영향을 받기 어렵다. 따라서, 적분회로에서 전류-전압 변환부가 출력하는 전압신호를 적분함으로써, 입력전압신호인 PWM 신호의 변조 이전의 신호변화를 보다 충실하게 재현한 출력전압신호를 출력할 수 있다.

제 6 국면에 관한 발명에 따르면, 신호출력부가, 제 1 전위를 기준전위로 하는 다른 출력전압신호를 생성하여 출력한다. 따라서, 제 1 전위를 기준전위로서 동작하는 회로에 대해, 다른 출력전압신호를 제어신호로서 제공하는 것이 가능해진다.

제 7 국면에 관한 발명에 따르면, 제어부가, 전류-전압 변환부에서의 출력전압신호의 변화에 따라, Nch-MOS 트랜지스터의 동작을 정지시킨다. 따라서, 출력전압신호가 변화된 후에, 제어부가 Nch-MOS 트랜지스터에 흐르는 전류를 정지시킴으로써, 소비전력의 저감을 도모할 수 있다.

제 8 국면에 관한 발명에 따르면, 정지신호 출력회로가, 역레벨 시프트회로의 출력전압신호를 받아, 고압측의 스위칭소자의 동작을 정지시킨다. 따라서, 저비용으로 제조가능하고, 신뢰성이 우수한 파워용 반도체장치를 얻을 수 있다.

Claims (3)

1. 제 1 전위를 기준전위로 하는 입력전압신호를, 상기 제 1 전위보다도 낮은 제 2 전위를 기준전위로 하는 출력전압신호로 변환하여 출력하는 역레벨 시프트회로에 있어서,

   상기 제 1 전위에 근거하여 동작하여, 상기 입력전압신호를, 그 값에 따른 전류신호로 변환하여 출력하는 전압-전류 변환부와,

   부하를 거쳐 상기 제 2 전위가 주어지는 소스, 상기 전압-전류 변환부가 출력하는 전류신호에 따르는 드레인 및 일정전위가 주어지는 게이트를 갖는 Nch-MOS 트랜지스터와,

   상기 제 2 전위에 근거하여 동작하여, 상기 Nch-MOS 트랜지스터의 소스로부터 출력되는 전류를, 그 값에 따른 전압신호로 변환하여, 상기 출력전압신호로서 출력하는 전류-전압 변환부를 구비한 것을 특징으로 하는 역레벨 시프트회로.
2. 제 1항에 있어서,

   상기 제 1 전위에 근거하여 동작하여, 상기 전압-전류 변환부가 출력하는 상기 전류신호에 따른 전류를, 상기 Nch-MOS 트랜지스터의 드레인에 출력하는 제 1 전류원과,

   상기 제 2 전위에 근거하여 동작하여, 상기 부하를 포함하고, 상기 Nch-MOS트랜지스터의 소스로부터 출력되는 전류에 따른 전류신호를, 상기 전류-전압 변환부에 출력하는 제 2 전류원을 더 구비한 것을 특징으로 하는 역레벨 시프트회로.
3. 청구항 1 또는 청구항 2에 기재된 역레벨 시프트회로와,

   직렬접속된 고압측 및 저압측의 스위칭소자와,

   상기 역레벨 시프트회로의 상기 출력전압신호를 받아, 상기 고압측의 스위칭소자의 동작을 정지시키는 정지신호를 출력가능한 정지신호 출력회로를 구비하고,

   상기 고압측의 스위칭소자의 출력전압이 상기 역레벨 시프트회로에의 상기 입력전압신호로 되는 것을 특징으로 하는 파워용 반도체장치.