KR20020074997A - 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및그 제조방법 - Google Patents

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Abstract

플립 칩형 반도체소자 및 그 제조방법을 제공한다. 이 플립 칩형 반도체소자는 칩 영역 상에 형성된 복수개의 탐침패드 및 복수개의 범프패드를 포함한다(include). 각 탐침패드 및 각 범프패드 사이에는 퓨즈가 개재된다. 모든 퓨즈는 웨이퍼 테스트 후에 끊겨진다. 따라서, 패키지 소자 내에 밀봉되는 칩의 탐침패드는 범프패드로부터 전기적으로 차단된다(disconnected). 이에 따라, 패키지 소자의 전기적인 특성은 탐침패드에 기인하는 기생 커패시턴스 및 기생저항의 영향을 받지 않는다.

Description

탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법{Flip chip type semiconductor device having probing pads and bump pads and fabrication method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 플립 칩형 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자는 그 내부에 도전성 물질, 예컨대 금속으로 이루어진 패드들을 구비한다. 이러한 패드들은 반도체소자의 전기적인 특성을 측정하는 데 사용될 뿐만 아니라, 반도체소자를 밀봉(seal)시키기 위한 패키지 공정을 실시하는 동안 반도체소자를 리드(lead)에 전기적으로 연결시키기 위한 와이어 본딩에 사용된다. 상기 패드들은 일반적으로 반도체소자의 가장자리에 배치된다. 그러나, 상기 패드들이 반도체소자의 가장자리에 배치되는 경우에, 내부회로와 패드들 사이에 긴 배선을 개재시키는 것이 요구된다. 이에 따라, 상기 긴 배선에 기인하여 기생 커패시턴스 및 기생저항이 존재하므로 패키지 공정을 완료한 후에도 반도체소자의 전기적인 특성이 저하된다. 이에 더하여, 상기 패드들이 탐침패드와 아울러서 본딩패드로 사용되는 경우에, 상기 패드들에 와이어들을 접착시키기가 용이하지 않다. 이는, 상기 패드들이 탐침 테스트(probing test)를 실시하는 동안 손상되기 때문이다.
한편, 일본 공개특허공보(Japanese laid-open patent number) 제2000-124279호는 웨이퍼 번인(burn-in)에 적용할 수 있는 반도체 칩을 개시한다.
도 1은 상기 일본 공개특허공보(Japanese laid-open patent number) 제2000-124279호에 개시된 반도체 칩들의 평면도이다.
도 1을 참조하면, 웨이퍼 상에 복수개의 반도체 칩(1)이 배치된다. 상기 복수개의 반도체 칩들(1) 사이의 영역은 스크라이브 레인(scribe lane; 3)에 해당한다. 상기 스크라이브 레인(3) 상에 번인(burn-in) 시험(test)를 위한 전원선(power source line; 4)이 배치된다. 상기 전원선(4)은 각 반도체 칩(1) 내에 형성된 탐침 패드(2)와 전기적으로 접속되고, 상기 탐침 패드(2)는 본딩 패드(7)를 통하여 내부회로(internal circuit; 도시하지 않음)와 전기적으로 연결된다. 또한, 상기 탐침 패드(2) 및 본딩 패드(7) 사이에는 퓨즈(5)가 개재된다.
상기 일본 공개특허공보(Japanese laid-open patent number) 제2000-124279호에 개시된 반도체 칩들(1)에 대한 번인 테스트는 다음과 같은 과정을 통하여 실시된다. 먼저, 상기 반도체 칩들(1)이 형성된 웨이퍼를 특정온도 분위기(specifiedtemperature atmosphere)를 갖는 오븐(oven) 내에 로딩시킨다. 다음에, 상기 전원선(4)에 동작 전압(operating voltage)을 인가한다. 이때, 양호한 칩(good chip) 내부로 흐르는 전류는 일정값(specified value)보다 작은 반면에, 불량 칩(bad chip) 내부로 흐르는 전류는 상기 일정값(specified value)보다 많다. 이에 따라, 상기 불량 칩 내의 퓨즈(5)는 과전류(excessive current)에 의해 녹으므로 상기 불량 칩의 내부회로는 상기 전원선으로부터 전기적으로 접속되지 않는다. 결과적으로, 상기 전원선에 인가된 동작전압이 낮아지는 것을 방지할 수 있으므로 양호한 칩에 대한 번인 테스트를 정상적으로 진행할 수 있다.
상술한 종래기술에 따르면, 양호한 칩 내의 본딩패드(7)는 퓨즈(5)를 통하여 탐침패드(2)와 전기적으로 연결된다. 이에 따라, 상기 양호한 칩의 패키지 소자(package device)는 상기 본딩패드(7)와 접속된 퓨즈(5) 및 탐침패드(2)에 기인하는 기생 커패시턴스 및 기생저항을 갖는다. 결과적으로, 패키지 소자(package device)의 전기적인 특성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 패키지 소자에 대한 전기적인 특성을 개선시킬 수 있는 플립 칩형 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 패키지 소자에 대한 전기적인 특성을 개선시킬 수 있는 플립 칩형 반도체소자의 제조방법을 제공하는 데 있다.
도 1은 종래의 반도체 칩들을 보여주는 평면도이다.
도 2는 본 발명에 따른 반도체소자의 평면도이다.
도 3 내지 도 10은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위하여 본 발명은 탐침패드 및 범프패드를 갖는플립 칩형 반도체소자를 제공한다. 이 반도체소자는 반도체기판의 칩 영역 상에 배치된 복수개의 탐침패드 및 복수개의 범프패드를 포함한다. 상기 복수개의 범프패드는 상기 칩 영역 상에 불규칙적으로 배치되고, 상기 복수개의 탐침패드는 상기 칩 영역의 가장자리 상에 배치된다. 상기 각 탐침패드 및 상기 각 범프패드 사이에는 퓨즈가 개재된다. 상기 퓨즈의 일 단 및 타 단은 각각 상기 탐침패드 및 상기 범프패드와 전기적으로 접속된다. 또한, 상기 퓨즈는 컷팅되어 상기 탐침패드를 상기 범프패드와 전기적으로 차단시킨다(disconnect).
상기 탐침패드들은 상기 칩 영역에 형성된 반도체 집적회로의 전기적인 특성을 웨이퍼 상태에서(in wafer level) 측정할 때 측정장비에 장착된 탐침 카드(probe card)의 탐침 핀들(probe pins)과 접촉되는 패드들이고, 상기 범프패드는 패키지 소자(package device)의 볼(ball)과 같은 외부단자(external terminal)와 전기적으로 연결되는 패드들이다. 따라서, 패키지 소자의 전기적인 특성은 상기 범프패드들과 전기적으로 차단된 탐침패드들에 기인하는 기생 커패시턴스 및 기생저항에 전혀 영향을 받지 않는다. 또한, 상기 웨이퍼 테스트를 진행하는 동안 상기 탐침패드는 상기 탐침 핀에 의해 손상된다. 그러나, 상기 범프패드는 웨이퍼 테스트를 진행한 후에도 양호한 표면을 유지한다. 따라서, 상기 범프패드 상에 범프를 형성하기 위한 후속공정을 실시할 때 상기 범프패드와 상기 범프 사이의 접착 불량(adhesion fail)을 방지할 수 있다.
상기 퓨즈는 웨이퍼 테스트를 진행한 후에 컷팅된다.
바람직하게는, 상기 퓨즈 및 상기 범프패드 사이의 거리는 상기 퓨즈 및 상기 탐침패드 사이의 거리보다 가깝다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 플립 칩형 반도체소자의 제조방법을 제공한다. 이 방법은 반도체 웨이퍼, 즉 반도체기판 내의 칩 영역의 소정영역 상에 복수개의 금속막 패턴을 형성하는 것을 포함한다. 상기 각 금속막 패턴은 차례로 적층된 퓨즈금속막 패턴 및 패드금속막 패턴으로 구성된다. 상기 패드금속막 패턴의 소정영역을 식각하여 상기 퓨즈금속막 패턴의 일 부분으로 이루어진 퓨즈를 노출시킨다. 이에 따라, 상기 퓨즈의 양 옆에 탐침패드 및 범프패드가 형성되고, 상기 탐침패드는 상기 범프패드와 격리된다. 상기 탐침패드는 상기 칩 영역의 가장자리 상에 형성되고, 상기 범프패드는 상기 칩 영역 상에 불규칙적으로 배치된다.
상기 범프패드 및 상기 탐침패드가 형성된 결과물 전면에 상기 범프패드 및 상기 탐침패드를 노출시키는 패시베이션막을 형성한다. 상기 패시베이션막 상에 상기 범프패드, 상기 퓨즈 상의 상기 패시베이션막 및 상기 탐침패드를 노출시키는 개구부들을 갖는 폴리이미드막을 형성한다. 상기 탐침패드에 탐침 핀을 접촉시키어 상기 칩 영역에 형성된 반도체 집적회로의 전기적인 특성을 측정한다. 이때, 상기 탐침패드는 상기 탐침 핀에 의해 손상된다. 상기 전기적인 테스트(electrical test)는 불량 칩(bad chip) 및 양호한 칩(good chip)을 분류(sort)하기 위하여 실시된다. 이어서, 상기 퓨즈를 컷팅(cutting)시키어 상기 범프패드를 상기 손상된 탐침패드로부터 전기적으로 차단시킨다(disconnect). 이에 따라, 상기 탐침패드에 기인하는 기생 커패시턴스 및 기생저항은 상기 범프패드로부터 제거된다. 결과적으로, 후속의 패키지 공정에 의해 형성되는 패키지 소자의 전기적인 특성을 정밀하게 측정하는 것이 가능하다.
상기 반도체 집적회로가 메모리 소자인 경우에는, 상기 불량 칩 내의 불량 셀(failed cell)을 여분의 셀(redundant cell)로 대체시키는 리페어 공정을 실시하는 동안 상기 퓨즈를 컷팅시키는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 따른 플립 칩형 반도체소자의 개략적인 평면도이다.
도 2를 참조하면, 반도체기판의 칩 영역(10) 상에 복수개의 탐침패드(17p)가 배치된다. 상기 복수개의 탐침패드(17p)는 웨이퍼 테스트에 사용되는 탐침 카드에 부착된 탐침 핀(도시하지 않음)의 배열을 용이하게 하기 위하여 칩 영역(10)의 가장자리에 배치된다. 또한, 상기 칩 영역(10) 상에는 복수개의 범프패드(17b)가 배치된다. 상기 복수개의 범프패드(17b)는 패키지 소자(package device)의 볼(ball)과 같은 외부단자와 상기 반도체 집적회로를 전기적으로 접속시키는 데 사용된다.
상기 복수개의 범프패드(17b)는 상기 칩 영역(10)에 형성된 반도체 집적회로의 입/출력 회로, 전원선, 접지선 및 제어회로 등에 인접하도록 배치된다. 이는, 상기 반도체 집적회로와 상기 범프패드들(17b) 사이의 배선의 길이를 최소화시키어 상기 배선들에 의한 기생 커패시턴스 및 기생저항에 기인하여 상기 반도체 집적회로의 전기적인 특성이 저하되는 것을 방지하기 위함이다. 이에 따라, 상기 범프패드들(17b)은 상기 칩 영역(10) 내에 불규칙적으로 배치될 수 있다. 결과적으로, 상기 퓨즈(15f') 및 그것의 일 단에 접속된 범프패드(17b) 사이의 거리는 패키지 소자의 전기적인 특성을 향상시키기 위하여 상기 퓨즈(15f') 및 상기 그것의 타 단에 접속된 탐침패드(17p) 사이의 거리보다 가까운 것이 바람직하다.
상기 각 범프패드(17b) 및 상기 각 탐침패드(17p) 사이에는 퓨즈(15f')가 개재된다. 상기 퓨즈(15f')의 일 단은 상기 범프패드(17b)와 전기적으로 접속되고, 상기 퓨즈(15f')의 타 단은 상기 탐침패드(17p)와 전기적으로 접속된다. 또한, 상기 퓨즈(15f')의 중심부는 끊겨져서(cut) 상기 퓨즈(15f')의 양 단에 접속된 탐침패드(17p) 및 범프패드(17b)를 전기적으로 차단시킨다(disconnect). 이에 따라, 패키지 소자의 전기적인 특성은 상기 탐침패드들(17) 및 그것에 접속된 배선들에 기인하는 기생 커패시턴스 및 기생저항에 전혀 영향을 받지 않는다.
도시하지는 않았지만, 상기 각 범프패드(17b) 상에는 둥근 형태(rounded shape)를 갖는 도전성 범프(bump)가 형성된다. 또한, 상기 각 범프패드(17b) 및 그 위의 상기 범프 사이에는 언더범프 금속막 패턴이 개재될 수 있다. 상기 언더범프금속막 패턴은 확산방지막으로 형성한다. 상기 확산방지막은 상기 범프 내의 금속원자들 및 상기 범프패드 내의 금속원자들이 서로 확산하는 것을 방지하는 역할을 한다.
도 3 내지 도 10은 본 발명에 따른 플립 칩형 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체기판(11) 상에 층간절연막(13)을 형성한다. 상기 층간절연막(13) 상에 금속막(18)을 형성한다. 상기 금속막(18)은 장벽금속막(15) 및 패드금속막(17)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 장벽금속막(15)은 타이타늄 질화막으로 형성하고, 상기 패드금속막(17)은 알루미늄막 또는 알루미늄 합금막(aluminum alloy layer)으로 형성한다. 또한, 상기 장벽금속막(15)을 형성하기 전에 타이타늄막과 같은 오오믹 금속막(ohmic metal layer)을 형성할 수도 있다.
도 4를 참조하면, 상기 금속막(18)을 패터닝하여 상기 층간절연막(13)의 소정영역, 즉 칩 영역 상에 복수개의 금속막 패턴(18a)을 형성한다. 이에 따라, 상기 각 금속막 패턴(18a)은 차례로 적층된 장벽금속막 패턴(15a) 및 패드금속막 패턴(17a)으로 구성된다. 상기 금속막 패턴(18a)을 포함하는 반도체기판 상에 상기 패드금속막 패턴(17a)의 일 부분을 노출시키는 제1 포토레지스트 패턴(19)을 형성한다.
도 5를 참조하면, 상기 제1 포토레지스트 패턴(19)을 식각마스크로 사용하여 상기 노출된 패드금속막 패턴(17a)을 선택적으로 식각하여 서로 이격된탐침패드(17p) 및 범프패드(17b)를 형성한다. 이에 따라, 상기 탐침패드(17p) 및 범프패드(17b) 사이에 상기 장벽금속막 패턴(15a)의 일 부분으로 이루어진 퓨즈(15f)가 노출된다. 여기서, 상기 탐침패드(17p)는 칩 영역의 가장자리에 배치되도록 형성되고, 상기 범프패드(17b)는 칩 영역 내에 불규칙적으로 배치되도록 형성된다. 좀 더 구체적으로, 상기 범프패드(17b)는 칩 영역 내에 형성된 반도체 집적회로의 입/출력 회로, 전원선, 접지선 및 제어회로 등에 인접하도록 형성된다. 상기 제1 포토레지스트 패턴(19)을 제거한 후에, 상기 탐침패드(17p) 및 범프패드(17b)를 포함하는 반도체기판 전면에 반도체 집적회로를 보호하기 위한 패시베이션막(21)을 형성한다. 상기 패시베이션막(21)은 실리콘질화막을 포함한다.
도 6을 참조하면, 상기 패시베이션막(21)을 패터닝하여 상기 탐침패드(17p) 및 범프패드(17b)를 노출시킨다. 상기 노출된 범프패드(17b) 및 퓨즈(15f) 사이의 거리는 상기 노출된 탐침패드(17p) 및 퓨즈(15f) 사이의 거리보다 가까운 것이 바람직하다. 다시 말해서, 상기 퓨즈(15f)는 상기 노출된 범프패드(17b)와 인접하도록 형성되는 것이 바람직하다. 상기 패시베이션막(21)이 패터닝된 결과물 전면에 폴리이미드막(polyimide layer; 23)을 형성한다. 상기 폴리이미드막(23)은 후속의 패키지 공정에서 사용되는 에폭시 수지 화합물(epoxy molding compound)로부터 상기 칩 영역에 형성된 반도체 집적회로를 보호하기 위한 완충층(buffer layer) 역할을 한다. 또한, 상기 폴리이미드막(23)은 알파 입자(alpha particle)가 상기 반도체 집적회로 내부로 침투하는 것을 방지하는 역할을 한다. 상기 폴리이미드막(23)을 패터닝하여 상기 탐침패드(17p), 상기 퓨즈(15f) 상의 패시베이션막(21) 및 상기 범프패드(17b)를 각각 노출시키는 탐침패드 개구부(probing pad opning; 25p), 퓨즈 개구부(fuse opning; 25f) 및 범프패드 개구부(bump pad opening; 25b)를 형성한다.
도 7을 참조하면, 상기 개구부들(25p, 25f, 25b)을 갖는 폴리이미드막(23)이 형성된 반도체기판에 대하여 웨이퍼 테스트를 실시한다. 상기 웨이퍼 테스트는 상기 탐침패드(17p)에 탐침 핀(27)을 접촉시킨 후에, 상기 탐침 핀(27)을 통하여 칩 영역 내의 반도체 집적회로에 전기적인 신호를 가하거나 반도체 집적회로의 출력신호를 측정함으로써 진행된다. 이때, 상기 전기적인 신호는 상기 탐침 핀(27)에 접속된 퓨즈(15f) 및 범프패드(17b)을 통하여 반도체 집적회로에 인가되고, 상기 반도체 집적회로의 출력신호는 상기 탐침 핀(27)에 접속된 퓨즈(15f) 및 범프패드(17b)을 통하여 테스트 장비(test equipment)로 입력된다. 이러한 웨이퍼 테스트를 통하여 반도체 기판(11), 즉 반도체 웨이퍼에 형성된 복수개의 칩들은 양호한 칩(good chip) 또는 불량 칩(bad chip)으로 분류된다.
한편, 상기 탐침 핀(27)이 상기 탐침패드(17p)에 접촉되면, 탐침패드(17p)에 물리적인 손상(29)이 가해진다. 일단 이러한 물리적인 손상(29)이 탐침패드(17p)에 가해지면, 상기 손상된 탐침패드(17p)는 후속의 패키지 공정을 실시할 때 공정불량(process fail)을 유발시킬 수 있다. 즉, 상기 손상된 탐침패드(17p) 상에 본딩 와이어(bonding wire) 또는 범프를 형성하면, 상기 본딩 와이어 또는 범프의 접착력이 약해져 패키지 소자의 신뢰성이 저하된다.
도 8을 참조하면, 상기 웨이퍼 테스트가 완료된 칩 내의 모든 퓨즈(15f)를레이저(31) 등을 사용하여 컷팅시킨다. 이에 따라, 도시된 바와 같이 각 퓨즈(15f)의 양 단에 각각 접속된 탐침패드(17p) 및 범프패드(17b)를 전기적으로 차단시키는(disconnecting) 커팅된 퓨즈(15f')가 형성된다. 결과적으로, 상기 반도체 집적회로는 상기 모든 탐침패드(17p)와 전기적으로 완전히 차단된다. 따라서, 상기 반도체 집적회로의 전기적인 특성은 상기 탐침패드들(17p)에 기인하는 기생 커패시턴스 및 기생저항에 전혀 영향을 받지 않는다. 상기 반도체 집적회로가 반도체 메모리소자인 경우에는, 상기 불량 칩에 대한 리페어 공정(repair process)을 실시하는 동안 상기 퓨즈(15f)를 커팅시킬 수도 있다. 여기서, 상기 퓨즈(15f)는 반도체 메모리소자의 리페어 공정에 사용되는 리페어 퓨즈와는 다르다.
도 9를 참조하면, 상기 컷팅된 퓨즈(15f')를 포함하는 반도체기판 전면에 통상의 방법을 사용하여 언더범프 금속막(under bump metal layer; 33)을 형성한다. 상기 언더범프 금속막(33)은 접착력 촉진 금속막(wetting layer) 및 확산방지막을 차례로 적층시키어 형성한다. 상기 언더범프 금속막(33) 상에 상기 범프패드(17b) 상의 언더범프 금속막(33)을 노출시키는 제2 포토레지스트 패턴(35)을 형성한다. 상기 제2 포토레지스트 패턴(35)에 의해 노출된 상기 언더범프 금속막(33) 상에 선택적으로 전기도금법(electroplating method)을 사용하여 범프 패턴(37)을 형성한다. 상기 범프패턴(37)은 납(Pb) 및 주석(Sn)의 합금막으로 형성한다.
도 10을 참조하면, 상기 범프패턴(37)을 형성한 후에, 상기 제2 포토레지스트 패턴(35)을 제거하여 상기 제2 포토레지스트 패턴(35) 아래의 언더범프 금속막(33)을 노출시킨다. 상기 범프패턴(37)을 식각 마스크로 사용하여 상기 노출된 언더범프 금속막(33)을 식각 공정, 바람직하게는 습식식각 공정으로 식각하여 상기 범프패턴(37) 및 상기 범프패드(17b) 사이에 개재된 언더범프 금속막 패턴(33a)을 형성한다. 다음에, 상기 범프패턴(37)을 소정의 온도에서 리플로우시키어 둥근 형태(rounded shape)를 갖는 범프(37a)를 형성한다. 이때, 상기 언더범프 금속막 패턴(33a)은 상기 범프(37a) 및 상기 범프패드(17b)가 서로 반응하는 것을 방지한다.
이어서, 도시하지는 않았지만, 상기 범프(37a)가 형성된 반도체기판의 각 칩 영역들 사이의 스크라이브 레인(scribe lane)을 절단하여 각 칩을 분리시킨다. 계속해서, 상기 분리된 칩에 대하여 패키지 공정, 즉 플립칩 패키지 공정을 실시하여 패키지 소자를 형성한다. 상기 패키지 소자는 최종적으로 패키지 테스트를 통하여 양품(good device) 및 불량품(bad device)으로 분류된다.
상술한 바와 같이 본 발명에 따르면, 서로 격리된 탐침패드 및 범프패드를 형성함으로써 패키지 공정에 사용되는 범프패드가 웨이퍼 테스트를 실시하는 동안 손상되는 것을 방지할 수 있다. 이에 따라, 범프패드 및 범프 사이의 접촉불량(adhesion fail)을 방지할 수 있다. 이에 더하여, 패키지 공정이 진행되기전에 탐침패드가 범프패드로부터 전기적으로 차단된다(disconnected). 따라서, 패키지 소자의 전기적인 특성이 탐침패드에 기인하는 기생 커패시턴스 및 기생저항에 영향을 받는 것을 배제시킬 수 있다.

Claims (14)

  1. 반도체기판의 칩 영역 상에 형성되고, 상기 칩 영역의 가장자리에 배치된 복수개의 탐침패드(probing pad);
    상기 칩 영역 상에 불규칙적으로(irregularly) 배치된 복수개의 범프패드(bump pad); 및
    상기 각 탐침패드 및 상기 각 범프패드 사이에 개재된 퓨즈를 포함하되, 상기 퓨즈의 일 단 및 타 단은 각각 상기 탐침패드 및 상기 범프패드와 전기적으로 연결되고, 상기 퓨즈는 끊겨진(cut) 것을 특징으로 하는 플립 칩형 반도체소자.
  2. 제 1 항에 있어서,
    상기 퓨즈 및 상기 범프패드 사이의 거리는 상기 퓨즈 및 상기 탐침패드 사이의 거리보다 가까운 것을 특징으로 하는 플립 칩형 반도체소자.
  3. 제 1 항에 있어서,
    상기 범프패드 상에 형성된 범프를 더 포함하는 것을 특징으로 하는 플립 칩형 반도체소자.
  4. 제 3 항에 있어서,
    상기 범프패드 및 상기 범프 사이에 개재된 언더범프 금속막 패턴을 더 포함하는 것을 특징으로 하는 플립 칩형 반도체소자.
  5. 반도체기판 내의 칩 영역의 소정영역 상에 차례로 적층된 퓨즈금속막 패턴 및 패드금속막 패턴을 형성하는 단계;
    상기 패드금속막 패턴의 소정영역을 식각하여 상기 퓨즈금속막 패턴의 일 부분으로 이루어진 퓨즈를 노출시킴과 동시에 상기 퓨즈의 양 옆에 서로 격리된(separated) 탐침패드 및 범프패드를 형성하는 단계;
    상기 탐침패드 및 상기 범프패드를 포함하는 반도체기판 전면에 상기 탐침패드 및 상기 범프패드를 노출시키는 패시베이션막을 형성하는 단계;
    상기 패시베이션막 상에 상기 탐침패드, 상기 퓨즈 상의 상기 패시베이션막 및 상기 범프패드를 노출시키는 개구부들을 갖는 폴리이미드막(polyimide layer)을 형성하는 단계;
    상기 탐침패드에 탐침 핀(probe pin)을 접촉시키어 상기 칩 영역 내에 형성된 반도체 집적회로에 대한 전기적인 테스트를 실시하는 단계; 및
    상기 퓨즈를 컷팅(cutting)하여 상기 탐침패드를 상기 범프패드와 전기적으로 차단(disconnect)시키는 단계를 포함하는 플립 칩형 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 퓨즈금속막 패턴은 장벽금속막으로 형성하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 장벽금속막은 타이타늄 질화막으로 형성하거나 타이타늄막 및 타이타늄 질화막을 차례로 적층시키어 형성하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 패드금속막 패턴은 알루미늄막 또는 알루미늄 합금막(aluminum alloy layer)으로 형성하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 탐침패드는 상기 칩 영역의 가장자리에 위치하도록 형성하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
  10. 제 5 항에 있어서,
    상기 퓨즈를 컷팅하는 단계는 레이저를 사용하여 실시하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
  11. 제 5 항에 있어서,
    상기 퓨즈를 컷팅하는 단계는 상기 반도체 집적회로 내의 불량 셀(bad cell)을 여분의 셀(redundant cell)로 대체시키는 리페어 공정(repair process) 동안 실시하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
  12. 제 5 항에 있어서,
    상기 퓨즈를 컷팅하는 단계 후에,
    상기 노출된 범프패드 상에 차례로 적층된 언더범프 금속막 패턴 및 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 언더범프 금속막 패턴 및 상기 범프를 형성하는 단계는
    상기 퓨즈가 컷팅된 결과물 전면에 언더범프 금속막(under bump metal layer)을 형성하는 단계;
    상기 언더범프 금속막 상에 상기 범프패드 상의 상기 언더범프 금속막을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 노출된 언더범프 금속막 상에 선택적으로 범프 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 범프 패턴을 식각 마스크로 사용하여 상기 언더범프 금속막을 식각하여 상기 범프 패턴 아래에 잔존하는 언더범프 금속막 패턴을 형성하는 단계; 및
    상기 범프 패턴을 리플로우시키어 둥근 형태(rounded shape)를 갖는 범프를형성하는 단계를 포함하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 범프 패턴은 전기도금(electroplating) 기술을 사용하여 형성하는 것을 특징으로 하는 플립 칩형 반도체소자의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652383B2 (en) 2004-12-28 2010-01-26 Samsung Electronics Co., Ltd. Semiconductor package module without a solder ball and method of manufacturing the semiconductor package module
KR101138861B1 (ko) * 2003-10-01 2012-05-14 삼성전자주식회사 발광소자의 본딩 구조체 및 이를 이용한 본딩방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4091838B2 (ja) * 2001-03-30 2008-05-28 富士通株式会社 半導体装置
TWI229401B (en) * 2003-02-19 2005-03-11 Via Tech Inc A wafer lever test and bump process and a chip structure with test pad
CN100426481C (zh) * 2003-04-15 2008-10-15 富士通株式会社 半导体装置及其制造方法
US7160741B2 (en) * 2003-11-06 2007-01-09 Chartered Semiconductor Manufacturing Ltd. Planar voltage contrast test structure and method
US7208776B2 (en) * 2004-01-30 2007-04-24 Broadcom Corporation Fuse corner pad for an integrated circuit
US7235412B1 (en) * 2004-05-11 2007-06-26 Xilinx, Inc. Semiconductor component having test pads and method and apparatus for testing same
US20060128072A1 (en) * 2004-12-13 2006-06-15 Lsi Logic Corporation Method of protecting fuses in an integrated circuit die
KR100665202B1 (ko) * 2005-09-13 2007-01-09 삼성전자주식회사 쏘잉 공정에 적합한 스크라이브 레인을 포함하는 웨이퍼,이의 제조에 사용되는 레티클 및 이의 제조 방법
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US8030733B1 (en) * 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US8987014B2 (en) * 2008-05-21 2015-03-24 Stats Chippac, Ltd. Semiconductor wafer and method of forming sacrificial bump pad for wafer probing during wafer sort test
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
US9267985B2 (en) * 2009-07-31 2016-02-23 Altera Corporation Bond and probe pad distribution
WO2011014434A2 (en) * 2009-07-31 2011-02-03 Altera Corporation Bond and probe pad distribution and package architecture
JPWO2011021506A1 (ja) * 2009-08-18 2013-01-24 アルプス電気株式会社 ボンディングパッドを有するシリコン構造体
US8324622B2 (en) * 2009-12-31 2012-12-04 Stmicroelectronics Inc. Method of repairing probe pads
US8558229B2 (en) 2011-12-07 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for packaged chip
KR102012935B1 (ko) * 2012-06-13 2019-08-21 삼성전자주식회사 전기적 연결 구조 및 그의 제조방법
US9646894B2 (en) 2013-03-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
DE102013108106B4 (de) 2013-03-15 2021-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Verpackungsmechanismen für Chips mit Verbindern
US9070644B2 (en) 2013-03-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
KR20160083408A (ko) 2014-12-31 2016-07-12 삼성전자주식회사 퓨즈 패키지 및 이를 이용한 발광소자 모듈
KR102333452B1 (ko) 2017-09-28 2021-12-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US10879160B2 (en) 2018-02-01 2020-12-29 SK Hynix Inc. Semiconductor package with packaging substrate
US11355404B2 (en) * 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11309222B2 (en) * 2019-08-29 2022-04-19 Advanced Micro Devices, Inc. Semiconductor chip with solder cap probe test pads

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4368523A (en) * 1979-12-20 1983-01-11 Tokyo Shibaura Denki Kabushiki Kaisha Liquid crystal display device having redundant pairs of address buses
JPS62106638A (ja) * 1985-11-05 1987-05-18 Toshiba Corp 半導体ウエハ−
JPH04133338A (ja) * 1990-09-25 1992-05-07 Sharp Corp 半導体集積回路装置
DE69122481T2 (de) * 1990-12-14 1997-02-20 Sgs Thomson Microelectronics Halbleiterspeicher mit Multiplex-Redundanz
US5565767A (en) * 1992-04-16 1996-10-15 Mega Chips Corporation Base substrate of multichip module and method for inspecting the same
US5366906A (en) * 1992-10-16 1994-11-22 Martin Marietta Corporation Wafer level integration and testing
US6028348A (en) * 1993-11-30 2000-02-22 Texas Instruments Incorporated Low thermal impedance integrated circuit
US5530278A (en) * 1995-04-24 1996-06-25 Xerox Corporation Semiconductor chip having a dam to prevent contamination of photosensitive structures thereon
US5736433A (en) * 1996-05-22 1998-04-07 Sgs-Thomson Microelectronics, Inc. Double mask hermetic passivation method providing enhanced resistance to moisture
US5898186A (en) * 1996-09-13 1999-04-27 Micron Technology, Inc. Reduced terminal testing system
US6008538A (en) * 1996-10-08 1999-12-28 Micron Technology, Inc. Method and apparatus providing redundancy for fabricating highly reliable memory modules
JPH10303259A (ja) * 1997-04-28 1998-11-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR19990057745A (ko) 1997-12-30 1999-07-15 윤종용 반도체 메모리 장치의 테스트 모드 제어 회로
JP2000123593A (ja) * 1998-08-13 2000-04-28 Toshiba Corp 半導体記憶装置及びその製造方法
US6373143B1 (en) * 1998-09-24 2002-04-16 International Business Machines Corporation Integrated circuit having wirebond pads suitable for probing
JP2000124279A (ja) 1998-10-19 2000-04-28 Nkk Corp ウエハバーンインに対応する半導体装置
KR20010002486A (ko) * 1999-06-15 2001-01-15 윤종용 테스트용 패드를 구비하는 반도체 집적 회로
US6562674B1 (en) * 1999-07-06 2003-05-13 Matsushita Electronics Corporation Semiconductor integrated circuit device and method of producing the same
US6133054A (en) * 1999-08-02 2000-10-17 Motorola, Inc. Method and apparatus for testing an integrated circuit
US6353336B1 (en) * 2000-03-24 2002-03-05 Cypress Semiconductor Corp. Electrical ID method for output driver
US6440833B1 (en) * 2000-07-19 2002-08-27 Taiwan Semiconductor Manufacturing Company Method of protecting a copper pad structure during a fuse opening procedure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101138861B1 (ko) * 2003-10-01 2012-05-14 삼성전자주식회사 발광소자의 본딩 구조체 및 이를 이용한 본딩방법
US7652383B2 (en) 2004-12-28 2010-01-26 Samsung Electronics Co., Ltd. Semiconductor package module without a solder ball and method of manufacturing the semiconductor package module

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Publication number Publication date
KR100385225B1 (ko) 2003-05-27
US20020135055A1 (en) 2002-09-26
US7105917B2 (en) 2006-09-12

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