JPH04133338A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04133338A JPH04133338A JP25603790A JP25603790A JPH04133338A JP H04133338 A JPH04133338 A JP H04133338A JP 25603790 A JP25603790 A JP 25603790A JP 25603790 A JP25603790 A JP 25603790A JP H04133338 A JPH04133338 A JP H04133338A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- wafer
- pads
- wafer test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000012360 testing method Methods 0.000 claims abstract description 44
- 239000000523 sample Substances 0.000 abstract description 8
- 238000004806 packaging method and process Methods 0.000 abstract description 4
- 235000012431 wafers Nutrition 0.000 description 41
- 238000010586 diagram Methods 0.000 description 4
- 241000288673 Chiroptera Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数個同時にウェハテストするため、ウェハ
テスト用のパッドを備える半導体集積回路装置に関する
。
テスト用のパッドを備える半導体集積回路装置に関する
。
第３図は、−船釣なボンディング用のパッドを備えた半
導体集積回路装置を、１個ずつウェハテストする様子を
示す様式図である。第３図に示すように、プローブカー
ド３３に設けたプローブ針３２で、半導体集積回路装置
３Ｉに設けたボンディング用のパットＰＩ−Ｐ２０をプ
ローブして、半導体集積回路装置を１個ずつウェハテス
トしている。 ところで、半導体集積回路装置は、近年、益々発達し、
その機能は益々複雑になってきており、ウェハテストに
要する時間の増大が大きな問題になっている。 そこで、現在、この問題を解決するため、ウェハテスト
時に複数の半導体記憶装置を同時にテストすることで、
ウェハテストの能率の向上を図り、ウェハテストのスル
ープットを向上させている。 例えば、３つの半導体集積回路装置を同時にウェハテス
トする場合の様式図を第２図に示す。第２図に示すよう
に、この場合、半導体集積回路装置２１の長辺に沿って
配設しているボンディング用のパラ）’Ｑ１７〜Ｑ２０
へのブロービングが不可能になるため、ウェハテスト用
のパッドＴＩ７〜Ｔ２０を上記半導体集積回路装置２１
の短辺に配設し、上記ウェハテスト用のパッドＴＩ７〜
Ｔ２０を、配線によって、夫々上記ボンディング用のバ
ットＱＩ７〜Ｑ２０に接続している。そして、上記ボン
ディング用のパッドＱＩ７〜Ｑ２０の替わりに、上記ウ
ェハテスト用のバットＴＩ７〜Ｔ２０を、プローブカー
ド２３が備えるプローブ針２２でプローブして、３個の
半導体集積回路装置２１を同時にウェハテストしている
。
導体集積回路装置を、１個ずつウェハテストする様子を
示す様式図である。第３図に示すように、プローブカー
ド３３に設けたプローブ針３２で、半導体集積回路装置
３Ｉに設けたボンディング用のパットＰＩ−Ｐ２０をプ
ローブして、半導体集積回路装置を１個ずつウェハテス
トしている。 ところで、半導体集積回路装置は、近年、益々発達し、
その機能は益々複雑になってきており、ウェハテストに
要する時間の増大が大きな問題になっている。 そこで、現在、この問題を解決するため、ウェハテスト
時に複数の半導体記憶装置を同時にテストすることで、
ウェハテストの能率の向上を図り、ウェハテストのスル
ープットを向上させている。 例えば、３つの半導体集積回路装置を同時にウェハテス
トする場合の様式図を第２図に示す。第２図に示すよう
に、この場合、半導体集積回路装置２１の長辺に沿って
配設しているボンディング用のパラ）’Ｑ１７〜Ｑ２０
へのブロービングが不可能になるため、ウェハテスト用
のパッドＴＩ７〜Ｔ２０を上記半導体集積回路装置２１
の短辺に配設し、上記ウェハテスト用のパッドＴＩ７〜
Ｔ２０を、配線によって、夫々上記ボンディング用のバ
ットＱＩ７〜Ｑ２０に接続している。そして、上記ボン
ディング用のパッドＱＩ７〜Ｑ２０の替わりに、上記ウ
ェハテスト用のバットＴＩ７〜Ｔ２０を、プローブカー
ド２３が備えるプローブ針２２でプローブして、３個の
半導体集積回路装置２１を同時にウェハテストしている
。
しかしながら、上記従来の半導体集積回路装置では、ボ
ンディング用のパッドにウェハテスト用のパッドを配線
により接続しているので、上記ウェハテスト用のパッド
がパッケージングの際に上記ボンディング用のパッドＱ
１７〜Ｑ２０に接続する端子の静電容量を増加させ、上
記半導体集積回路装置を駆動する装置の駆動能力の不足
を沼くという問題がある。特に、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）あるいはＳＲＡＭ（
スタティク・ランダム・アクセス・メモリ）を大量に使
用するメモリボードのように、同時に大量の半導体集積
回路装置を駆動するシステムにおいては、このシステム
のパスラインの寄生静電容量の増加のｆこめ、このパス
ラインをドライブするハスライントライバの能力不足を
引き起こすという問題がある。 そこで、本発明の目的は、同時に複数個のウェハテスト
が可能でウェハテストの能率を向上できると共に、ウェ
ハテスト用のパッドか、パッケージングの際にボンディ
ング用のバットに接続する端子の静電容量を増加させな
いようにできる半導体集積回路装置を提供することにあ
る。
ンディング用のパッドにウェハテスト用のパッドを配線
により接続しているので、上記ウェハテスト用のパッド
がパッケージングの際に上記ボンディング用のパッドＱ
１７〜Ｑ２０に接続する端子の静電容量を増加させ、上
記半導体集積回路装置を駆動する装置の駆動能力の不足
を沼くという問題がある。特に、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）あるいはＳＲＡＭ（
スタティク・ランダム・アクセス・メモリ）を大量に使
用するメモリボードのように、同時に大量の半導体集積
回路装置を駆動するシステムにおいては、このシステム
のパスラインの寄生静電容量の増加のｆこめ、このパス
ラインをドライブするハスライントライバの能力不足を
引き起こすという問題がある。 そこで、本発明の目的は、同時に複数個のウェハテスト
が可能でウェハテストの能率を向上できると共に、ウェ
ハテスト用のパッドか、パッケージングの際にボンディ
ング用のバットに接続する端子の静電容量を増加させな
いようにできる半導体集積回路装置を提供することにあ
る。
上記目的を達成するための、本発明の半導体集積回路装
置は、ボンディング用のパッドと、上記ボンディング用
のパッドに配線によって接続されたウェハテスト用のパ
ッドと、上記配線の途中に設けられ、電気的あるいは光
学的に切断可能なフェーズを備えることを特徴としてい
る。
置は、ボンディング用のパッドと、上記ボンディング用
のパッドに配線によって接続されたウェハテスト用のパ
ッドと、上記配線の途中に設けられ、電気的あるいは光
学的に切断可能なフェーズを備えることを特徴としてい
る。
ボンディング用のパッドに配線によって接続されたウェ
ハテスト用のバットを用いることにより、同時に複数個
のウェハテストがなされ、ウェハテストの能率か向上す
る。また、ウェハテスト後、上記配線の途中に設けられ
、電気的あるいは光学的に切断可能なフェーズを切断す
ることにより、上記ボンディング用のバットと上記ウェ
ハテスト用のパッドか切り離される。このため、上記ウ
ェハテスト用のパッドか、パッケージングの際上記ボン
ディング用のパッドに接続される端子の静電容量を、増
加させることがなく、駆動装置の駆動能力不足を招くこ
とがない。
ハテスト用のバットを用いることにより、同時に複数個
のウェハテストがなされ、ウェハテストの能率か向上す
る。また、ウェハテスト後、上記配線の途中に設けられ
、電気的あるいは光学的に切断可能なフェーズを切断す
ることにより、上記ボンディング用のバットと上記ウェ
ハテスト用のパッドか切り離される。このため、上記ウ
ェハテスト用のパッドか、パッケージングの際上記ボン
ディング用のパッドに接続される端子の静電容量を、増
加させることがなく、駆動装置の駆動能力不足を招くこ
とがない。
以下、本発明を図示の実施例により詳細に説明する。
第１図は本実施例の半導体集積回路装置の模式図である
。第１図に示すように、上記半導体集積回路装置は、上
記半導体集積回路装置の長辺に沿って配設したボンディ
ング用のパッドＰＩ７０．Ｐ夏８０．ＰＩ９０．Ｐ２Ｏ
０を、夫々上記半導体集積回路装置の短辺に沿って配設
したウェハテスト用のパッドＴ１７０．Ｔ１８０．Ｔ１
９０．Ｔ２Ｏ０に、配線によって接続している。また、
上記配線の途中には、夫々電気的あるいは光学的に切断
可能なフェーズＦ１７０．ＦＩ８０．ＦＩ９０．Ｆ２０
０を設けている。 上記構成の半導体集積回路装置は、ウェハテスト時に、
上記長辺に沿って配設したボンデインク用のパッドＰ１
７０．Ｐ１８０．ＰＩ９０．Ｐ２Ｏ０の替わりに、上記
短辺に沿って配設したウェハテスト用のパッドＴ１７０
．Ｔ１８０−、Ｔ１９０゜Ｔ２Ｏ０を利用できるので、
上記短辺が延びる方向に複数個の上記半導体集積回路装
置を並べて、第２図に示すようなプローブカードを用い
れば、複数個の上記半導体集積回路を同時にウェハテス
トでき、ウェハテストの能率を向上できる。しかも、上
記ウェハテスト終了後に、上記配線の途中に設けたフェ
ーズＦ１７０．ＦＩ８０．Ｆ１９０Ｆ２００を電気的あ
るいは光学的に切断することにより、上記ボンディング
用のパッドＰ１７０Ｐ１８０．Ｐ１９０．Ｐ２Ｏ０と、
上記ウェハテスト用のパッドＴ１７０．Ｔ１８０．Ｔｌ
９０．Ｔ２００とを切り離什るので、上記ウェハテスト
用のパットＴ１７０．Ｔ１８０．Ｔｌ９０．Ｔ２Ｏ０か
、パッケージングの際上記ボンディング用のパッドＰ１
７０．Ｐ１８０．ＰＩ９０．Ｐ２Ｏ０に接続する端子の
静電容量を、増加させないようにすることができ、上記
半導体集積回路の駆動装置の駆動能力不足を招かないよ
うにすることができる。 尚、ＤＲＡＭ、ＳＲＡＭ等の半導体集積回路装置におい
ては、既設の冗長置換用のフェーズをボンディング用の
パッドとウェハテスト用のパッドを接続する配線の途中
に設けるフェーズとして用いることができ、上記配線の
途中にフェーズを設けるプロセスを省くことができる。
。第１図に示すように、上記半導体集積回路装置は、上
記半導体集積回路装置の長辺に沿って配設したボンディ
ング用のパッドＰＩ７０．Ｐ夏８０．ＰＩ９０．Ｐ２Ｏ
０を、夫々上記半導体集積回路装置の短辺に沿って配設
したウェハテスト用のパッドＴ１７０．Ｔ１８０．Ｔ１
９０．Ｔ２Ｏ０に、配線によって接続している。また、
上記配線の途中には、夫々電気的あるいは光学的に切断
可能なフェーズＦ１７０．ＦＩ８０．ＦＩ９０．Ｆ２０
０を設けている。 上記構成の半導体集積回路装置は、ウェハテスト時に、
上記長辺に沿って配設したボンデインク用のパッドＰ１
７０．Ｐ１８０．ＰＩ９０．Ｐ２Ｏ０の替わりに、上記
短辺に沿って配設したウェハテスト用のパッドＴ１７０
．Ｔ１８０−、Ｔ１９０゜Ｔ２Ｏ０を利用できるので、
上記短辺が延びる方向に複数個の上記半導体集積回路装
置を並べて、第２図に示すようなプローブカードを用い
れば、複数個の上記半導体集積回路を同時にウェハテス
トでき、ウェハテストの能率を向上できる。しかも、上
記ウェハテスト終了後に、上記配線の途中に設けたフェ
ーズＦ１７０．ＦＩ８０．Ｆ１９０Ｆ２００を電気的あ
るいは光学的に切断することにより、上記ボンディング
用のパッドＰ１７０Ｐ１８０．Ｐ１９０．Ｐ２Ｏ０と、
上記ウェハテスト用のパッドＴ１７０．Ｔ１８０．Ｔｌ
９０．Ｔ２００とを切り離什るので、上記ウェハテスト
用のパットＴ１７０．Ｔ１８０．Ｔｌ９０．Ｔ２Ｏ０か
、パッケージングの際上記ボンディング用のパッドＰ１
７０．Ｐ１８０．ＰＩ９０．Ｐ２Ｏ０に接続する端子の
静電容量を、増加させないようにすることができ、上記
半導体集積回路の駆動装置の駆動能力不足を招かないよ
うにすることができる。 尚、ＤＲＡＭ、ＳＲＡＭ等の半導体集積回路装置におい
ては、既設の冗長置換用のフェーズをボンディング用の
パッドとウェハテスト用のパッドを接続する配線の途中
に設けるフェーズとして用いることができ、上記配線の
途中にフェーズを設けるプロセスを省くことができる。
以上の説明より明らかなように、本発明の半導体集積回
路装置は、ボンディング用のパッドに配線によって接続
したウェハテスト用のパッドと、上記配線の途中に設け
られ、電気的あるいは光学的に切断可能なフェーズを備
えているので、同時に複数個のウェハテストができ、ウ
ェハテストの能率を向上できると共に、上記ウェハテス
ト後上記フェーズを切断することにより、上記ウェハテ
スト用のパッドが、パッケージングの際上記ボンディン
グ用のパッドに接続される端子の静電容量を増加させな
いようにすることができ、上記半導体集積回路装置の駆
動装置の駆動能力不足を招かないようにすることかでき
る。
路装置は、ボンディング用のパッドに配線によって接続
したウェハテスト用のパッドと、上記配線の途中に設け
られ、電気的あるいは光学的に切断可能なフェーズを備
えているので、同時に複数個のウェハテストができ、ウ
ェハテストの能率を向上できると共に、上記ウェハテス
ト後上記フェーズを切断することにより、上記ウェハテ
スト用のパッドが、パッケージングの際上記ボンディン
グ用のパッドに接続される端子の静電容量を増加させな
いようにすることができ、上記半導体集積回路装置の駆
動装置の駆動能力不足を招かないようにすることかでき
る。
第１図は本発明の半導体集積回路装置の一実施例の模式
図、第２．３図は従来の半導体集積回路装置をウェハテ
ストする様子を示す模式図である。 ２１．３１・・・半導体集積回路装置、２２．３２・・
・プローブ針、 ２３．３３・・・プローブカード、 ＰＩ−Ｆ２０．Ｆ１７０．Ｆ１８０．Ｆ１９０．Ｐ２Ｏ
０、Ｑ１７．Ｑ１８．Ｑ１９．Ｑ２０・・・ボンディン
グ用のパッド、 Ｔ１７．Ｔ１８．Ｔ１９．Ｔ２０．Ｔ１７０．Ｔ１８０
、Ｔｌ９０．Ｔ２Ｏ０・・・ウェハテスト用のパッド、 Ｆ１７０．Ｆ１８０．ＰＩ９０．Ｆ２００・・フェーズ
。 第２図
図、第２．３図は従来の半導体集積回路装置をウェハテ
ストする様子を示す模式図である。 ２１．３１・・・半導体集積回路装置、２２．３２・・
・プローブ針、 ２３．３３・・・プローブカード、 ＰＩ−Ｆ２０．Ｆ１７０．Ｆ１８０．Ｆ１９０．Ｐ２Ｏ
０、Ｑ１７．Ｑ１８．Ｑ１９．Ｑ２０・・・ボンディン
グ用のパッド、 Ｔ１７．Ｔ１８．Ｔ１９．Ｔ２０．Ｔ１７０．Ｔ１８０
、Ｔｌ９０．Ｔ２Ｏ０・・・ウェハテスト用のパッド、 Ｆ１７０．Ｆ１８０．ＰＩ９０．Ｆ２００・・フェーズ
。 第２図
Claims (1)
- （１）ボンディング用のパッドと、 上記ボンディング用のパッドに配線によって接続された
ウェハテスト用のパッドと、 上記配線の途中に設けられ、電気的あるいは光学的に切
断可能なフェーズを備えることを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25603790A JPH04133338A (ja) | 1990-09-25 | 1990-09-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25603790A JPH04133338A (ja) | 1990-09-25 | 1990-09-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133338A true JPH04133338A (ja) | 1992-05-07 |
Family
ID=17287039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25603790A Pending JPH04133338A (ja) | 1990-09-25 | 1990-09-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133338A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385225B1 (ko) * | 2001-03-23 | 2003-05-27 | 삼성전자주식회사 | 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법 |
| US7190593B2 (en) | 2001-01-30 | 2007-03-13 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| JP2010080546A (ja) * | 2008-09-24 | 2010-04-08 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
-
1990
- 1990-09-25 JP JP25603790A patent/JPH04133338A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190593B2 (en) | 2001-01-30 | 2007-03-13 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| KR100385225B1 (ko) * | 2001-03-23 | 2003-05-27 | 삼성전자주식회사 | 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법 |
| JP2010080546A (ja) * | 2008-09-24 | 2010-04-08 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
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