KR20020072780A - 액정 디스플레이용 프레임 속도 배율기 - Google Patents

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Abstract

라인 속도(fHin)와 프레임 속도(fVin)를 가지는 입력 비디오 신호의 프레임 속도를 증가시키는 방법은, 프레임 기간(1/fVin)의 일정 비율(fraction)만큼 입력 비디오 신호를 지연시키는데 단지 충분한 메모리를 통해 입력 비디오 신호를 전파하는 단계와; 지연된 비디오 신호를 fHin 보다 더 빠른 제 1 라인 속도로 가속(speed up)시키는 단계와; 입력 비디오 신호를 fHin 보다 더 빠른 제 2 라인 속도로 가속시키는 단계와; 가속된 비디오 신호와 지연된 가속된 비디오 신호를 순차적으로 한번에 한 라인씩 공급하는 단계와; 순차적으로 공급되는 라인들을 더 빠른 라인 속도에서 액정 디스플레이로 기록하여 이에 의해 각 프레임 기간 내에 라인들 중 적어도 몇몇 라인을 배수회 기록하는 단계를 포함한다. 해당 장치는: 부분 프레임 메모리; 두 개의 고속 메모리; 멀티플렉서; 및 클록 신호와 제어 신호의 소스를 포함할 수 있다.

Description

액정 디스플레이용 프레임 속도 배율기{FRAME RATE MULTIPLIER FOR LIQUID CRYSTAL DISPLAY}
본 발명의 구성(arrangement)은, 반사형 및 투과형 모두의 LCOS(Liquid Crystal On Silicon) 비디오 디스플레이 시스템 및/또는 LCD(Liquid Crystal Display) 비디오 디스플레이 시스템에 관한 것이다.
LCOS(liquid crystal on silicon)은 실리콘 웨이퍼 위에 형성된 하나의 대형 액정으로 생각할 수 있다. 실리콘 웨이퍼는 작은 판 전극의 증분 어레이(incremental array)로 분할된다. 액정의 작은 증분 구역은 각 작은 판과 공통 판에 의해 생성된 전기장의 영향을 받는다. 이러한 각 작은 판과 해당 액정 구역은 함께 이미저(imager)의 셀(cell)이라고 말하는 것이다. 각 셀은 개별적으로제어 가능한 화소에 해당한다. 공통 판 전극은 액정의 타 측에 배치된다. 각 셀, 즉 화소는, 입력 신호가 변화될 때까지 동일 세기로 조명이 유지되어 이리하여 샘플 앤 홀드(sample and hold)로서 작용한다. 화소는 음극선관의 포스퍼(phosphor)의 경우에서와 같이 감쇠하지 않는다. 공통 판 전극과 가변 판 전극의 각 세트는 이미저(imager)를 형성한다. 하나의 이미저가 각 컬러에 제공되는데, 이 경우에는 하나의 이미저는 각각 적색, 녹색, 및 청색에 대한 것이다.
30㎐의 깜빡임(flicker)을 피하기 위하여 주어진 입력 화상에 응답하여 처음에 정상 프레임(양의 화상)을 전송하고 이후에 반전된 프레임(음의 화상)을 전송함으로써 프레임 배가된 신호(frame-doubled signal)로 LCOS 디스플레이의 이미저를 구동하는 것이 전형적이다. 양의 화상과 음의 화상의 생성은, 각 화소가 양의 전기장으로 기록되고 이후에 음의 전기장으로 기록되도록 보장한다. 최종 구동 전기장은, 이미지 들러붙음(image sticking)과 궁극적으로는 그 이미저의 영구적 저하(permanent degradation)를 피하는데 필요한 제로 DC 성분(zero DC component)을 가진다. 사람의 눈은 이들 양의 화상과 음의 화상이 생성하는 화소의 브라이트니스의 평균 값에 반응하는 것으로 정하여져 있다.
구동 전압은 LCOS 어레이의 각 측의 판 전극에 공급된다. 본 발명의 구성이 속하는 현재 바람직한 LCOS 시스템에서 공통 판은 항상 약 8볼트의 전위에 있다. 이 전압은 조절가능하다. 작은 판의 어레이에 있는 각 타 판은 두 가지 전압 범위에서 동작한다. 양의 화상에 대해, 그 전압은 0볼트와 8볼트 사이에서 변화한다. 음의 화상에 대해 그 전압은 8볼트와 16 볼트 사이에서 변화한다.
이미저에 공급되며 그리하여 이미저의 각 셀에 공급되는 광은 전기장 편광된다. 각 액정 셀은 판 전극에 의해 셀에 가해지는 전기장의 제곱 평균 제곱근(RMS : root mean square) 값에 응답하여 입력 광의 편광 상태를 회전시킨다. 일반적으로 말하면, 그 셀은 가해지는 전기장의 극성(양 또는 음)에 반응하지 않는다. 오히려, 각 화소의 셀의 브라이트니스는 단지 일반적으로 그 셀에 입사하는 광의 편광 상태의 회전의 함수이다. 하지만, 실제적인 문제로서, 이 브라이트니스는 광의 동일한 편광 회전에 대해 양의 전기장 극성과 음의 전기장 극성 사이에서 다소 변화할 수 있는 것으로 발견되었다. 이 브라이트니스의 그러한 변동은 디스플레이 되는 화상의 원치 않는 깜빡임(undesirable flicker)을 야기할 수 있다.
이 실시예에서, 양의 화상 또는 음의 화상 중 어느 하나의 경우에, 8볼트에 해당하는, 셀을 구동하는 전기장이 제로 전기장의 세기에 접근할 때, 각 셀은 규정상 풀(a full on condition)에 해당하는 백색에 더 가까이 오게 된다. 예를 들어 공통 전압이 0볼트로 설정되는 다른 시스템도 가능하다. 본 명세서에 설명된 본 발명의 구성은 모든 그러한 양 및 음의 전기장 LCOS 이미저 구동 시스템(imager driving systems)에도 적용 가능하다는 것을 이해할 수 있을 것이다.
작은 판 전극에 가해지는 가변 전압이 공통 판 전극에 가해지는 전압보다 더 작은 때 화상은 양의 화상으로 정의되는데, 그 이유는 작은 판 전극 전압이 높으면 높을수록, 화소는 더 밝게 되기 때문이다. 역으로, 작은 판 전극에 가해지는 가변 전압이 공통 판 전극에 가해지는 전압보다 더 큰 때 화상은 음의 화상으로 정의되는데, 그 이유는 작은 판 전극 전압이 더 높으면 높을수록, 화소는 더 어두워지기때문이다. 화상을 양 또는 음으로 지정하는 것과, 비월주사 비디오 포맷(interlaced video format)의 필드 타입을 구별하는데 사용되는 용어는 서로 혼동되어서는 안될 것이다.
LCOS 분야의 현재 상태로는, VITO로 표시되는 공통-모드 전극 전압을 LCOS에 대해 양의 전기장 구동 및 음의 전기장 구동 사이에 정확하게 있도록 조정할 것이 요구된다. 아래 첨자 ITO 는 산화 인듐 주석 물질을 나타낸다. 이미지 들러붙음(image sticking)으로 알려져 있는 현상을 방지할 뿐만 아니라 깜빡임(flicker)을 최소화하기 위해서 평균 밸런스(average balance)가 필요하다.
이하의 설명에서, 용어 fHin은 본 명세서에서 입력 비디오 신호의 수평 주사 주파수(horizontal scanning frequency)를 나타내는데 사용된다. 용어 fVin은 입력 비디오 신호의 수직 주사 주파수를 나타내는데 사용된다. 표준 선명도 비월주사 NTSC 시스템에서 fHin은 15,750㎐(1fH) 또는 31,500㎐(2fH)일 수 있다. 전형적으로, fVin 은 NTSC에서는 60㎐이며 PAL에서는 50㎐이다. 고선명도 포맷은 ATSC에 의해 정의되었다. 용어 480p는 각 순차 (비-비월주사) 프레임 내에 480개의 비디오 라인을 가지는 비디오 신호를 말한다. 720p 비디오 신호는 각 프레임 내에 720개의 비디오 라인을 가진다. 용어 1080i는 상위 필드(top field)와 하위 필드(bottom field)에서 1,080개의 비월주사 수평 라인을 가지는 비디오 신호를 말하는데, 각 필드는 540개의 수평 라인을 가진다. 이러한 약정(convention)에 따라, 용어 720i는 프레임당 720개의 비월주사 비디오 라인을 나타내는 것이고 용어 1080p는 각 프레임 내에 순차 수평 라인 중 1080개의 순차 수평 라인을 나타내는 것이다. 전형적으로 그러한 고 선명도 시스템은 fHin ≥2fH를 가진다.
문자 n은 본 명세서에서 fHin 또는 fVin의 배수(multiple)를 나타내는데 사용된다. 예를 들어, 480p 입력 비디오 신호가 배수 n=2 만큼 가속(speeded up)된다고 가정해보자. fHin = 2fH이므로, 수평 주사 주파수는 4fH로 배가된다. 예를 들어, 동일한 480p 입력 비디오 신호가 1/n-프레임 지연을 받으며 여기서 또한 n=2 라고 해보자. 480p 입력 비디오 신호가 fVin = 60㎐을 가지기 때문에, 그 지연은 1/120초가 된다. 배수 n은 정수일 필요는 없다. 만약 fHin = 2.14fH라고 하고, n=2라 하면, 비디오 신호는 4.28fH로 가속된다. 720p 비디오 신호는 예를 들면 fHin = 3fH를 가진다. 만약 fHin = 3fH이고 n=2 라고 하면, 비디오 신호는 6fH로 가속된다.
가시적인 깜빡임(visible flicker)을 회피하기 위하여, 깜빡임을 억제하기 위해 더 높은 수직 주사 주파수, 또는 프레임 속도를 사용하는 것은 공통적인 실무이다. NTSC 시스템에서, 예를 들어, 만약 n=2라면 60㎐의 프레임 속도는 120㎐의 프레임 속도로 배가된다. PAL 시스템에서, 50㎐의 필드 속도는 100㎐의 필드 속도로 배가된다. 하지만, 더 높은 프레임 속도 또는 필드 속도는 공통 모드 전극 전압의 조정을 더 어렵게 만드는데, 그 이유는 이 깜빡임이 사람의 눈에 보이지 않기 때문이다. 오퍼레이터는 특별한 기구(special instruments) 없이는 필요한 조정을 할 수 없게 된다.
더 빠른 프레임 속도는 프레임 속도 배가기(frame rate doubler), 즉 각 화상으로 하여금 인입 비디오 신호(incoming video signal)의 각 프레임 기간 내에 두 번 주사되게 할 수 있는 회로를 필요로 하였다. 60㎐의 프레임 속도는 1/60 초의 프레임 기간을 가진다. 60㎐의 프레임 속도를 배가시키는 것은 120㎐로 주사하는 것을 요구한다. 120㎐ 프레임 속도는 1/120 초의 프레임 기간을 가진다. 만약 인입 비디오 신호가 2fH(여기서 fH는 예를 들어 표준 NTSC 수평 주사 속도)의 수평 주사 주파수와 60㎐의 표준 프레임 속도를 가진다면, 화상은 4fH와 120㎐로 디스플레이 되어야만 한다. 환언하면, 각 화상은 각 60㎐ 프레임 기간, 즉 매 1/60 초 동안 두 번 디스플레이 되어야 한다. 각 라인은 4fH로 디스플레이에 기록되어야 한다.
종래 기술에 따라, 프레임 속도 배가기는 소위 핑퐁 구성(ping-pong arrangement) 내에 두 개의 풀 프레임 메모리(full frame memory)를 사용한다. 하나의 프레임이 하나의 메모리에 기록되는 때에 다른 프레임은 다른 메모리로부터 판독되며, 그 역도 교대 방식으로 가능하다. 이 기술은 풀 프레임 기간의 비디오 지연을 항상 초래하는데 그 이유는 핑퐁 프레임 메모리 중 어느 것도 하나의 풀 프레임이 다 기록되기까지는 판독될 수 없기 때문이다. 따라서, 오디오 신호는 비디오 지연과 매치(match)하도록 지연되어야만 한다. 올바르게 구현된 비디오 가속 구성 내에 메모리의 적절한 사용을 통해 메모리 요구조건을 하나의 풀 프레임 메모리로 줄일 수 있는 것은 알려져 있었다. 하지만 배가(doubling)하는 것보다 더 큰 임의의 프레임 배율(multiplication)에 대해서는, 하나의 풀 프레임 메모리의 교대사용(alternative use)이 실행가능하지 않다. 두 개의 풀 프레임 메모리가 그러한 상황에서는 항상 요구된다.
프레임 속도 배가기를 구현하며 보다 일반적으로 프레임 속도 배율기(frame rate multiplier)를 제공하는데 있어 종래 기술의 문제점은 본 발명의 구성(arrangement)에 따라 극복된다. 본 발명의 구성에 의해 제공되는 해결책은 액정 디스플레이, 예를 들어 LCOS에 특히 적합하다. 더구나, 특정 실시예에 따른 메모리 요구조건의 절감으로 인해 더 많은 프레임 속도 배율기가 집적되게 해준다.
본 발명의 구성에 따른 프레임 속도 배율기는 인입 비디오 신호를 직접 디스플레이, 예를 들어 LCOS 디스플레이에 뿐만 아니라 프레임 속도 배율기 메모리에도 기록하여 구현될 수 있다. 프레임 속도 배가기의 경우에, 예를 들어, 이것은 1/2 프레임 메모리(one-half frame memory)가 풀 프레임 메모리 대신에 유리하게 사용되게 해주며, 요구되는 메모리 대역폭을 유리하게 줄여준다. 메모리 사이즈의 감소는 매우 중요한데, 그 이유는 1/2 프레임 메모리가 다른 기능을 제공하는 집적 회로 위에 내장될 수 있는 반면, 풀 프레임 메모리는 너무 크거나 또는 적어도 매우 고가이어서 내장될 수 없다. 더구나, 핑퐁 메모리 구성에서와 같이 프레임 속도가 증가된 비디오(frame rate multiplied video)와 매치하기 위해 오디오를 지연시키는 것이 유리하게도 꼭 필요하지는 않다. 고속 메모리(speedup memory), 예를 들어 라인 메모리가 디스플레이에 대한 입력에서의 신호를 가속시키기 위해 사용될 수 있어, LCOS 디스플레이, 예를 들어 4fH에서 동작하는 LCOS 디스플레이가 사용될 수있게 해준다.
더 작은 메모리 대역폭은 인입 신호와 동일한 대역폭을 갖는 1/2-프레임 메모리에 기록하며 이 1/2-프레임 메모리로부터 동시에 판독하는데 충분한 감소(reduction)이다. 본 발명의 이러한 실시예에서 이 대역폭은 핑퐁 구성에 필요한 대역폭의 약 2/3이다. 다른 실시예에서, 1/2-프레임 지연 이후에 있는 고속 메모리는 만약 1/2-프레임 메모리가 기록되는 속도의 두 배의 속도로 1/2-프레임 메모리가 간헐적으로 판독될 수 있다면 생략될 수 있다. 환언하면, 1/2-프레임 메모리는 또한 고속 메모리로 사용된다. 이러한 실시예는 하나 더 적은 고속 메모리를 필요로 하지만, 1/2-프레임 메모리가 인입 비디오 신호의 속도(예를 들어, 2fH) 보다 더 빠른 속도(예를 들어, 4fH)로 판독되어야 하기 때문에 메모리 대역폭에서의 감소는 없게 된다. 1/2-프레임 메모리와 두 고속 메모리는 또한 단일 메모리로 결합될 수 있다.
디스플레이에 의해 요구되는 다만 특별한 특징은 순차적으로 엄격히 단지 기록가능한 것과는 달리 선택된 임의의 행을 기록하기 위한 직접 행 주소 선택 성능(direct row address select capability)을 가지는 것이라는 것을 주목해야 할 것이다. 프레임 속도 배가기의 실시예에서, 연속적으로 기록된 행 또는 라인은 화상 높이의 절반으로 분리된다. 보다 구체적으로, 예를 들어, 480p 디스플레이에 대한 라인, 또는 행을 기록하는 시퀀스는 1, 241, 2, 242, 등이 될 것이다.
프레임 속도 배율기는 요구되는 바와 같은 LCOS 디스플레이를 구동하는 전기장의 극성을 역전(reverse)시키기 위한 다수의 다른 구조와 함께 유리하게 구현될 수 있다. 더구나, 프레임 속도 배율기는, 양의 전기장 및 음의 전기장 사이의 브라이트니스의 차이로 인한 깜빡임이 유리하게도 인식가능하지 않을 정도로 동작한다.
도 1은 본 발명의 구성에 따르며 프레임 속도 배가기로서 동작하기 위해 적응된 프레임 속도 배율기의 블록도.
도 2a는 제 1 실시예에 따라 도 1에 도시되어 있는 프레임 속도 배가기의 동작을 설명하는데 유용한 표.
도 2b는 제 2 실시예에 따라 도 1에 도시되어 있는 프레임 속도 배가기의 동작을 설명하는데 유용한 표.
도 3은 도 2의 표에 나타나 있는 프레임 속도 배가기의 동작을 요약하는데 유용한 표.
도 4a 내지 도 4g는 전기장의 극성을 제어하기 위한 제 1 구조를 설명하는데 유용한 도면.
도 5a 내지 도 5g는 전기장의 극성을 제어하기 위한 제 2 구조를 설명하는데 유용한 도면.
도 6은 본 발명의 구성에 따르며 프레임 속도 배가기로 동작하기 위해 적응된 프레임 속도 배율기의 대안적인 실시예의 블록도.
도 7은 본 발명의 구성에 따르며 프레임 속도 배가기로서 동작하기 위해 적응된 프레임 속도 배율기의 다른 대안적인 실시예의 블록도.
도 8은 본 발명의 구성에 따른 프레임 속도 배율기의 또다른 대안적인 실시예의 블록도.
도 9a 내지 도 9c는 도 7 및 도 8에 도시되어 있는 프레임 속도 배율기의 동작을 설명하는데 유용한 표.
<도면 주요 부분에 대한 부호의 설명>
14, 114, 154 : 1/2 프레임 메모리 18, 22 : 고속 메모리
26 : 멀티플렉서 30 : 액정 디스플레이
32, 232 : 제어기 소스 218 : 고속 메모리 어레이
본 발명의 구성에 따른 프레임 속도 배율기(frame rate multiplier)(10)가 도 1에 블록도 형태로 도시되어 있다. 프레임 속도 배율기는 설명을 간단하게 하기 위하여 프레임 속도 배가기(frame rate doubler)로 구현되어 있다. 프레임 속도를 n(여기서 n≥2)배만큼 증가시키는 일반적인 경우에 대한 프레임 속도 배율기는 도 8 및 도 9a 내지 도9c와 연관하여 이후에 설명된다. 입력 비디오 신호(12)는 fHin = 2fH의 수평 주사 주파수와, fVin = fV의 수직 주사 주파수를 가진다. 입력 비디오 신호(12)는 480p 포맷으로 되어 있는 것은 예시의 목적을 위하여 가정된 것이다.
입력 비디오 신호(12)는 부분 프레임 메모리(partial frame memory)(14)에 대한 입력이다. 부분 프레임 메모리는 프레임 기간(frame period)의 1/2 만큼 시간적으로 비디오 신호를 지연시키는데 사용된다. 만약 fV= 60Hz 라면, 시간적 프레임 지연은 1/fV= 1/120 초이다.
부분 프레임 메모리로부터 오는 출력 신호(16)는 2fH에 있으며 시간 지연되어 있다. 지연된 비디오 신호는 2:1 고속 메모리(2:1 speedup memory)(18)에 의해 가속된다. 고속 메모리(18)의 출력 신호(20)는 지연되고 또한 가속된다. 지연되고 가속된 비디오 신호(20)는 멀티플렉서(MUX)(26)에 대한 입력이다.
입력 비디오 신호(12)는 또한 2:1 고속 메모리(22)에 대한 입력이다. 가속된 출력 신호(24)는 멀티플렉서(26)에 대한 제 2 입력이다. 메모리(18 및 22)는 지연된 비디오를 위한 메모리와 실시간 비디오를 위한 메모리로서 각각 참조하기 위하여 식별될 수 있다. 출력 신호(20 및 24)는 각각 4fH지연된 것으로 및 4fH실시간으로 참조하기 위해 식별될 수 있다.
멀티플렉서(26)는 4fH에서 동작하는 액정 디스플레이(LCD)(30)에 연결된 출력(28)을 가진다. 현재 바람직한 실시예의 LCD는 이전에 기술된 것과 같은 실리콘 위의 액정(LCOS : liquid crystal on silicon)이다. LCD(30)는 무작위적 행 억세스 제어(random row access control)를 할 수 있는데, 즉 연속 비디오 라인이 순차적으로 LCD 매트릭스의 연속 행으로 기록될 필요가 없다. 게다가, 그러한 액정 디스플레이에서는, 각 셀, 즉 화소는 입력 신호가 변화될 때까지 동일한 세기로 조명되는 것이 유지되어, 그리하여 샘플 앤 홀드(sample and hold)로서 작동한다. 그 화소는 감쇠하지 않는다.
제어기(32)는, 부분 프레임 메모리(14), 고속 메모리(18 및 22), 멀티플렉서(26) 및 액정 디스플레이의 동작을 위한 클록 신호 및 제어 신호의 소스이다. 제어기(32)의 동작은, 예를 들어, 도 2a, 도 2b, 도 3, 도 4a 내지 도 4g, 및 도 5a 내지 도 5g의 표로 도시되어 있는 동작 특성 및 결과를 제공하도록 구속(constrained)된다.
액정 디스플레이에 공급되는 각 실시간 라인과 각 지연된 라인은 멀티플렉서에 대한 입력으로서 이용가능해야 하는데, 이 멀티플렉서는, 하나의 예로서 프레임 속도 배가기를 사용하기 위해, 입력 비디오 신호의 프레임 기간의 1/2 내에서, 가속된 비디오 라인과 동일하게 이용가능하다. 하지만, 만약 비디오 라인이 프레임 기간의 1/2 기간이 지나가기 전에 이용가능하다면 문제가 되지는 않는다. 따라서, 실시간 비디오 및 지연된 비디오의 가속 계수(speedup factor)는 2:1로 제한되어야 하는 것을 엄격히 요구하지 않는다. 가속 계수는, 만약 이것이 다른 이유로 인해 회로 설계에 편리하다고 증명된다면 더 빠르게 될 수 있다. 더구나, 실시간 비디오 및 지연된 비디오에 대한 가속 계수는 각 계수가 충분히 빠른 한 서로 동일해야 하는 것을 엄격히 요구하지 않는다.
도 2a 및 도 2b의 표는 회로(10)의 두 개의 서로다른 동작 모드를 예시한다. 도 3은 도 2a 및 도 2b 둘 모두를 위해 적절한 더 높은 준위(level)에서 동작의 개요이다. 도 1에서와 같이, 메모리(14)는 1/2 프레임 메모리이며 프레임 지연은 프레임 기간의 1/2 라고 가정된다. 각 메모리(18 및 22)에 의해 제공되는 비디오 가속은 2:1이다. 입력은 480p 2fH신호이다. 가속된 비디오는 4fH에 있으며 LCD(30)는 4fH에서 동작한다. 480p 신호는 fV=60Hz를 가진다. 메모리(14)에서 1/2 프레임 지연은 1/120 초이다.
도 2a를 참조하면, 제 1 열은 480p 입력 비디오 신호의 라인 번호와 화상 번호를 나타낸다. 행 1의 기재 사항 "P1/L1" 은 화상 1, 라인 1을 나타낸다. 행 4의 기재사항은 화상 1, 라인 240을 나타낸다. 제 2 열은 멀티플렉서(26)에 대한 2fH지연된 입력 신호(20)의 화상 및 라인 번호를 나타낸다. 제 3 열은 멀티플렉서(26)에 대한 2fH실시간 입력 신호(24)의 화상 및 라인 번호를 나타낸다. 제 4 열은 멀티플렉서(26)의 출력을 나타낸다. 제 5 열은 멀티플렉서(26)의 선택된 출력을 LCD(30)에 기록한 결과를 나타낸다. 제 6 열은 도 2a에서 참조하는데 유용하며 도 3, 도 4b 내지 도 4g 및 도 5b 내지 도 5g에 기호로 삽입되는 시퀀스 지정(Sequence designation)이다. 참조로서 시퀀스 지정을 사용하면, 시퀀스 B의 제 1 행에서, 제 2 화상의 제 1 라인은 제 1 화상의 제 1 라인에 덮어쓰는데, 즉 제 1 라인의 제 1 라인와 교체된다.
시퀀스 A와 도 1을 참조하여, 입력 비디오 신호의 화상 1의 라인 1이 고속 메모리(22)를 통해 전파한다고 가정하자. 동시에, 화상 1의 라인 1은 지연 프레임 메모리(14)를 통해 전파할 것이다. 연속 라인이 수신될 때, 라인 241은 멀티플렉서에 대한 입력 신호(24)로서 판독되는데 결과적으로 이용가능하게 된다. 그때까지, 라인 1은 지연 메모리(14) 및 고속 메모리(18)를 통해 전파하며 멀티플렉서에 대한 입력 신호(20)로서 판독되는데 이용가능하게 된다. 그후 라인 1은 LCD(30)의 라인 1에 기록하기 위한 멀티플렉서의 출력으로 선택될 수 있다. 그후, 라인 241은 LCD(30)의 라인 241에 기록하기 위한 멀티플렉서의 출력으로 선택될 수 있다. 라인 1 및 라인 241이 다 기록될 때까지 라인 2 및 라인 242는 멀티플렉서에 대한 입력으로 판독되는데 이용가능할 것이다. 라인 2가 기록되고 나서 라인 242가 따라오며, 라인 3이 기록되고 나서 라인 243이 따라오고, 이와 같이 계속된다. 이 화상은 상부 절반 및 하부 절반(top and bottom halves)에 동시에 기록된다. 디스플레이에기록되는 라인의 공간적 분리는 화상 높이의 1/2이다. 환언하면, 멀티플렉서에 이용가능한 각 쌍의 입력의 연속적으로 기록된 라인의 분리는 화상 높이의 절반이다. 물론 LCD 디스플레이는 비디오 신호를 디스플레이 하는데 필요한 것보다 더 많은 행 및/또는 열의 화소를 가지는 것이 가능하다.
위에 기술된 시퀀스는 도 2a에 보다 완전히 예시되어 있다. 큰 점( )으로 된 행은 공간을 보존하기 위해 건너뛴 행을 나타낸다. 대시(- - -)로 된 행은 멀티플렉서에 대한 두 입력 신호가 순차적으로 선택되고 기록되도록 한 장소(place)가 한 시간 시퀀스 내에서 유지되고 있는 것을 나타낸다.
시퀀스 A는 제 1 화상이 디스플레이(30)에 어떻게 기록되었는지를 기술하였다. 시퀀스 B 내지 F는 프레임 배가(doubling)가 실제 어떻게 달성되는지를 예시한다. 시퀀스 B의 제 1 행에 도시된 바와 같이, 시퀀스 B의 처음에, 제 2 화상은 프레임 속도 배율기에 대한 입력으로 시작하고 있다. 화상 2, 라인 1은 멀티플렉서에 대한 실시간 입력이며, 화상 1, 라인 241은 메모리(14)를 통해 전파하였으며 이제 멀티플렉서에 대한 지연된 입력이다. 시퀀스 B가 진행할 때, 화상 1의 상부 절반(top half)은 화상 2의 상부 절반으로 교체되며 화상 1의 하부 절반은 화상 1의 하부 절반으로 교체된다.
시퀀스 C의 제 1 행에 도시된 바와 같이, 시퀀스 C의 처음에, 제 2 화상의 하부 절반(bottom half)은 프레임 속도 배율기에 대한 입력으로 시작하고 있다. 화상 2, 라인 241은 멀티플렉서에 대한 실시간 입력이며, 화상 2, 라인 1은 메모리(14)를 통해 전파하였으며 이제 멀티플렉서에 대한 지연된 입력이다. 시퀀스C가 진행할 때 화상 2의 상부 절반은 화상 2의 상부 절반으로 교체되며 화상 1의 하부 절반은 화상 2의 하부 절반으로 교체된다.
시퀀스 D의 제 1 행에 도시된 바와 같이, 시퀀스 D의 처음에, 제 3 화상의 상부 절반은 프레임 속도 배율기에 대한 입력으로 시작하고 있다. 화상 3, 라인 1은 멀티플렉서에 대한 실시간 입력이며, 화상 2, 라인 241은 메모리(14)를 통해 전파하였으며 이제 멀티플렉서에 대한 지연된 입력이다. 시퀀스 D가 진행할 때, 화상 2의 상부 절반은 화상 3의 상부 절반으로 교체되며 화상 2의 하부 절반은 화상 2 의 하부 절반으로 교체된다.
시퀀스 E 및 F는 시퀀스 B, C, 및 D의 패턴을 따른다. 연속 화상의 상부 절반 및 하부 절반을 기록하는 패턴은 도 3에 요약되어 있다. 신규(New) 또는 반복(Repeat)이라고 표제 붙은 열(column)은 주어진 상부 절반 또는 하부 절반이 첫 번째로 기록되었는지 또는 두 번째로 기록되었는지 여부를 나타낸다. 오른 손 열(right hand column)에는 그리스 문자와 그 다음에 오는 번호가 있는데, 이는 연속 시퀀스에서 화상의 상부 절반 및 하부 절반의 기록(writing)을 링크한다. 각 시퀀스는 완성하는데 프레임 기간의 1/2를 필요로 한다는 것을 다시 한번 주의하여야 할 것이다. 따라서, 매 연속 시퀀스 쌍(예를 들어, BC, CD, DE, 등)은 완성하는데 하나의 풀 프레임 기간(full frame period)을 요구한다.
첫 번째 예로서,은 첫 번째로 화상 1의 하부 절반이 디스플레이에 기록되는 것을 나타낸다.은 첫 번째로 화상 2의 상부 절반이 디스플레이에 기록되는 것을 나타낸다.는 두 번째로 화상 2의 하부 절반이 디스플레이에 기록되는 것을 나타낸다.는 두 번째로 화상 2의 상부 절반은 디스플레이에 기록되는 것을 나타낸다.
두 번째 예로서,으로 시작하는 시퀀스를 생각해보자.은 첫 번째로 화상 4의 하부 절반이 디스플레이에 기록되는 것을 나타낸다.은 첫 번째로 화상 5의 상부 절반이 디스플레이에 기록되는 것을 나타낸다.2는 두 번째로 화상 4의 하부 절반이 디스플레이에 기록되는 것을 나타낸다.2는 두 번째로 화상 5의 상부 절반이 디스플레이에 기록되는 것을 나타낸다.
각 예에서, 두 개의 상부 화상 절반과 두 개의 하부 화상 절반이 하나의 프레임 기간 내의 액정 디스플레이 내로 기록되었다. 프레임 속도는 이리하여 2배만큼 증가되었다.
양 극성 전기장과 음 극성 전기장의 평균 DC 준위가 바람직하게는 0인 것을 기억하여야 한다. 디스플레이의 라인 즉 행 준위에서, 각 행은 전기장 극성에 대하여 50% 듀티 사이클로 바람직하게 구동된다. 멀티플렉서에 대한 지연된 입력 및 실시간 입력은 출력으로서 항상 교대로 선택되는 것처럼 보인다. 이것은 일반적으로 본 발명의 구성에서는 사실이며 도 2b에 도시된 실시예에서는 엄격히 사실이지만, 도 2a의 실시예의 경우에서는 엄격하게 그러하지는 않다. 사실, 이것은 도 2a 및 도 2b로 나타나 있는 실시예 사이의 단지 차이이며, 도 2a의 경우와 같이 도 2b의 매 행마다의 기술(row by row description)은 불필요하다. 사실, 도 3의 개요는 두 실시예에 모두 적용된다.
각 시퀀스의 멀티플렉서로부터 나오는 제 1 행 출력은, 주어진 화상의 제 1 라인, 즉 P1/L1, P2/L1, P2/L1, P3/L1, P3/L1 등이라는 것을 도 2a에서 볼 수 있다. 시퀀스 B의 처음에, 멀티플렉서의 제 1 출력은 실시간 입력 P2/L1이다. 시퀀스 C의 처음에, 멀티플렉서의 제 1 출력은 지연된 입력 P2/L1 이다. 그러나, 시퀀스 B의 마지막 출력, 즉 P1/L480은 또한 지연된 출력이었다. 따라서, 멀티플렉서에 대한 입력의 교대 선택은 바람직하게는 50% 듀티 사이클을 유지하기 위해 주기적으로 인터럽트된다.
각 시퀀스의 멀티플렉서로부터 나오는 제 1 행 출력은, 주어진 화상의 제 1 라인, 즉 P1/L241, P2/L1, P2/L241, P3/L1, P3/L241 등이라는 것을 도 2b에서 볼 수 있다. 만약 멀티플렉서 선택이 도 2b에서와 같이 항상 교대하면, 라인을 기록하는 이후의 시퀀스는 두 개의 연속 화상에 대해 일어날 것이다:1, 241, 2, 242, 3, 는, 라인 1이 다시 기록되기 전에 기록된 480개의 라인이 있게 된다. 이중 밑줄로 된 두 번째 시퀀스 부분에서는, 라인 1이 다시 기록되기 전에 기록된 479개의 라인이 있게 된다. 이것은 50% 듀티 사이클과는 작은 편차(deviation)를 나타낸다.
도 2a의 실시예는 50% 듀티 사이클을 달성하지만 멀티플렉서의 보다 복잡한 동작을 요구한다. 도 2b의 실시예는 50% 듀티 사이클과는 다소 벗어나지만, 만약 액정 디스플레이가 이 편차를 허용(tolerate)할 수 있다면, 프레임 속도 배율기의 동작은 덜 복잡하다.
전기장의 극성은 본 발명의 구성에 따라 처리될 수 있다. 전기장 극성을 처리하기 위한 제 1 구조는 도 4a 내지 도 4g에 도시되어 있다. 전기장 극성을 처리하기 위한 제 2 구조는 도 5a 내지 도 5g에 도시되어 있다. 이들 대표적인 구조 각각은 도 2a 또는 도 2b에 따라 동작되는 도 1의 실시예와 함께 사용될 수 있을 뿐만 아니라 도 6, 도 7 및 도 8에 도시된 다른 실시예와도 사용될 수 있다.
도 4a는 도 4b 내지 도 4g를 이해하기 위한 열쇠이다. 백색 배경(40)은 양의 전기장 극성을 갖는 액정 디스플레이를 나타내며, 회색 배경(42)은 음의 전기장 극성을 갖는 액정 디스플레이를 나타낸다. 도 4b의 액정 디스플레이(44)는 상부 절반(46)과 하부 절반(48)을 가진다. 시퀀스 B 동안, 예를 들어, 디스플레이(44)는 각 상부 절반과 하부 절반에 있는 음의 극성 전기장으로 구동된다. 구동 전기장의 극성은 도 4c에 도시된 바와 같이 시퀀스 C의 처음에 양으로 역전된다. 구동 전기장의 극성은 도 4d에 도시된 바와 같이 시퀀스 D의 처음에 음으로 역전된다. 구동 전기장 극성은 도 4e에 도시된 바와 같이 시퀀스 E의 처음에 양으로 역전된다. 전기장 극성은 도 4f 및 도 4g에 도시된 바와 같이 교대를 계속한다. 본 실시예는, 예를 들어, 멀티플렉서가 풀 화상 높이(full picture height)를 구성하는 개수의 라인에 공급할 때마다, 이 예에서는 매 480개의 라인마다, 구동 전기장 극성을 변화시켜서 구현될 수 있다. 환언하면 각 시퀀스의 제 1 라인을 기록하기 전에 구현될 수 있다.
도5a는 도 5b 내지 도 5g를 이해하기 위한 열쇠이다. 액정 디스플레이(50)는 상부 절반(52)과 하부 절반(54)을 가진다. 상부 절반과 하부 절반 중 어느 하나는양의 전기장으로 항상 기록되는 반면, 상부 절반과 하부 절반 중 다른 하나는 음의 전기장으로 항상 기록된다. 더욱이, 상부 절반과 하부 절반의 각각은 교대하는 극성 전기장으로 연속적이며 완전하게 기록된다. 백색 배경은 양의 전기장 극성을 갖는 액정 디스플레이를 나타내며 회색 배경은 음의 전기장 극성을 갖는 액정 디스플레이를 나타낸다. 도 5b의 액정 디스플레이(56)는 상부 절반(58)과 하부절반(60)을 가진다. 시퀀스 B 동안, 예를 들어, 디스플레이(56)가 상부 절반(58)에서는 음의 극성 전기장으로 구동되며, 하부 절반(60)에서는 양의 극성 전기장으로 구동된다. 상부 절반과 하부 절반의 각각에 대한 구동 전기장 극성은 도 5c에 도시된 바와 같이 시퀀스 C의 처음에 역전된다. 상부 절반과 하부 절반의 각각에 대한 구동 전기장 극성은 도 5d에 도시된 바와 같이 시퀀스 D의 처음에 다시 역전된다. 상부 절반과 하부 절반의 각각에 대한 구동 전기장 극성은 도 5e, 도 5f, 및 도 5g에 도시된 바와 같이 계속 역전된다. 이 구조는 각 라인에 대한 구동 전기장 극성이 멀티플렉서의 각 출력 라인에 따라 역전되는 것을 요구한다.
도 6은 다른 실시예를 예시한다. 프레임 속도 배가기로 구현된 프레임 속도 배율기(100)는, 부분 프레임(14)과 고속 메모리(18)가 단일 프레임 메모리(114)로 교체된 것 외에는 도 1의 프레임 속도 배율기(10)와 동일하다. 메모리(114)는 부분 프레임 지연과 비디오 가속 모두를 제공한다. 이 실시예는 하나 더 적은 고속 메모리(one less speedup memory)를 요구하지만, 여기에는 1/2-프레임 메모리가 인입 비디오 신호의 속도(예를 들어, 2fH)보다 더 빠른 속도(예를 들어, 4fH)로 판독하여야 하기 때문에, 메모리 대역폭의 감소가 없게 된다. 모든 다른 측면에서, 이 실시예의 동작은 도 1에 도시된 것과 동일하다. 도 6의 실시예는 예를 들어, 도 2a, 도 2b, 도 3, 도 4a 내지 도 4g 및 도 5a 내지 도 5g에 설명된 바와 같이 동작될 수 있다.
도 7은 또다른 대안적인 실시예를 예시한다. 프레임 속도 배가기로 구현되는 프레임 속도 배율기(150)는, 부분 프레임 메모리(14), 고속 메모리(18), 및 고속 메모리(22)가 단일 메모리(154)로 교체되어 있는 점 이외에는 도 1의 프레임 속도 배율기(10)와 동일하다. 메모리(154)는 입력 비디오 신호(12)의 지연된 버전(delayed version)과 실시간 버전 모두에 대해 부분 프레임 지연 및 비디오 가속 모두를 제공한다. 실시간 비디오 라인과 지연된 비디오 라인이 본 명세서에 설명된 방법에 따라 교대로 판독되며, 가속되며, 이후 액정 디스플레이에 공급될 수 있도록 판독 포트(read port)는 선택적으로 주소지정 가능해야 하는 것이 필요하다. 모든 데이터 조작은, 제어기(32)의 해당 동작에 반영되는, 메모리(154)의 판독 포트를 제어하는 것으로부터 일어난다. 이러한 실시예는 고속 메모리와 지연 메모리 둘 모두로 기능하는 단 하나의 메모리를 필요로 한다. 도 6의 실시예에서와 같이, 여기에는 1/2-프레임 메모리가 인입 비디오 신호의 속도(예를 들어, 2fH)보다 더 빠른 속도(예를 들어, 4fH)로 판독하여야 하기 때문에, 메모리 대역폭에서의 감소는 없게 된다. 더구나, 1/2-프레임 메모리는, 특히 도 2a에 의해 나타나 있는 실시예에 따라 동작하도록, 예를 들어 한 라인의 1/2에서 수 개의 라인의 범위 내에서, 한 프레임의 절반보다 다소 더 커야 한다는 것이 기대된다. 따라서, 1/2-프레임 메모리(154)의 사이즈는 한 프레임의 약() 절반이다. 집적 회로로 메모리를 구현하는 이점에 대하여, 필요한 여분의 라인은 실제적 중요성이 없다. 이러한 측면에서, 메모리(154)는 여전히 꽤 1/2-프레임 메모리로 일반적으로 지칭된다. 모든 다른 측면에서, 이러한 실시예의 동작은 도 1에 도시된 것과 동일하다. 도 6의 실시예는 예를 들어 도 2a, 도 2b, 도 3, 도 4a 내지 도 4g 및 도 5a 내지 도 5g에 설명된 바와 같이 동작될 수 있다.
도 8에 도시된 프레임 속도 배율기(200)는 프레임 속도 배율기가 n≥2 인 때 어떻게 동작하도록 적응되는지를 예시한다. 부분 프레임 메모리(214)는 동일 지연을 제공하는 배수개의 출력 탭(multiple output tap)(216A, 216B, 216C, 등)을 가진다. n-1개의 고속 메모리의 어레이(218)는 고속 메모리(218A, 218B, 218C, 등)를 포함한다. n:1 고속 메모리는 메모리(214)의 각 지연된 출력에 제공된다. 각 고속 메모리는 멀티플렉서(226)에 대한 선택가능 입력인 출력(220A, 220B, 220C, 등)을 제공한다. 출력(24)을 갖는 실시간 고속 메모리(22)의 동작은 동일하다. 여기에는 이 어레이(218) 내에 n-1개의 고속 메모리가 있으며 회로(200) 내에 n개의 고속 메모리가 있다. 실시간 고속 메모리가 어레이(218)의 일부로 간주되는지 또는 그 일부로 간주되지 않는지의 여부는 편의의 문제이다.
액정 디스플레이의 동작은, 화상이 n개의 부분으로 디스플레이 내에 기록되는 한, 변경된다. 만약 예를 들어 n=3이라면, 화상은 상부 부분, 중간 부분, 및 하부 부분의 세 부분(top, middle and bottom thirds)으로 분할되고 처리된다. 각 세 부분은 160개의 라인을 가진다. 프레임 메모리의 출력 탭은 프레임 기간의 1/3 및프레임 기간의 2/3에서 타이밍을 맞추어야 한다. 480p 비디오 신호에서 n=3에 대해 라인당 기록하는 시퀀스는 예를 들어 1, 161, 321, 2, 162, 322, 3, 163, 323 등일 수 있다. 만약 예를 들어 n=4라면, 화상은 상부 부분, 중간 위 부분, 중간 아래 부분 및 하부 부분의 네 부분(top, upper middle, lower middle and bottom fourths)으로 분할되고 처리된다. 각 네 부분은 120개의 라인을 가진다. 프레임 메모리의 출력 탭은 프레임 기간의 1/4, 프레임 기간의 1/2, 및 프레임 기간의 3/4에서 타이밍을 맞추어야 한다. 480p 비디오 신호에서 n=4에 대해 라인당 기록하는 시퀀스는 예를 들어, 1, 121, 241, 361, 2, 122, 242, 362, 3, 123, 243, 363 등일 수 있다. 이 실시예의 보다 상세한 동작은 도 2a, 도 2b 및 도 3에서 행해졌던 것과 같이 예시하고 설명하기에는 매우 지루하다. 하지만, 해당 분야에 숙련된 사람들은 이전의 실시예의 설명에 기초하여 프레임 속도 배율기(200)의 성능과 사이즈를 확장하는데 어려움을 겪지 않을 것이다. 예를 들어, n=3일 때, 지연 메모리의 사이즈는 프레임 메모리의 2/3이어야 한다는 것을 주목하여야 한다. n=4일 때, 지연 메모리의 사이즈가 프레임 메모리의 3/4이어야 한다. 그러므로, 더 높은 프레임 배율 속도(frame multiplication rates)에 대한 댓가(trade-off)는, 제어기(232)에 의해 발생된 제어 신호와 클록 신호의 보다 복잡한 세트 뿐만 아니라 보다 더 큰 프레임 메모리를 필요로 한다. 이전의 설명으로 볼 때, 예를 들어 1< n< 2일 때는 몇몇 상황 하에서 각 화상의 모든 라인이 한번 보다 더 많이 기록되는 것은 아니라는 것을 해당 분야에 숙련된 사람이라면 이해할 수 있을 것이다. 프레임 속도 배율기(200)에 의해 구현되는 모든 동작이 도 7에 도시된 바와 같은 단일 메모리를 갖는 프레임 속도 배율기에 의해 구현될 수 있다는 것을 주목하여야 한다. 따라서, 도 9a 내지 도 9c에 있는 표는 도 7 및 도 8 모두에 적절하다.
도 9a는 fVin이 50Hz 또는 60Hz인 때 n=2, 3, 또는 4에 대해 가속된 비디오 신호의 프레임 기간을 예시하는 표이다. 도 9b는 fHin가 fH, 2fH및 3fH인 때, n=2, 3, 또는 4에 대해 가속된 비디오 신호의 수평 주사 주파수(nfHin)를 예시하는 표이다.
도 9c는 n=2, 3, 및 4에 대해 프레임 속도 배율기의 동작 파라미터와 구조를 요약하는 표이다. n=2인 때, 메모리(214)의 사이즈는 한 프레임의 1/2이며, 여기에는 2개의 고속 메모리가 있으며 그 출력은 도 1에서와 같이 서로에 대해 한 프레임의 1/2만큼 지연되어야 한다. n=3인 때, 메모리(214)의 사이즈는 한 프레임의 2/3이며, 여기에는 어레이(218) 내에 2개의 고속 메모리, 합쳐 3개의 고속 메모리가 있으며, 그 출력은 서로에 대해 한 프레임 기간의 1/3만큼 지연되어야 한다. n=4인 때, 메모리(214)의 사이즈는 한 프레임의 3/4이며, 여기에는 어레이(218) 내에 3개의 고속 메모리, 합쳐 4개의 고속 메모리가 있으며, 그 출력은 서로에 대해 한 프레임 기간의 1/4만큼 지연되어야 한다.
본 명세서에서 설명된 방법은 배율 계수(multiplication factor) n>1인 경우 모든 프레임 배율기에 일반적으로 적용가능 하다는 것을 해당 분야에서 숙련된 사람이라면 이제 이해할 수 있을 것이다. 예를 들어, n=1.5의 배율 계수는 50Hz 프레임 속도 입력 신호가 깜빡임을 회피하기 위하여 유리하게 75Hz로 증가된 프레임 속도일 수 있는 경우의 상황을 나타낼 수 있다. 하지만, 본 명세서에 설명된 방법의 하드웨어 구현이 n≥2인 때와 좀더 구체적으로 n이 또한 정수인 때에 유리하게 보다 용이하다는 것을 이제 또한 이해할 수 있을 것이다.
상술된 바와 같이, 본 발명의 구성은, 반사형 및 투과형 모두의 LCOS(Liquid Crystal On Silicon) 비디오 디스플레이 시스템 및/또는 LCD(Liquid Crystal Display) 비디오 디스플레이 시스템에 이용가능하다.

Claims (32)

  1. 라인 속도(fHin)와 프레임 속도(fVin)를 가지는 입력 비디오 신호의 프레임 속도를 증가시키는 방법으로서,
    프레임 기간(1/fVin)의 일정 비율(fraction)만큼 상기 입력 비디오 신호를 지연하는데 단지 충분한 메모리를 통해 상기 입력 비디오 신호를 (14에서) 전파하는 단계와,
    상기 지연된 비디오 신호를 fHin 보다 더 빠른 제 1 라인 속도로 (18에서) 가속하는 단계와,
    상기 입력 비디오 신호를 fHin 보다 더 빠른 제 2 라인 속도로 (22에서) 가속시키는 단계와,
    상기 가속된 비디오 신호와 상기 지연되고 가속된 비디오 신호를 순차적으로 한번에 한 라인씩 (26에서) 공급하는 단계와,
    상기 순차적으로 공급되는 라인을 상기 더 빠른 라인 속도로 액정 디스플레이(30) 내에 기록하여, 이에 의해 각 상기 프레임 기간 내에 상기 라인 중 적어도 몇몇 라인을 배수번(multiple times) 기록하는 단계를
    포함하는, 프레임 속도 증가 방법.
  2. 제 1 항에 있어서, 복수개의 지연된 출력 비디오 신호를 공급하는 단계와,
    상기 복수개의 지연된 비디오 신호 각각을 상기 제 1 및 제 2의 더 빠른 라인 속도로 가속하는 단계와,
    상기 기록 단계 동안 상기 가속된 비디오 신호 모두를 순차적으로 공급하는 단계를 포함하는, 프레임 속도 증가 방법.
  3. 제 1 항에 있어서, 상기 가속된 비디오 신호의 다수의 연속 라인을 공급하기 위해 (32를 사용하여) 상기 공급 단계를 주기적으로 인터럽트하는 단계와,
    상기 지연되고 가속된 비디오 신호의 다수의 연속 라인을 공급하기 위해 (32를 사용하여) 상기 공급 단계를 주기적으로 인터럽트하는 단계와,
    상기 액정 디스플레이 위의 동일한 라인-번호 위치에 라인을 기록하는 사이에 일정한 시간 간격을 유지하기 위해 (32를 사용하여) 상기 인터럽트 하는 단계를 교대시키는 단계를 포함하는, 프레임 속도 증가 방법.
  4. 제 1 항에 있어서, 실리콘 위의 액정 디스플레이(liquid crystal on silicon display)에 상기 라인을 기록하는 단계를 포함하는, 프레임 속도 증가 방법.
  5. 제 1 항에 있어서, 집적 회로 내에 내장된 메모리를 통해 상기 입력 비디오 신호를 전파하는 단계를 포함하는, 프레임 속도 증가 방법.
  6. 제 1 항에 있어서, 상기 프레임 기간의 (n-1)/n 만큼 상기 입력 비디오 신호를 지연하는데 단지 충분한 메모리를 통해 상기 입력 비디오 신호를 전파하는 단계를 포함하며, 여기서 n 은 상기 프레임 증가의 배율 계수(multiplication factor)인, 프레임 속도 증가 방법.
  7. 제 1 항에 있어서, 상기 입력 비디오 신호의 상기 프레임 속도를 적어도 배가(doubling)하는 단계와,
    상기 액정 디스플레이에 상기 라인 각각을 배수번(multiple times) 기록하는 단계를 포함하는, 프레임 속도 증가 방법.
  8. 제 1 항에 있어서, 상기 지연된 비디오 신호와 상기 입력 비디오 신호를 fHin 보다 더 빠른 동일한 라인 속도로 가속하는 단계를 포함하는, 프레임 속도 증가 방법.
  9. 라인 속도(fHin)와 프레임 속도(fVin)를 가지는 입력 비디오 신호의 프레임 속도를 배가(doubling)하는 방법으로서,
    프레임 기간(1/fVin)의 1/2만큼 상기 입력 비디오 신호를 지연시키는데 단지 충분한 메모리를 통해 상기 입력 비디오 신호를 (14를 사용하여) 전파하는 단계와,
    상기 지연된 비디오 신호를 fHin 보다 더 빠른 제 1 라인 속도로 (18을 사용하여) 가속하는 단계와,
    상기 입력 비디오 신호를 fHin 보다 더 빠른 제 2 라인 속도로 (22를 사용하여) 가속하는 단계와,
    상기 가속된 비디오 신호와 상기 지연되고 가속된 비디오 신호를 순차적으로 한번에 한 라인씩 (26을 사용하여) 공급하는 단계와,
    상기 순차적으로 공급되는 라인을 상기 더 빠른 라인 속도로 액정 디스플레이(30)에 기록하여, 이에 의해 각 상기 프레임 기간 내에 상기 라인 각각을 두 번 기록하는 단계를 포함하는, 프레임 속도 배가 방법.
  10. 제 9 항에 있어서, 상기 가속된 비디오 신호의 다수의 연속 라인을 공급하기 위해 (32를 사용하여) 상기 공급 단계를 주기적으로 인터럽트하는 단계와,
    상기 지연되고 가속된 비디오 신호의 다수의 연속 라인을 공급하기 위해 (32를 사용하여) 상기 공급 단계를 주기적으로 인터럽트하는 단계와,
    상기 액정 디스플레이 위의 동일한 라인-번호 위치에 라인을 기록하는 사이에 일정한 시간 간격을 유지하기 위해 (32를 사용하여) 상기 인터럽트 단계를 교대시키는 단계를 포함하는, 프레임 속도 배가 방법.
  11. 제 9 항에 있어서, 상기 라인을 실리콘 위의 액정 디스플레이에 기록하는 단계를 포함하는, 프레임 속도 배가 방법.
  12. 제 9 항에 있어서, 집적 회로 내에 내장된 메모리를 통해 상기 입력 비디오신호를 전파하는 단계를 포함하는, 프레임 속도 배가 방법.
  13. 제 9 항에 있어서, 상기 지연된 비디오 신호와 상기 입력 비디오 신호를 2fHin의 동일한 라인 속도로 가속하는 단계를 포함하는, 프레임 속도 배가 방법.
  14. 라인 속도(fHin)와 프레임 속도(fVin)를 가지는 입력 비디오 신호(입력 비디오)에 대한 프레임 속도 배율기(frame rate multiplier)로서,
    프레임 기간(1/fVin)의 일정 비율동안 상기 입력 비디오 신호를 지연시키는데 단지 충분할만큼 큰 최대 요구되는 데이터 저장 성능(maximum required data storage capacity)을 가지는, 상기 입력 비디오 신호를 위한 제 1 메모리(214)와,
    상기 지연된 비디오 신호를 fHin 보다 더 빠른 제 1 라인 속도로 가속하기 위한 제 2 메모리(218)와,
    상기 입력 비디오 신호를 fHin 보다 더 빠른 제 2 라인 속도로 가속하기 위한 제 3 메모리(22)와,
    두 개의 상기 가속된 비디오 신호를 수신하며 액정 디스플레이(30)에 기록하기 위해 한 번에 한 라인씩 상기 가속된 비디오 신호를 공급하기 위해 연결된 멀티플렉서(26)와,
    클록 신호와 제어 신호의 소스(232)로서, 상기 소스는 상기 멀티플렉서에 의해 상기 액정 디스플레이로 공급되는 연속 라인이 상기 제 2 메모리 및 제 3 메모리로부터 상기 더 빠른 라인 속도로 교대로 유래(originate)되도록, 상기 메모리의 각각에, 상기 멀티플렉서에, 및 상기 액정 디스플레이에 연결되며, 상기 공급되는 라인 중 적어도 몇몇 라인은 각 상기 프레임 기간 내에 상기 액정 디스플레이에 배수번(multiple times) 공급되는, 소스(232)를
    포함하는, 프레임 속도 배율기.
  15. 제 14 항에 있어서, 상기 제 1 메모리(214)의 상기 최대 요구되는 데이터 저장 성능은 한 프레임의 (n-1)/n이며, 여기서 n 은 상기 프레임 속도 배율기의 배율 계수인, 프레임 속도 배율기.
  16. 제 15 항에 있어서, 상기 제 1 메모리(214)는 n-1개의 지연된 출력 비디오 신호(216A, 216B, 216C)를 공급하기 위한 n-1개의 출력을 구비하며, 여기서 n≥2인, 프레임 속도 배율기.
  17. 제 16 항에 있어서, 상기 제 1 메모리와, 상기 n-1개의 지연된 출력 비디오 신호를 상기 더 빠른 라인 속도로 가속하기 위한 상기 멀티플렉서에 연결된 n-1개의 메모리(218A, 218B, 218C)를 포함하며, 상기 멀티플렉서에 의해 상기 액정 디스플레이에 공급되는 상기 라인은 상기 제 3 메모리(22)와 상기 n-1개의 메모리로부터 순차적으로 유래하는, 프레임 속도 배율기.
  18. 제 14 항에 있어서, 상기 클록 신호 및 제어 신호의 소스는 동작 모드를 제공하며, 상기 동작 모드에서 상기 멀티플렉서는
    상기 라인을 상기 액정 디스플레이로 공급하는 것을 주기적으로 인터럽트하며,
    상기 주기적인 인터럽트 동안 상기 액정 디스플레이로 상기 제 2 메모리로부터 다수의 연속 라인 또는 상기 제 3 메모리로부터 다수의 연속 라인을 공급하며,
    상기 액정 디스플레이 위의 동일한 라인-번호 위치에 라인을 기록하는 사이에 일정한 시간 간격을 유지하기 위해 상기 제 2 메모리 또는 제 3 메모리로부터 상기 다수의 연속 라인을 교대로 선택하도록 제어되는, 프레임 속도 배율기.
  19. 제 14 항에 있어서, 상기 프레임 속도 배율기는 집적 회로로 적어도 부분적으로 집적되어 형성되는, 프레임 속도 배율기.
  20. 제 19 항에 있어서, 상기 제 1 메모리는 집적 회로에 집적되어 형성되는, 프레임 속도 배율기.
  21. 제 14 항에 있어서, 상기 제 1 메모리와 제 2 메모리는 상기 입력 비디오 신호를 지연시키고 또한 가속시키기 위해 단일 메모리로 기능적으로 결합되는, 프레임 속도 배율기.
  22. 제 14 항에 있어서, 상기 제 1, 제 2, 및 제 3 메모리는 상기 지연된 입력 비디오 신호를 지연시키고 또한 가속시키기 위해 및 상기 입력 비디오 신호를 가속시키기 위해 단일 메모리로 기능적으로 결합되는, 프레임 속도 배율기.
  23. 제 14 항에 있어서, 상기 제 1 및 제 2의 더 빠른 라인 속도는 동일한, 프레임 속도 배율기.
  24. 라인 속도(fHin)(2fH)와 프레임 속도(fVin)를 가지는 입력 비디오 신호(입력 비디오)에 대한 프레임 속도 배가기(frame rate doubler)로서,
    프레임 기간(1/fVin)의 1/2 동안 상기 입력 비디오 신호를 지연시키기 위한 제 1 메모리(14)와,
    상기 지연된 비디오 신호(2fH지연된)를 fHin 보다 더 빠른 제 1 라인 속도(4fH지연된)로 가속시키기 위한 제 2 메모리(18)와,
    상기 입력 비디오 신호를 fHin 보다 더 빠른 제 2 라인 속도(4fH실시간)로 가속시키기 위한 제 3 메모리(22)와,
    두 개의 상기 가속된 비디오 신호를 수신하며 상기 가속된 비디오 신호를 액정 디스플레이(30)에 기록하기 위해 한번에 한 라인씩 공급하기 위해 연결된 멀티플렉서(26)와,
    클록 신호와 제어 신호의 소스(32)로서, 상기 소스는 상기 멀티플렉서에 의해 상기 액정 디스플레이로 공급되는 연속 라인은 상기 제 2 메모리 및 제 3 메모리로부터 상기 더 빠른 라인 속도로 교대로 유래하도록, 상기 메모리의 각각에, 상기 멀티플렉서에, 및 상기 액정 디스플레이에 연결되며, 상기 공급되는 라인 각각은 각 상기 프레임 기간 내에 상기 액정 디스플레이로 두 번 공급되는, 소스(32)를
    포함하는, 프레임 속도 배가기.
  25. 제 24 항에 있어서, 상기 제 1 메모리(14)는 한 프레임의 1/2의 최대 요구되는 데이터 저장 성능을 가지는, 프레임 속도 배가기.
  26. 제 24 항에 있어서, 상기 클록 신호와 제어 신호의 소스(32)는 동작 모드를 제공하며, 상기 동작 모드에서 상기 멀티플렉서(26)는
    상기 라인을 상기 액정 디스플레이(30)에 공급하는 것을 주기적으로 인터럽트하며,
    상기 주기적 인터럽트 동안 상기 액정 디스플레이로 상기 제 2 메모리(18)로부터 n 개의 연속 라인 또는 상기 제 3 메모리(22)로부터 n 개의 연속 라인을 공급하며,
    상기 액정 디스플레이(30) 위의 동일한 라인-번호 위치에 라인을 기록하는 사이에 일정한 시간 간격을 유지하기 위하여 상기 제 2 메모리(18) 또는 제 3 메모리(22)로부터 상기 n 개의 연속 라인을 교대로 선택하도록 제어되는, 프레임 속도 배가기.
  27. 제 24 항에 있어서, 상기 액정 디스플레이는 실리콘 위에 액정(liquid crystal on silicon)을 포함하는, 프레임 속도 배가기.
  28. 제 24 항에 있어서, 상기 프레임 속도 배가기는 적어도 일부분이 집적 회로에 집적되어 형성되는, 프레임 속도 배가기.
  29. 제 28 항에 있어서, 상기 제 1 메모리는 상기 집적 회로에 집적되어 형성되는, 프레임 속도 배가기.
  30. 제 24 항에 있어서, 상기 제 1 메모리와 제 2 메모리는 상기 입력 비디오 신호를 지연시키고 또한 가속시키기 위하여 단일 메모리로 기능적으로 결합되는, 프레임 속도 배가기.
  31. 제 24 항에 있어서, 상기 제 1 메모리(14), 제 2 메모리(18), 및 제 3 메모리(22)는 상기 지연된 입력 비디오 신호를 지연시키고 가속시키며 그리고 상기 입력 비디오 신호를 가속시키기 위하여 단일 메모리로 기능적으로 결합되는, 프레임 속도 배가기.
  32. 제 24 항에 있어서, 상기 제 1 및 제 2 더 빠른 속도는 동일한, 프레임 속도배가기.
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