JP4707921B2 - フレームレートを逓倍する方法、フレームレートマルチプライヤおよびフレームレートダブラ - Google Patents
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Description
【発明の属する技術分野】
本発明は、フレームレートを逓倍する方法、フレームレートマルチプライヤ(フレームレート逓倍器:frame rate multiplier)およびフレームレートダブラ(フレームレート2逓倍器:frame rate doubler)に関するものである。
【0002】
さらに詳述すると、本発明は、反射式および透過式の、LCOS(Liquid Crystal On Silicon)および/またはLCD(液晶表示装置)ビデオ表示システムの分野に適用可能な、フレームレートを逓倍する方法、フレームレートマルチプライヤおよびフレームレートダブラに関するものである。
【0003】
【従来の技術】
LCOS(Liquid Crystal On Silicon)は、シリコンウェハ上に形成された1つの大きな液晶と考えられる。シリコンウェハは、小さなプレート電極(plate electrode)のインクリメンタルアレイ(incremental array)に分割される。液晶の小さなインクリメンタル領域(incremental region)は、それぞれの小さなプレートおよび共通のプレートによって生じる電界の影響を受ける。それぞれの小さなプレートおよび対応する液晶領域を合わせて、イメージャのセルと呼ばれる。それぞれのセルは、個々の制御可能なピクセルに対応する。共通プレート電極が液晶の向かい側に配置される。各セル、つまりピクセルは、入力信号が変わるまで同じ強度の光が当てられたままであり、サンプルアンドホールドとして機能する。ピクセルは、陰極線管の蛍光体の場合のように崩壊しない。共通プレート電極と可変プレート電極(variable plate electrodes)のそれぞれの集まりは、イメージャを形成する。色ごとに1つのイメージャが用意され、この場合、赤、緑、青にそれぞれ1つのイメージャが対応する。
【0004】
フレームを倍にした信号でLCOS表示装置イメージャを駆動して30Hzのフリッカーを防ぐのがふつうであり、それには、所定の入力画像への応答として最初に通常フレーム(ポジティブ画像)を送信し、次に反転フレーム(ネガティブ画像)を送信する。ポジティブ画像とネガティブ画像の生成により、正の電界の後に負の電界が続く形で各ピクセルが書き込まれる。得られる駆動電界は、DC成分が0であり、これが、画像のイメージスティッキング(image sticking)を防止し、最終的に、イメージャの永久的劣化を防ぐために必要である。人間の目はこれらのポジティブ画像とネガティブ画像によって生成されるピクセルの輝度の平均値に反応することがわかっている。
【0005】
駆動電圧は、LCOSアレイのそれぞれの側のプレート電極に供給される。本発明の配置が関連する好ましいLCOSシステムでは、共通プレートの電位は常に約8ボルトである。この電圧は調整可能である。小さなプレートのアレイ内の他のプレートはそれぞれ、2つの電圧範囲で動作する。ポジティブ画像については、電圧は0ボルトから8ボルトの範囲で変化する。ネガティブ画像については、電圧は8ボルトから16ボルトの範囲で変化する。
【0006】
イメージャに供給される光、したがってイメージャの各セルに供給される光は電界で偏向される。各液晶セルは、プレート電極によりセルに加えられる電界の自乗平均(RMS)値に対応して入力光の偏向を回転させる。一般的に、セルは印加される電界の極性(正負)に反応しない。むしろ、各ピクセルのセルの輝度は、一般に、セルへの入射光線の偏向の回転のみの関数として表される。しかし、実際問題として、輝度は光の同じ偏向回転であっても正極と負極とでいくぶん異なることがあることがわかっている。輝度のこのような違いにより、表示される画像に望ましくないフリッカーが発生する。
【0007】
【発明が解決しようとする課題】
画像は、小さなプレート電極に印加される可変電圧が共通プレート電極に印加される電圧よりも低い場合にポジティブ画像と定義されるが、それは、小さなプレート電極の電圧が高いほど、ピクセルが明るくなるからである。逆に、画像は、小さなプレート電極に印加される可変電圧が共通プレート電極に印加される電圧よりも高い場合にネガティブ画像と定義されるが、それは、小さなプレート電極の電圧が高いほど、ピクセルが暗くなるからである。画像に対し使用するポジティブ、ネガティブという用語と、インタレースビデオ形式の電界タイプを区別するのに用いられている用語とを混同してはならない。
【0008】
LCOSで使用されている最新技術では、VITOと表されている同相モード電極電圧の調整をLCOSの正の電界駆動と負の電界駆動とで正確に行う必要がある。下付のITOは、インジウムスズ酸化物を意味する。フリッカーを最小にするとともに、イメージスティッキングと呼ばれる現象を防ぐために収支を平均する必要がある。
【0009】
本明細書において使用されるfHinという用語はここで、入力ビデオ信号の水平走査周波数を表す。fVinという用語は、入力ビデオ信号の垂直走査周波数を表す。標準精細度インタレースNTSCシステムでは、fHinは15,750Hz(1fH)または31,500Hz(2fH)とすることができる。通常、fVinはNTSCについては60Hz、PALについては50Hzである。高精細度形式はATSCによって定められている。480pという用語は、各順次(ノンインタレース)フレームが480本の走査線で構成されるビデオ信号であることを意味する。720pビデオ信号では、各フレームのビデオ走査線は720本である。1080iという用語は、上側フィールド(top field)と下側フィールド(bottom field)でインタレース水平走査線(interlaced horizontal line)が1,080本であるビデオ信号を意味し、各フィールドは540本の水平走査線を持つ。720iという用語は、1フレームあたりインタレースビデオ走査線が720本であることを示し、1080pという用語は、1フレームあたり順次水平走査線が1,080本であることを示す。通常、このような高精細度システムではfHin≧2fHである。
【0010】
本明細書において使用される文字nは、fHinまたはfVinの倍数を表すために使用する。たとえば、480p入力ビデオ信号は倍数n=2でスピードアップされると仮定する。fHin=2fHなので、水平走査周波数は2倍の4fHとなる。たとえば、同じ480p入力ビデオ信号は1/nフレーム遅延を受けると仮定し、これもまた倍数n=2である。480p入力ビデオ信号はfVin=60Hzであるため、遅延は1/120秒である。倍数nは整数である必要はない。fHin=2.14fHであれば、ビデオ信号は4.28fHまでスピードアップされる。たとえば、720pビデオ信号はfHin=3fHである。fHin=3fHかつn=2であれば、ビデオ信号は6fHまでスピードアップされる。
【0011】
目に見えるフリッカーを防止するために、より高い垂直走査周波数を使用するか、または高いフレームレートを使用して、フリッカーを抑えるのが一般的に使われる方法である。たとえば、NTSCシステムでは、n=2であれば、フレームレート60Hzを倍にしてフレームレート120Hzとする。PALシステムでは、フィールドレート50Hzを倍にしてフィールドレート100Hzとする。しかしながら、フレームレートやフィールドレートを高くすると、フリッカーが人間の目に見えないため、同相モード電極電圧を調整するのがより困難になる。オペレータは、特殊な計測器なしで必要な調整を行うことができない。
【0012】
フレームレートを高速にするため、フレームレートダブラ、つまり、入力ビデオ信号の各フレーム期間内に2回各画像を走査できる回路が必要になった。60Hzのフレームレートではフレーム期間は1/60秒である。フレームレート60Hzを倍にするには、120Hzで走査する必要がある。120Hzのフレームレートではフレーム期間は1/120秒である。入力ビデオ信号の水平走査周波数が2fHであって、fHをたとえば標準NTSC水平走査レート、および標準フレームレート60Hzとすると、画像は4fHおよび120Hzで表示しなければならない。言い換えると、60Hzフレーム期間ごとに、つまり1/60秒ごとに2回各画像を表示する必要がある。各走査線は4fHで表示装置に書き込まなければならない。
【0013】
従来技術によれば、フレームレートダブラは2つのフルフレームメモリをいわゆるピンポン配列(ping - pong arrangement)で利用している。フレームを一方のメモリに書き込み、次のフレームを他方のメモリから読み出す動作、およびその逆の動作を交互に行う。この手法では常に、フレーム全体を書き込むまでピンポンフレームメモリを読み出せないため1フレーム期間まるまるのビデオ遅延が生じる。したがって、オーディオ信号を遅らせて、ビデオ表示に合わせる必要がある。正しく実施されたビデオスピードアップ配列でメモリを適切に利用すればメモリ要件を1フルフレームメモリに逓減できることが知られている。しかし、フレーム逓倍を2倍よりも多くすると、1フルフレームメモリの代替使用は役立たなくなる。このような状況では2フルフレームメモリが常に必要である。
【0014】
【課題を解決するための手段】
フレームレートダブラを実施する、より一般的にいうと、フレームレートマルチプライヤを実施する従来技術の問題点は本発明の構成により克服される。本発明の構成により実現される解決法は、特に、液晶表示装置、たとえばLCOSに適切なものである。さらに、いくつかの実施形態によるメモリ要件の緩和により、フレームレートマルチプライヤをより多く集積できる。
【0015】
本発明の構成によるフレームレートマルチプライヤは、入力ビデオ信号を直接表示装置、たとえばLCOS表示装置に書き込むとともにフレームレートマルチプライヤメモリにも書き込むことで実施できる。たとえば、フレームレートダブラの場合、これにより、フルフレームメモリの代わりに1/2フレームメモリを使用できて都合がよく、また必要なメモリ帯域幅も減らせるため都合がよい。メモリサイズの低減は非常に重要であるが、それは、1/2フレームメモリだと集積回路に埋め込んで他の機能を実施することができるが、フルフレームメモリだと大きすぎて、あるいは少なくとも高価すぎて埋め込めないからである。さらに、ピンポンメモリ配置の場合のように、フレームレート逓倍ビデオに合わせるためにオーディオを遅延する必要がなく都合がよい。スピードアップメモリ、たとえばラインメモリを使用して、表示装置への入力の信号をスピードアップし、LCOS表示装置を使用する、たとえば、4fHでLCOS表示装置を動作させることができる。
【0016】
メモリ帯域幅を小さくするだけで十分な低減であり、入力信号と同じ帯域幅で1/2フレームメモリとの間で同時に読み書きができる。本発明のこの実施形態の帯域幅は、ピンポン配列に必要な帯域幅の約2/3である。他の実施形態では、1/2フレームメモリを間欠的に、1/2フレームメモリを書き込む速度の2倍で読み込むことができれば、1/2フレーム遅延後のスピードアップメモリを省略できる。言い換えると、1/2フレームメモリもスピードアップメモリとして使用される。この実施形態では、1つ少ないスピードアップメモリが必要であるが、1/2フレームメモリを入力ビデオ信号のレート(たとえば、2fH)よりも高速なレート(たとえば、4fH)で読み出す必要があるため、メモリ帯域幅が低減されることはない。また1/2フレームメモリおよび両方のスピードアップメモリを組み合わせて単一のメモリにすることができる。
【0017】
表示装置に必要な特別な特性は、厳密に順次書き込めるというだけのこととは反対に、任意の選択された行を書き込む直接行アドレス選択機能を備えるだけのことであることに注意されたい。フレームレートダブラの実施形態では、連続して書き込まれる行、または走査線は、画像の高さの1/2で分けられる。もっと詳しくいうと、たとえば、480p表示装置の場合の走査線、または行の書き込みシーケンスは1、241、2、242などとなる。
【0018】
フレームレートマルチプライヤは、さまざまな方式で実施することができ、必要に応じて、LCOS表示装置を駆動する電界の極性を反転することができ都合がよい。さらに、フレームレートマルチプライヤの動作では、正の電界と負の電界の輝度の差にり発生するフリッカーを都合よく認識されないようにできる。
【0019】
本発明の実施形態では、ポジティブ画像またはネガティブ画像の場合、8ボルトに対応して、セルを駆動する電界が電界強度0に近づくと、完全オン条件に対応して各セルは白色に近づく。他のシステムも可能であり、たとえば共通電圧が0ボルトに設定されている場合である。本発明により教示される本発明の配置はこのようなすべての正および負電界LCOSイメージャ駆動システムに適用可能であることは明白であろう。
【0020】
請求項1に係わる発明は、ラインレートがfHin、フレームレートがfVinである入力ビデオ信号のフレームレートを逓倍して、n倍(nは、2以上の整数)のフレームレートfVinを有する出力信号を生成し、ランダム行アクセス制御が可能な液晶表示装置を駆動する方法であって、フレーム期間1/fVinのn分のn−1だけ前記入力ビデオ信号を遅延し、フレームレートfVinのn分の1、n分の2,・・・n分のn−1の遅延した、1つまたは複数の信号を生成するステップと、前記遅延されたビデオ信号のそれぞれを、順番に、fHinよりも高速な第1のラインレートであって、少なくともfHinのn倍の第1のラインレートまで、メモリを使用してスピードアップし、前記遅延されて、スピードアップされた、1つまたは複数の信号をマルチプレクサを介して前記液晶表示装置に、順番に、提供する(18内の)ステップと、前記入力ビデオ信号を、fHinよりも高速な第2のラインレートであって、少なくともfHinのn倍の第2のラインレートまで、他のメモリを使用してスピードアップし、スピードアップされた1つまたは複数の信号を前記マルチプレクサを介して前記液晶表示装置に、順番に、提供する(22内の)ステップと、前記スピードアップされたビデオ信号のラインと、前記遅延されて、スピードアップされたビデオ信号の1つまたは複数のラインとを、順次、交互に供給する(26内の)ステップであって、前記遅延されてスピードアップされたビデオ信号が1つの場合に、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされたビデオ信号のラインを供給するステップが一度に1ラインずつ交互に実行され、前記遅延されてスピードアップされたビデオ信号が複数の場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップが交互に実行され、かつ、前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップは、当該複数のビデオ信号のラインそれぞれを順次、一度に1ラインずつ、供給するステップと、前記順次供給されたそれぞれのラインを前記液晶表示装置に前記高速な対応するラインレートで書き込む(30内の)ステップとを備え、前記第1と第2のラインレートは、前記交互に供給するステップを実行するのに必要十分な速度を有するように、フレーム期間1/f Vin のn分の1の間に前記スピードアップされたビデオ信号のライン又は前記遅延されてスピードアップされたビデオ信号のラインの供給を完了可能な速度であることを特徴とする方法である。
【0022】
請求項2に係る本発明は、ラインレートがfHin、フレームレートがfVinである入力ビデオ信号を入力し、n倍(nは、2以上の整数)のフレームレートfVinを有する出力信号を生成し、ランダム行アクセス制御が可能な液晶表示装置を駆動する、フレームレートマルチプライヤであって、前記入力ビデオ信号を格納する第1のメモリ(214)を使用し、フレーム期間1/fVinの(n−1)/nだけ前記入力ビデオ信号を遅延し、フレームレートfVinのn分の1、n分の2,・・・n分のn−1の遅延時間遅延した1つまたは複数の信号を生成すること、第2のメモリ(218)を使用し、前記遅延された1つまたは複数のビデオ信号をfHinよりも高速な第1のラインレートまで、順番にスピードアップすること、第3のメモリ(22)を使用し、前記入力ビデオ信号をfHinよりも高速な第2のラインレートまでスピードアップすること、前記第2と第3のメモリからの前記スピードアップされた、少なくとも2つのビデオ信号を受信するように結合されたマルチプレクサ(26)を使用し、前記スピードアップされた少なくとも2つのビデオ信号を、同時に1ラインずつ供給し、前記液晶表示装置(30)に書き込むこと、およびクロック信号と制御信号の信号源であって、それぞれの前記メモリと、前記マルチプレクサと、前記液晶表示装置とに結合された信号源(32)を使用して、前記マルチプレクサによって前記液晶表示装置に供給される連続したラインが、前記第2および前記第3のメモリから前記高速なラインレートで順番に発生し、前記供給されるラインの少なくともいくつかがそれぞれの前記フレーム期間内に複数回前記液晶表示装置に供給されることを備え、前記スピードアップされた少なくとも2つのビデオ信号を、同時に1ラインずつ供給し、前記液晶表示装置に書き込む場合において、前記遅延されてスピードアップされたビデオ信号が1つの場合に、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされたビデオ信号のラインを供給するステップが一度に1ラインずつ交互に実行され、前記遅延されてスピードアップされたビデオ信号が複数の場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップが交互に実行され、かつ、前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップは、当該複数のビデオ信号のラインそれぞれを順次、一度に1ラインずつ、供給され、前記第1と第2のラインレートは、前記交互に供給するステップを実行するのに必要十分な速度を有するように、フレーム期間1/f Vin のn分の1の間に前記スピードアップされたビデオ信号のライン又は前記遅延されてスピードアップされたビデオ信号のラインの供給を完了可能な速度であることを特徴とするフレームレートマルチプライヤである。
【0024】
【発明の実施の形態】
図1は、本発明を適用したフレームレートマルチプライヤ10のブロック図である。説明を簡単にするためフレームレートマルチプライヤをフレームレートダブラとして実現している。n≧2として、フレームレートにnを掛ける一般の場合のフレームレートマルチプライヤについては、図9および図10(a)〜図10(c)に関して後で説明する。入力ビデオ信号12は、水平走査周波数がfHin=2fHで、垂直走査周波数がfVin=fVである。説明のため、入力ビデオ信号12が480p形式であると仮定する。
【0025】
入力ビデオ信号12は、部分フレームメモリ14への入力である。部分フレームメモリを使用して、ビデオ信号の時間をフレーム期間の1/2だけ遅延する。fV=60Hzであれば、時間フレーム遅延は1/fV=1/120秒である。
【0026】
部分フレームメモリからの出力信号16は2fHであり、時間が遅らされる。遅延ビデオ信号は、2:1スピードアップメモリ18によりスピードアップされる。スピードアップメモリ18の出力信号20は、遅らされかつスピードアップされる。遅らされスピードアップされたビデオ信号20は、マルチプレクサ(MUX)26への入力である。
【0027】
入力ビデオ信号12は、さらに2:1スピードアップメモリ22への入力でもある。スピードアップされた出力信号24は、マルチプレクサ26への第2入力である。メモリ18および22は、それぞれ遅延ビデオ用のメモリおよびリアルタイムビデオ用のメモリとして参照するために区別できる。出力信号20および24は、それぞれ4fH遅延および4fHリアルタイムとして参照するために区別できる。
【0028】
マルチプレクサ26では出力28が、4fHで動作する液晶表示装置(LCD)30に結合されている。本発明の好ましい実施形態のLCDは、すでに述べたようにLCOSである。LCD30は、ランダム行アクセス制御が可能である、つまり、連続するビデオの走査線をLCDマトリックスの連続する行に順次書き込む必要がないということである。さらに、このような液晶表示装置では、各セル、つまりピクセルは、入力信号が変わるまで同じ強度の光が当てられたままであり、サンプルアンドホールドとして機能する。ピクセルは崩壊しない。
【0029】
コントローラ32は、部分フレームメモリ14、スピードアップメモリ18および22、マルチプレクサ26、および液晶表示装置を動作させるためのクロック信号および制御信号の供給源である。コントローラ32の動作は、たとえば、図2、図3、図4、図5(a)〜図5(g)、および図6(a)〜図6(g)に示されている動作特性および結果が得られるように制約されている。
【0030】
液晶表示装置につながる各リアルタイム線および各遅延線はマルチプレクサへの入力として利用できなければならず、これはフレームレートダブラを例として使用するために入力ビデオ信号のフレーム期間の1/2の範囲内のスピードアップビデオ線として利用できるものと同じである。しかし、フレーム期間の1/2が経過する前にビデオ線が利用できれば問題ではない。したがって、リアルタイムビデオおよび遅延ビデオのスピードアップ係数(speedup factor)を2:1に制限することは厳密には必要ない。スピードアップ係数は、他の理由により回路設計において便利であることが判明すれば高速化できる。さらに、それぞれが十分に高速である限りリアルタイムビデオおよび遅延ビデオのスピードアップ係数を互いに同じにすることは厳密には必要ない。
【0031】
図2および図3の表は、回路10の異なる動作モードを示している。図4は、図2および図3の両方に適切な高いレベルでの動作を要約したものである。図1に示されているように、メモリ14は1/2フレームメモリであり、フレーム遅延はフレーム期間の1/2であると仮定している。各メモリ18および22のそれぞれによって実現されるビデオのスピードアップは、2:1である。入力は480p 2fH信号である。スピードアップビデオは4fHであり、LCD30は4fHで動作する。480p信号はfV=60Hzである。メモリ14の1/2フレーム遅延は1/120秒である。
【0032】
図2を参照すると、第1の列は480p入力ビデオ信号の画像番号(picture number)と線番号(line number)を表している。行1エントリ「P1/L1」は、画像1、線1を示す。行4エントリは、画像1、線240を示す。第2の列は、マルチプレクサ26への2fH遅延入力信号20の画像番号および線番号を表す。第3の列は、マルチプレクサ26への2fHリアルタイム入力信号の画像番号および線番号を表す。4番目の列は、マルチプレクサ26の出力を表す。5番目の列は、マルチプレクサ26の選択された出力をLCD30に書き込んだ結果を表す。6番目の列は、図2で参照するために使用され、図4、図5(b)〜図5(g)、および図6(b)〜図6(g)に合わせたシーケンス指定である。シーケンス指定を参照として使用すると、シーケンスBの第1の行では、第2の画像の第1の行は第1の画像の第1の行を上書きする、つまり置き換える。
【0033】
シーケンスAおよび図1を参照し、入力ビデオ信号の画像(picture)1の線(line)1はスピードアップメモリ22に伝播すると仮定する。同時に、画像1の線1は遅延フレームメモリ14に伝播する。連続する線を受け取ると、線241が最終的にマルチプレクサへの入力信号24として読み込める。そのときまで、線1は遅延メモリ14とスピードアップメモリ18に伝播しており、マルチプレクサへの入力信号20としての読み込みに使用できる。次に、LCD30の線1に書き込むためにマルチプレクサの出力に対し線1を選択できる。次に、LCD30の線241に書き込むためにマルチプレクサの出力に対し線241を選択できる。線1および241が書き込まれるまでに、線2および242がマルチプレクサへの入力としての読み込みに使用できる。線2が書き込まれ、その後に線242が続き、線3が書き込まれ、その後に線243が続きというように続く。画像が同時に上半分と下半分に書き込まれる。表示装置に書き込まれる線の空間的分離間隔は画像高さの1/2である。言い換えると、マルチプレクサへの使用可能な入力の各ペアの連続して書き込まれた線の分離間隔は画像高さの1/2であるということである。もちろん、LCD表示装置に、ビデオ信号を表示するのに必要な以上の数のピクセルの行および/または列を持たせることも可能である。
【0034】
上述のシーケンスが図2にさらに詳しく説明されている。大きなドット(・・・・・)のある行は、スペース節約のためスキップした行を示す。ダッシュ(−−−)のある行は、マルチプレクサへの両方の入力信号が順番に選択され書き込まれるようにするために時間順序で場所を保持することを示す。
【0035】
シーケンスAは、第1の画像が表示装置30にどのように書き込まれたかを説明している。シーケンスB〜Fは、フレームを倍にする操作が実際にどのように行われているかを示している。シーケンスBの始めに、シーケンスBの第1の行に示されているように、第2の画像がフレームレートマルチプライヤへの入力として始まっている。画像2、線1は、マルチプレクサへのリアルタイム入力であり、画像1、線241はメモリ14に伝播しており、マルチプレクサへの遅延入力となっている。シーケンスBが進行するにつれ、画像1の上半分は画像2の上半分で置き換えられ、画像1の下半分は画像1の下半分で置き換えられる。
【0036】
シーケンスCの始めに、シーケンスCの第1の行に示されているように、第2の画像の下半分がフレームレートマルチプライヤへの入力として始まっている。画像2、線241は、マルチプレクサへのリアルタイム入力であり、画像2、線1はメモリ14に伝播しており、マルチプレクサへの遅延入力となっている。シーケンスCが進行するにつれ、画像2の上半分は画像2の上半分で置き換えられ、画像1の下半分は画像2の下半分で置き換えられる。
【0037】
シーケンスDの始めに、シーケンスDの第1の行に示されているように、第3の画像の上半分がフレームレートマルチプライヤへの入力として始まっている。画像3、線1は、マルチプレクサへのリアルタイム入力であり、画像2、線241はメモリ14に伝播しており、マルチプレクサへの遅延入力となっている。シーケンスDが進行するにつれ、画像2の上半分は画像3の上半分で置き換えられ、画像2の下半分は画像2の下半分で置き換えられる。
【0038】
シーケンスEおよびFは、シーケンスB、C、およびDのパターンの後に続く。連続する画像の上半分と下半分を書き込むパターンは、図4にまとめてある。「ニュー(new)」または「リピート(repeat)」というタイトルの付いている列は、指定された上半分または下半分が初回または2回目に書き込まれたかどうかを示している。右側の列は、ギリシャ文字の後に数字を続けたもので、画像の上半分と下半分の書き込みを連続シーケンスでリンクしている。ここもまた、各シーケンスは完了にフレーム期間の1/2を必要とすることを指摘しておく。したがって、シーケンスの連続するペアはすべて(たとえば、BC、CD、DEなど)、完了までに1フルフレーム期間を要する。
【0039】
最初の例として、α1は画像1の下半分が表示装置に書き込まれる1回目を示している。β1は画像2の上半分が表示装置に書き込まれる1回目を示している。α2は画像2の下半分が表示装置に書き込まれる2回目を示している。β2は画像2の上半分が表示装置に書き込まれる2回目を示している。
【0040】
第2の例として、η1で始まるシーケンスを考える。η1は、画像4の下半分が表示装置に書き込まれる1回目を示している。θ1は画像5の上半分が表示装置に書き込まれる1回目を示している。η2は画像4の下半分が表示装置に書き込まれる2回目を示している。θ2は画像5の上半分が表示装置に書き込まれる2回目を示している。
【0041】
それぞれの例で、画像の2つの上半分と画像の2つの下半分が1フレーム期間に液晶表示装置に書き込まれている。したがってフレームレートは2倍されている。
【0042】
極性が正および負の電界の平均DCレベルは0であるのが望ましいことを注意しておく。表示装置の線または行のレベルで、各行は電界極性に関して50%のデューティサイクルで駆動するのが望ましい。マルチプレクサへの遅延入力およびリアルタイム入力は常に、出力として交互に選択されるように見える。これは一般に、本発明の構成に当てはまり、図3に示されている実施形態では厳密に当てはまるが、図2の実施形態の場合は厳密には当てはまらない。実際、これは、図2と図3によって表される実施形態の間の相違にすぎず、図2の場合のように図3の行ごとの説明は不要である。実際、図4の要約は両方の実施形態に適用される。
【0043】
図2において、各シーケンスでのマルチプレクサからの第1の行出力は、所定の画像の第1の線、つまり、P1/L1、P2/L1、P2/L1、P3/L1、P3/L1などであることがわかる。シーケンスBの始めに、マルチプレクサの第1の出力はリアルタイム入力P2/L1である。シーケンスCの始めに、マルチプレクサの第1の出力は遅延入力P2/L1である。しかし、シーケンスBの最後の出力つまりP1/L480も、遅延出力であった。したがって、マルチプレクサに対する入力の交互選択は、望ましい50%デューティサイクルを維持するために定期的に中断される。
【0044】
図3において、各シーケンスでのマルチプレクサからの第1の行出力は、所定の画像の第1の線、つまり、P1/L241、P2/L1、P2/L241、P3/L1、P3/L241などでないことがわかる。図3に示されているように、マルチプレクサ選択が常に交互に行われる場合、線の書き込みは2つの連続する画像について、「1、241、2、242、3、243、...238、478、239、479、240、480、241、」『1、242、2、243、3、...478、238、479、239、480、240、』1、241などのシーケンスが発生する。一重鍵括弧があるシーケンスの第1の部分では、再び線1の前に480本の線が書き込まれる。二重鍵括弧があるシーケンスの第2の部分では、再び線1の前に479本の線が書き込まれる。これは、50%デューティサイクルからの小さな逸脱を表す。
【0045】
図2の実施形態では、50%のデューティサイクルを達成するが、マルチプレクサのより複雑な動作を必要とする。図3の実施形態は、50%デューティサイクルと幾分異なるが、液晶表示装置がこの逸脱に耐えられれば、フレームレートマルチプライヤの動作の複雑さは減じる。
【0046】
電界の極性は、本発明の構成により管理できる。電界の極性を管理する第1の方式を図5(a)〜図5(g)に示す。電界の極性を管理する第2の方式を図6(a)〜図6(g)に示す。これらの代表的な方式のそれぞれを、図2または図3により動作する、図1の実施形態、さらに図7、図8、および図9に示されている他の実施形態とともに使用できる。
【0047】
図5(a)は、図5(b)〜図5(g)を理解する鍵となるものである。白背景色40は、正の電界極性を持つ液晶表示装置を表し、灰色背景色42は、負の電界極性を持つ液晶表示装置を表す。図5(b)の液晶表示装置44は、上半分46と下半分48に分かれる。たとえば、シーケンスBでは、表示装置44は、上半分と下半分のそれぞれの負の極性の電界により駆動される。駆動電界極性は、図5(c)に示されているように、シーケンスCの始めのところで正に反転する。駆動電界極性は、図5(d)に示されているように、シーケンスDの始めに負に反転する。駆動電界極性は、図5(e)に示されているように、シーケンスEの始めのところで正に反転する。電界極性は、図5(f)および図5(g)に示されているように、交互動作をし続ける。たとえば、この実施形態は、マルチプレクサが全画像高さを構成する線の本数を供給するごとに、この例では480本ごとに、駆動電界極性を変えることにより実施できる。言い換えると、各シーケンスの第1の線を書き込む前ということである。
【0048】
図6(a)は、図6(b)〜図6(g)を理解する鍵となるものである。液晶表示装置50は、上半分52と下半分54に分かれる。上半分と下半分のいずれか一方が常に正の電界で書き込まれるが、上半分および下半分の他方は常に負の電界で書き込まれる。さらに、上半分と下半分のそれぞれが、極性が交互に変わる電界で連続してかつ完全に書き込まれる。白背景色は、正の電界極性を持つ液晶表示装置を表し、灰色背景色は、負の電界極性を持つ液晶表示装置を表す。図6(b)の液晶表示装置56は、上半分58と下半分60に分かれる。たとえば、シーケンスBでは、表示装置56は、上半分58の負の電界と下半分60の正の電界により駆動される。下半分と上半分のそれぞれに対する駆動電界極性は、図6(c)に示されているように、シーケンスCの始めに反転する。下半分と上半分のそれぞれに対する駆動電界極性は、図6(d)に示されているように、シーケンスDの始めに再び反転する。上半分と下半分のそれぞれに対する駆動電界極性は、図6(e)、図6(f)、および図6(g)に示されているように、反転し続ける。この方式では、各線の駆動電界極性がマルチプレクサのそれぞれの出力線とともに反転する必要がある。
【0049】
図7は、他の実施形態を示している。フレームレートマルチプライヤ100は、フレームレートダブラとして実現されており、部分的フレーム14とスピードアップメモリ18が単一フレームメモリ114で置き換えられていることを除き図1のフレームレートマルチプライヤ10と同一である。メモリ114は、部分フレーム遅延およびビデオスピードアップの両方を実現する。この実施形態では、1つ少ないスピードアップメモリが必要であるが、1/2フレームメモリを入力ビデオ信号のレート(たとえば、2fH)よりも高速なレート(たとえば、4fH)で読み出す必要があるため、メモリ帯域幅が低減されることはない。他のすべての面において、この実施形態の動作は図1に示されているのと同じである。図7の実施形態は、たとえば、図2、図3、図4、図5(a)〜図5(g)、および図6(a)〜図6(g)で説明されているように、作動させることができる。
【0050】
図8は、他の実施形態を示している。フレームレートマルチプライヤ150は、フレームレートダブラとして実現されており、部分フレーム14、スピードアップメモリ18、およびスピードアップメモリ22が単一フレームメモリ154で置き換えられていることを除き図1のフレームレートマルチプライヤ10と同一である。メモリ154は、入力ビデオ信号12の遅延バージョンとリアルタイムバージョンの両方に対する部分フレーム遅延およびビデオスピードアップの両方の機能を備える。本発明で教示している方法によりリアルタイムビデオ線と遅延ビデオ線を交互に読み取り、スピードアップし、液晶表示装置に送るためには読み込みポートを選択的に取り扱えることが必要である。データ操作はすべて、メモリ154の読み込みポートを制御できる結果であり、コントローラ32の対応する動作に反映される。この実施形態では、スピードアップメモリと遅延メモリの両方として機能するメモリを1つだけ必要とする。図7に示した実施形態のように、1/2フレームメモリを入力ビデオ信号のレート(たとえば、2fH)よりも高速なレート(たとえば、4fH)で読み込まなければならないのでメモリ帯域幅は低減されない。さらに、たとえば、1本の線の1/2から複数の線までの範囲で、特に図2に示されている実施形態により動作するために、1/2フレームメモリはフレームの1/2よりもいくぶん大きくなければならない。したがって、1/2フレームメモリ154のサイズは約(≒)フレームの1/2である。集積回路内にメモリを実装することの利点に関して、追加する必要のある線は実務的帰結ではない。この点で、メモリ154はまだ1/2フレームメモリとして一般に呼んでかまわない。他のすべての面において、この実施形態の動作は図1に示されているのと同じである。図7の実施形態は、たとえば、図2、図3、図4、図5(a)〜図5(g)、および図6(a)〜図6(g)で説明されているように、作動させることができる。
【0051】
図9に示されているフレームレートマルチプライヤ200は、n>2のときの動作にフレームレートマルチプライヤをどのように適応させるかを示している。部分フレームメモリ214には、複数の出力タップ216A、216B、216Cなどが付いており、遅延が等しくなるようになっている。n−1個のスピードアップメモリからなるアレイ218は、スピードアップメモリ218A、218B、218Cなどを備える。n:1スピードアップメモリは、メモリ214の遅延出力ごとに用意される。各スピードアップメモリは、出力220A、220B、220Cなどを備え、マルチプレクサ226の選択可能な入力となっている。出力24付きのリアルタイムスピードアップメモリ22の動作は、同じである。アレイ218内にはn−1個のスピードアップメモリがあり、回路200内にはn個のスピードアップメモリがある。リアルタイムスピードアップメモリをアレイ218の一部とみなすかどうかは便宜上の問題である。
【0052】
液晶表示装置の動作は、画像がn個の部分として表示装置に書き込まれる限りに変更される。たとえば、n=3の場合、画像は上、中、および下と1/3にわけて処理される。それぞれ1/3の部分は160本の線で構成される。フレームメモリの出力タップは、フレーム期間の1/3とフレーム期間の2/3についてタイミングがとられる。480pのビデオ信号、n=3の線による書き込みシーケンスは、たとえば、1、161、321、2、162、322、3、163、323などとなる。たとえば、n=4の場合、画像は上、中上、中下、および下と1/4にわけて処理される。それぞれ1/4の部分は120本の線で構成される。フレームメモリの出力タップは、フレーム期間の1/4、フレーム期間の1/2、およびフレーム期間の3/4についてタイミングがとられる。480pのビデオ信号、n=4の線による書き込みシーケンスは、たとえば、1、121、241、361、2、122、242、362、3、123、243、363などとなる。この実施形態の詳細な動作は、図2、図3、および図4でなされているので、図解し説明することは非常に無駄である。しかし、当業者であれば、先行する実施形態の教示に基づいてフレームレートマルチプライヤ200のサイズと容量を拡大するのに困難はいっさい感じないであろう。たとえば、n=3のとき、遅延メモリのサイズはフレームメモリの2/3としなければならないことを指摘できる。n=4のとき、遅延メモリのサイズはフレームメモリの3/4としなければならない。したがって、フレームレート倍数を大きくすると、フレームメモリを大きくする必要があるだけでなく、コントローラ232で生成されるクロックおよび制御信号が複雑になるというトレードオフも生じる。前記の教示に鑑みて、当業者であれば、たとえば、1<n<2のとき、状況によっては、各画像のすべての線が複数回書き込まれるとは限らないことを理解するであろう。フレームレートマルチプライヤ200によって実行されるすべての操作は、図8に示されているように単一メモリを使ってフレームレートマルチプライヤによって実行できることに注意されたい。したがって、図10(a)〜図10(c)の表は、図8および図9の両方に適切なものである。
【0053】
図10(a)は、fVinが50Hzまたは60Hzのときのn=2、3、または4の場合のスピードアップビデオ信号のフレーム期間を示す表である。
【0054】
図10(b)は、fHinがfH、2fH、および3fHのときのn=2、3、または4の場合のスピードアップビデオ信号の水平走査周波数nfHinを示す表である。
【0055】
図10(c)は、n=2、3、および4の場合のフレームレートマルチプライヤの動作パラメータおよび構造を要約した表である。n=2のとき、メモリ214のサイズはフレームの1/2であり、2つのスピードアップメモリがあり、図1のように、出力を互いに関してフレームの1/2だけ遅延する必要がある。n=3のとき、メモリ214のサイズはフレームの2/3であり、アレイ218内に2つのスピードアップメモリがあり、合わせて3つのスピードアップメモリがあり、出力を互いに関してフレーム期間の1/3だけ遅延する必要がある。n=4のとき、メモリ214のサイズはフレームの3/4であり、アレイ218内に3つのスピードアップメモリがあり、合わせて4つのスピードアップメモリがあり、出力を互いに関してフレーム期間の1/4だけ遅延する必要がある。
【0056】
当業者にとっては、本発明で教示している方法が一般に、乗算係数(multiplication factor)n>1としたときにすべてのフレームレートマルチプライヤに適用可能であることは明白であろう。たとえば、乗算係数n=1.5は、50Hzフレームレート入力信号がフリッカーを抑えるために、75Hzにそのフレームレートが有利に逓倍される状況を表すことができる。ただし、本発明で教示されている方法のハードウェアによる実施はn≧2としたときに簡単になるという利点があり、またより具体的にはnをさらに整数としたときであることは理解できるであろう。
【図面の簡単な説明】
【図1】本発明を適用した、フレームレートダブラとして動作するように改造されたフレームレートマルチプライヤを示すブロック図である。
【図2】第1の実施形態による図1に示されているフレームレートダブラの動作を説明する図である。
【図3】第2の実施形態による図1に示されているフレームレートダブラの動作を説明する図である。
【図4】図2,図3で表されるフレームレートダブラの動作を要約するのに使用する説明図である。
【図5】電界の極性を制御する第1の方式を説明する図である。
【図6】電界の極性を制御する第2の方式を説明する図である。
【図7】本発明を適用した、フレームレートダブラとして動作するように改造されたフレームレートマルチプライヤの他の実施形態を示すブロック図である。
【図8】本発明を適用した、フレームレートダブラとして動作するように改造されたフレームレートマルチプライヤの他の実施形態を示すブロック図である。
【図9】本発明を適用した、フレームレートマルチプライヤの他の実施形態を示すブロック図である。
【図10】図8および図9に示されているフレームレートマルチプライヤの動作を説明する図である。
【符号の説明】
10 フレームレートマルチプライヤ
12 入力ビデオ信号
14 部分フレームメモリ
16 出力信号
18 スピードアップメモリ
20 ビデオ信号
22 スピードアップメモリ
24 出力信号
26 マルチプレクサ(MUX)
28 出力
30 液晶表示装置(LCD)
32 コントローラ
40 白背景色
42 灰色背景色
44 液晶表示装置
50 液晶表示装置
56 液晶表示装置
100 フレームレートマルチプライヤ
114 単一フレームメモリ
150 フレームレートマルチプライヤ
154 単一フレームメモリ
200 フレームレートマルチプライヤ
216A、216B、216C 出力タップ
218A、218B、218C スピードアップメモリ
220A、220B、220C 出力
226 マルチプレクサ
Claims (2)
- ラインレートがfHin、フレームレートがfVinである入力ビデオ信号のフレームレートを逓倍して、n倍(nは、2以上の整数)のフレームレートfVinを有する出力信号を生成し、ランダム行アクセス制御が可能な液晶表示装置を駆動する方法であって、
フレーム期間1/fVinのn分のn−1だけ前記入力ビデオ信号を遅延し、フレームレートfVinのn分の1、n分の2,・・・n分のn−1の遅延した、1つまたは複数の信号を生成するステップと、
前記遅延されたビデオ信号のそれぞれを、順番に、fHinよりも高速な第1のラインレートであって、少なくともfHinのn倍の第1のラインレートまで、メモリを使用してスピードアップし、前記遅延されて、スピードアップされた、1つまたは複数の信号をマルチプレクサを介して前記液晶表示装置に、順番に、提供するステップと、
前記入力ビデオ信号を、fHinよりも高速な第2のラインレートであって、少なくともfHinのn倍の第2のラインレートまで、他のメモリを使用してスピードアップし、スピードアップされた1つまたは複数の信号を前記マルチプレクサを介して前記液晶表示装置に、順番に、提供するステップと、
前記スピードアップされたビデオ信号のラインと、前記遅延されて、スピードアップされたビデオ信号の1つまたは複数のラインとを、順次、交互に供給するステップであって、前記遅延されてスピードアップされたビデオ信号が1つの場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされたビデオ信号のラインを供給するステップが一度に1ラインずつ交互に実行され、前記遅延されてスピードアップされたビデオ信号が複数の場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップが交互に実行され、前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップは、当該複数のビデオ信号のラインそれぞれを順次、一度に1ラインずつ、供給する、ステップと、
前記順次供給されたそれぞれのラインを前記液晶表示装置に前記高速な対応するラインレートで書き込むステップと
を備え、
前記第1と第2のラインレートは、前記交互に供給するステップを実行するのに必要十分な速度を有するように、前記フレーム期間1/f Vin のn分の1の間に前記スピードアップされたビデオ信号のライン又は前記遅延されてスピードアップされたビデオ信号のラインの供給を完了可能な速度であることを特徴とする方法。 - ラインレートがfHin、フレームレートがfVinである入力ビデオ信号を入力し、n倍(nは、2以上の整数)のフレームレートfVinを有する出力信号を生成し、ランダム行アクセス制御が可能な液晶表示装置を駆動する、フレームレートマルチプライヤであって、
前記入力ビデオ信号を格納する第1のメモリを使用し、フレーム期間1/fVinの(n−1)/nだけ前記入力ビデオ信号を遅延し、フレームレートfVinのn分の1、n分の2,・・・n分のn−1の遅延時間遅延した1つまたは複数の信号を生成すること、
第2のメモリを使用し、前記遅延された1つまたは複数のビデオ信号をfHinよりも高速な第1のラインレートまで、順番にスピードアップすること、
第3のメモリを使用し、前記入力ビデオ信号をfHinよりも高速な第2のラインレートまでスピードアップすることと、
前記第2と第3のメモリからの前記スピードアップされた、少なくとも2つのビデオ信号を受信するように結合されたマルチプレクサを使用し、前記スピードアップされた少なくとも2つのビデオ信号を、同時に1ラインずつ供給し、前記液晶表示装置に書き込むこと、および
クロック信号と制御信号の信号源であって、それぞれの前記メモリと、前記マルチプレクサと、前記液晶表示装置とに結合された信号源を使用して、前記マルチプレクサによって前記液晶表示装置に供給される連続したラインが、前記第2および前記第3のメモリから前記高速なラインレートで順番に発生し、前記供給されるラインの少なくともいくつかがそれぞれの前記フレーム期間内に複数回前記液晶表示装置に供給されること
を備え、
前記スピードアップされた少なくとも2つのビデオ信号を、同時に1ラインずつ供給し、前記液晶表示装置に書き込む場合において、前記遅延されてスピードアップされたビデオ信号が1つの場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされたビデオ信号のラインを供給するステップが交互に実行され、前記遅延されてスピードアップされたビデオ信号が複数の場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップが交互に実行され、かつ、前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップは、当該複数の信号のラインそれぞれを順次、一度に1ラインずつ、供給し、
前記第1と第2のラインレートは、前記交互に供給するステップを実行するのに必要十分な速度を有するように、前記フレーム期間1/f Vin のn分の1の間に前記スピードアップされたビデオ信号のライン又は前記遅延されてスピードアップされたビデオ信号のラインの供給を完了可能な速度である
ことを特徴とするフレームレートマルチプライヤ。
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